JPH0660693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0660693A JPH0660693A JP4212911A JP21291192A JPH0660693A JP H0660693 A JPH0660693 A JP H0660693A JP 4212911 A JP4212911 A JP 4212911A JP 21291192 A JP21291192 A JP 21291192A JP H0660693 A JPH0660693 A JP H0660693A
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- JP
- Japan
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- memory cell
- redundancy
- signal
- relief
- defective
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Abstract
(57)【要約】
【目的】 冗長救済前に、冗長救済用メモリセル内に不
良メモリセルが存在していないかどうかを検査すること
ができるようにする。 【構成】 正規メモリセルアレイ１内の不良メモリセル
を置き換えるための冗長救済用メモリセル２，３に対し
て冗長救済用メモリセル検査用デコーダ９が設けられて
おり、この検査用デコーダ９のテスト端子１２に活性化
信号ｋが入力すると、正規メモリセルアレイ１の動作が
禁止される。ロウアドレス入力端子１０からアドレス信
号Ａとその反転信号ａが検査用デコーダ９に入力する
と、この信号のレベルに応じて冗長救済用メモリセル２
または３を選択する信号ｉ，ｊと活性化する信号ｆ，ｇ
が出力されて冗長救済用メモリセル２または３の検査が
行われる。
良メモリセルが存在していないかどうかを検査すること
ができるようにする。 【構成】 正規メモリセルアレイ１内の不良メモリセル
を置き換えるための冗長救済用メモリセル２，３に対し
て冗長救済用メモリセル検査用デコーダ９が設けられて
おり、この検査用デコーダ９のテスト端子１２に活性化
信号ｋが入力すると、正規メモリセルアレイ１の動作が
禁止される。ロウアドレス入力端子１０からアドレス信
号Ａとその反転信号ａが検査用デコーダ９に入力する
と、この信号のレベルに応じて冗長救済用メモリセル２
または３を選択する信号ｉ，ｊと活性化する信号ｆ，ｇ
が出力されて冗長救済用メモリセル２または３の検査が
行われる。
Description
【０００１】
【産業上の利用分野】この発明は、冗長救済回路を備え
た半導体記憶装置に関するものである。
た半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、集積技術の進歩によりメモリの大
容量化が進んでいるが、その反面、大容量化に伴い不良
ビットを１ビットも含まないメモリセルアレイを製造す
ることが非常に困難になってきている。こうした問題に
対して、予め予備のメモリセルアレイを備えておき、正
規メモリセルアレイ内に不良ビットがあった場合はこれ
と入れ替える技術が用いられている。この技術が、いわ
ゆる冗長救済技術と呼ばれているものである。
容量化が進んでいるが、その反面、大容量化に伴い不良
ビットを１ビットも含まないメモリセルアレイを製造す
ることが非常に困難になってきている。こうした問題に
対して、予め予備のメモリセルアレイを備えておき、正
規メモリセルアレイ内に不良ビットがあった場合はこれ
と入れ替える技術が用いられている。この技術が、いわ
ゆる冗長救済技術と呼ばれているものである。
【０００３】以下に従来の冗長救済回路を備えた半導体
記憶装置について説明する。図３は従来の冗長回路方式
を有する半導体記憶装置の構成を示すブロック図であ
る。同図において、１は正規メモリセルアレイ、２，３
は冗長救済用メモリセル、４は正規ロウ（ワード線）デ
コーダ、５は冗長救済用メモリセル２に使用されるスペ
アデコーダ、６は冗長救済用メモリセル３に使用される
スペアデコーダ、７はスペアデコーダ５用のヒューズ素
子、８はスペアデコーダ６用のヒューズ素子、１０，１
１はロウアドレス入力端子、ａ，ｂはロウアドレス入力
端子に入力された信号の反転信号、ｃは冗長救済用メモ
リセル２を選択するための活性化信号、ｄは冗長救済用
メモリセル３を選択するための活性化信号、ｅは冗長救
済用メモリセル２，３のどちらかがが選択された場合に
正規メモリセルアレイ１の動作を禁止する禁止信号、２
０，２１はインバータ、２２は２入力ＡＮＤである。
記憶装置について説明する。図３は従来の冗長回路方式
を有する半導体記憶装置の構成を示すブロック図であ
る。同図において、１は正規メモリセルアレイ、２，３
は冗長救済用メモリセル、４は正規ロウ（ワード線）デ
コーダ、５は冗長救済用メモリセル２に使用されるスペ
アデコーダ、６は冗長救済用メモリセル３に使用される
スペアデコーダ、７はスペアデコーダ５用のヒューズ素
子、８はスペアデコーダ６用のヒューズ素子、１０，１
１はロウアドレス入力端子、ａ，ｂはロウアドレス入力
端子に入力された信号の反転信号、ｃは冗長救済用メモ
リセル２を選択するための活性化信号、ｄは冗長救済用
メモリセル３を選択するための活性化信号、ｅは冗長救
済用メモリセル２，３のどちらかがが選択された場合に
正規メモリセルアレイ１の動作を禁止する禁止信号、２
０，２１はインバータ、２２は２入力ＡＮＤである。
【０００４】以上のように構成された冗長救済回路を備
えた半導体記憶装置の冗長救済の流れを説明する。ま
ず、正規メモリセルアレイ１に不良メモリセルが存在す
るかどうか、ロウアドレス入力端子１０，１１にロウア
ドレスを入力して検査する。その結果、もし正規メモリ
セルアレイ１に不良メモリセルが存在したならば、置き
換えの優先順位に従って優先順位の高い冗長救済用メモ
リセル２，３の順に置き換えを行なうように、ヒューズ
素子７，８を使って不良メモリセルを含んだアドレスを
プログラミングする。例えば、正規メモリセルアレイ１
内の不良メモリセルに対して、冗長救済用メモリセル２
に置き換えを行なうように、不良メモリセルを含むロウ
アドレスをヒューズ素子７を使ってプログラミングす
る。
えた半導体記憶装置の冗長救済の流れを説明する。ま
ず、正規メモリセルアレイ１に不良メモリセルが存在す
るかどうか、ロウアドレス入力端子１０，１１にロウア
ドレスを入力して検査する。その結果、もし正規メモリ
セルアレイ１に不良メモリセルが存在したならば、置き
換えの優先順位に従って優先順位の高い冗長救済用メモ
リセル２，３の順に置き換えを行なうように、ヒューズ
素子７，８を使って不良メモリセルを含んだアドレスを
プログラミングする。例えば、正規メモリセルアレイ１
内の不良メモリセルに対して、冗長救済用メモリセル２
に置き換えを行なうように、不良メモリセルを含むロウ
アドレスをヒューズ素子７を使ってプログラミングす
る。
【０００５】これにより、不良メモリセルを含むロウア
ドレスが入力されると正規ロウデコーダ４に対して、正
規メモリセルアレイ１内の不良メモリセルが選択されな
いように選択禁止信号ｅが出力される。同時にスペアデ
コーダ５から活性化信号ｃが冗長救済用メモリセル２に
出力され、冗長救済用メモリセル２内のメモリセルが選
択される。
ドレスが入力されると正規ロウデコーダ４に対して、正
規メモリセルアレイ１内の不良メモリセルが選択されな
いように選択禁止信号ｅが出力される。同時にスペアデ
コーダ５から活性化信号ｃが冗長救済用メモリセル２に
出力され、冗長救済用メモリセル２内のメモリセルが選
択される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では上記したように、正規メモリセルアレイ
１内に不良メモリセルが存在する場合は、冗長救済用メ
モリセル２，３の置き換えを行う優先順位に従って不良
メモリセルとの置き換えを行なっていた。したがって、
正規メモリセルアレイ１内に不良メモリセルが存在し、
かつ、例えば置き換えが優先して行われる冗長救済用メ
モリセル２に不良メモリセルが存在すると、冗長救済後
にも不良メモリが存在することになる。
半導体装置では上記したように、正規メモリセルアレイ
１内に不良メモリセルが存在する場合は、冗長救済用メ
モリセル２，３の置き換えを行う優先順位に従って不良
メモリセルとの置き換えを行なっていた。したがって、
正規メモリセルアレイ１内に不良メモリセルが存在し、
かつ、例えば置き換えが優先して行われる冗長救済用メ
モリセル２に不良メモリセルが存在すると、冗長救済後
にも不良メモリが存在することになる。
【０００７】このように、置き換えの優先順位に従って
不良メモリセルを含んだ冗長救済用メモリセルとの置き
換えを行なってしまうと、冗長救済後も不良メモリセル
が存在してしまうという問題があった。上記の場合、冗
長救済用メモリセル３に置き換えれば冗長救済後に不良
メモリセルが存在せず良品化できることになるが、冗長
救済用メモリセルに不良メモリセルが存在しているかど
うかは、冗長救済後の検査で判明するため、余分な検査
時間がかかり、場合によっては、組立実施後に検査を行
なうこともあるので、更に余分な製造コストをかけてし
まうという問題点があった。
不良メモリセルを含んだ冗長救済用メモリセルとの置き
換えを行なってしまうと、冗長救済後も不良メモリセル
が存在してしまうという問題があった。上記の場合、冗
長救済用メモリセル３に置き換えれば冗長救済後に不良
メモリセルが存在せず良品化できることになるが、冗長
救済用メモリセルに不良メモリセルが存在しているかど
うかは、冗長救済後の検査で判明するため、余分な検査
時間がかかり、場合によっては、組立実施後に検査を行
なうこともあるので、更に余分な製造コストをかけてし
まうという問題点があった。
【０００８】したがって、この発明の目的は、冗長救済
前に冗長救済用メモリセル内に不良メモリセルが存在し
ていないかどうかを検査することができる半導体記憶装
置を提供することである。
前に冗長救済用メモリセル内に不良メモリセルが存在し
ていないかどうかを検査することができる半導体記憶装
置を提供することである。
【０００９】
【課題を解決するための手段】この発明の半導体記憶装
置は、正規のメモリセルアレイに対し、正規メモリセル
アレイ内の不良メモリセルを置き換えるための冗長救済
用メモリセルが複数併設された半導体記憶装置であっ
て、冗長救済用メモリセルを検査するための検査用回路
を備えている。
置は、正規のメモリセルアレイに対し、正規メモリセル
アレイ内の不良メモリセルを置き換えるための冗長救済
用メモリセルが複数併設された半導体記憶装置であっ
て、冗長救済用メモリセルを検査するための検査用回路
を備えている。
【００１０】
【作用】この発明の構成によれば、冗長救済用メモリセ
ルを検査するための検査用回路を備えているので、冗長
救済を行う前に冗長救済用メモリセルを検査することが
でき、正規メモリセルアレイ内の不良メモリセルに対す
る冗長救済用メモリセルとの置き換えにおいて、不良メ
モリセルを含んだ冗長救済用メモリセルを排除し、不良
メモリセルを含まない冗長救済用メモリセルを使って冗
長救済を行うことができる。このため、冗長救済率を高
めることができ、更に冗長救済後の余分な検査時間、余
分なコストを削減することができる。
ルを検査するための検査用回路を備えているので、冗長
救済を行う前に冗長救済用メモリセルを検査することが
でき、正規メモリセルアレイ内の不良メモリセルに対す
る冗長救済用メモリセルとの置き換えにおいて、不良メ
モリセルを含んだ冗長救済用メモリセルを排除し、不良
メモリセルを含まない冗長救済用メモリセルを使って冗
長救済を行うことができる。このため、冗長救済率を高
めることができ、更に冗長救済後の余分な検査時間、余
分なコストを削減することができる。
【００１１】
【実施例】以下、この発明の実施例である半導体記憶装
置について図面を参照しながら説明する。図１は、この
発明の実施例である半導体記憶装置の構成を示すブロッ
ク図で、従来例の構成を示す図３と同符号は同じものを
示す。この実施例では、冗長救済用メモリセル２，３に
対して冗長救済用メモリセル検査用デコーダ９が設けら
れており、冗長救済用メモリセル検査用デコーダ９には
ロウアドレス入力端子１０からの入力信号Ａとその反転
信号ａ、さらにテスト端子１２からの検査用デコーダ９
を活性化する活性化信号ｋが入力する。
置について図面を参照しながら説明する。図１は、この
発明の実施例である半導体記憶装置の構成を示すブロッ
ク図で、従来例の構成を示す図３と同符号は同じものを
示す。この実施例では、冗長救済用メモリセル２，３に
対して冗長救済用メモリセル検査用デコーダ９が設けら
れており、冗長救済用メモリセル検査用デコーダ９には
ロウアドレス入力端子１０からの入力信号Ａとその反転
信号ａ、さらにテスト端子１２からの検査用デコーダ９
を活性化する活性化信号ｋが入力する。
【００１２】これらの入力信号に対して冗長救済用メモ
リセル検査用デコーダ９からは、後述する冗長救済用メ
モリセルの検査時に正規メモリセルアレイ１の動作を禁
止する禁止信号ｈ、検査時に冗長救済用メモリセル２を
選択するための選択信号ｉ、検査時に冗長救済用メモリ
セル３を選択するための選択信号ｊが出力される。禁止
信号ｈは、スペアデコーダ５，６から出力される冗長救
済用メモリセル２，３を選択するための活性化信号ｃ，
ｄとともに３入力ＡＮＤ回路２３に入力する。選択信号
ｉは活性化信号ｃとともに２入力ＡＮＤ回路２４に、選
択信号ｊは活性化信号ｄとともに２入力ＡＮＤ回路２５
に入力する。
リセル検査用デコーダ９からは、後述する冗長救済用メ
モリセルの検査時に正規メモリセルアレイ１の動作を禁
止する禁止信号ｈ、検査時に冗長救済用メモリセル２を
選択するための選択信号ｉ、検査時に冗長救済用メモリ
セル３を選択するための選択信号ｊが出力される。禁止
信号ｈは、スペアデコーダ５，６から出力される冗長救
済用メモリセル２，３を選択するための活性化信号ｃ，
ｄとともに３入力ＡＮＤ回路２３に入力する。選択信号
ｉは活性化信号ｃとともに２入力ＡＮＤ回路２４に、選
択信号ｊは活性化信号ｄとともに２入力ＡＮＤ回路２５
に入力する。
【００１３】図２は、この冗長救済用メモリセル検査用
デコーダ９の具体的な構成を示す回路図であり、同図に
おいて、１３，１４，１５はインバータ、１６，１７は
２入力ＮＡＮＤ回路、１８はプルダウン用抵抗である。
以下、上記のように構成された冗長救済用メモリセルア
レイ検査回路を備えた半導体記憶装置の動作について説
明する。
デコーダ９の具体的な構成を示す回路図であり、同図に
おいて、１３，１４，１５はインバータ、１６，１７は
２入力ＮＡＮＤ回路、１８はプルダウン用抵抗である。
以下、上記のように構成された冗長救済用メモリセルア
レイ検査回路を備えた半導体記憶装置の動作について説
明する。
【００１４】正規メモリセルアレイ１に不良メモリセル
が存在するかを検査する際、冗長救済用メモリセル２，
３についても検査が行われる。まず、テスト端子１２に
Ｈレベルの活性化信号ｋを入力すると、この入力信号に
対してインバータ１３の出力である選択禁止信号ｈがＬ
となり、正規メモリセルアレイ１の動作を禁止する。さ
らに、インバータ１５の出力はＨレベルとなり２入力Ｎ
ＡＮＤ回路１６，１７の出力はもう一方の入力で決まる
ことになる。この状態で、ロウアドレス入力端子１０に
Ｈレベルのアドレス信号Ａが入力されると、その反転信
号ａはＬレベルとなり、ＮＡＮＤ回路１６の出力である
選択信号ｉはＬレベル、ＮＡＮＤ回路１７の出力である
選択信号ｊはＨレベルとなる。
が存在するかを検査する際、冗長救済用メモリセル２，
３についても検査が行われる。まず、テスト端子１２に
Ｈレベルの活性化信号ｋを入力すると、この入力信号に
対してインバータ１３の出力である選択禁止信号ｈがＬ
となり、正規メモリセルアレイ１の動作を禁止する。さ
らに、インバータ１５の出力はＨレベルとなり２入力Ｎ
ＡＮＤ回路１６，１７の出力はもう一方の入力で決まる
ことになる。この状態で、ロウアドレス入力端子１０に
Ｈレベルのアドレス信号Ａが入力されると、その反転信
号ａはＬレベルとなり、ＮＡＮＤ回路１６の出力である
選択信号ｉはＬレベル、ＮＡＮＤ回路１７の出力である
選択信号ｊはＨレベルとなる。
【００１５】ここでヒューズ素子７，８にプログラミン
グを行う前は、冗長救済用メモリセル選択信号ｃ，ｄは
Ｈレベルであるので、ＡＮＤ回路２４の出力である活性
化信号ｆはＬレベル、ＡＮＤ回路２５の出力である活性
化信号ｇはＨレベルとなり、冗長救済用メモリセル２の
み活性化されて検査が行われる。一方、ロウアドレス入
力端子１０にＬレベルの信号Ａが入力されると、その反
転信号ａはＨレベルとなり、ＮＡＮＤ回路１６の出力で
ある選択信号ｉはＨレベル、ＮＡＮＤ回路１７の出力で
ある選択信号ｊはＬレベルとなる。したがって、ＡＮＤ
回路２４の出力である活性化信号ｆはＨレベル、ＡＮＤ
回路２５の出力である活性化信号ｇはＬレベルとなり、
冗長救済用メモリセル３のみ活性化されて検査が行われ
る。
グを行う前は、冗長救済用メモリセル選択信号ｃ，ｄは
Ｈレベルであるので、ＡＮＤ回路２４の出力である活性
化信号ｆはＬレベル、ＡＮＤ回路２５の出力である活性
化信号ｇはＨレベルとなり、冗長救済用メモリセル２の
み活性化されて検査が行われる。一方、ロウアドレス入
力端子１０にＬレベルの信号Ａが入力されると、その反
転信号ａはＨレベルとなり、ＮＡＮＤ回路１６の出力で
ある選択信号ｉはＨレベル、ＮＡＮＤ回路１７の出力で
ある選択信号ｊはＬレベルとなる。したがって、ＡＮＤ
回路２４の出力である活性化信号ｆはＨレベル、ＡＮＤ
回路２５の出力である活性化信号ｇはＬレベルとなり、
冗長救済用メモリセル３のみ活性化されて検査が行われ
る。
【００１６】冗長救済用メモリセル２，３の検査を行っ
た後、テスト端子１２をオープンにすると、そのノード
はプルダウン抵抗１８を介してＬレベルになり、インバ
ータ１３の出力である選択禁止信号ｈはＨレベルとな
る。また、インバータ１５の出力はＬレベルとなるの
で、ＮＡＮＤ回路１６，１７の選択信号ｉ，ｊはＨレベ
ルとなる。したがって、ＡＮＤ回路２３，２４，２５の
出力信号ｅ，ｆ，ｇは、それぞれ冗長救済用メモリセル
選択信号ｃ，ｄのレベルによって決まる。これは、通常
の冗長救済の動作となる。
た後、テスト端子１２をオープンにすると、そのノード
はプルダウン抵抗１８を介してＬレベルになり、インバ
ータ１３の出力である選択禁止信号ｈはＨレベルとな
る。また、インバータ１５の出力はＬレベルとなるの
で、ＮＡＮＤ回路１６，１７の選択信号ｉ，ｊはＨレベ
ルとなる。したがって、ＡＮＤ回路２３，２４，２５の
出力信号ｅ，ｆ，ｇは、それぞれ冗長救済用メモリセル
選択信号ｃ，ｄのレベルによって決まる。これは、通常
の冗長救済の動作となる。
【００１７】このようにして、冗長救済前に冗長救済用
メモリセル内に不良メモリセルが存在していないかどう
か検査することができるので、冗長救済用メモリセルに
置き換えの優先順位をつけることなく不良メモリセルを
含んでいないものを用いて冗長救済を行うことができ
る。上記実施例では、特にロウ方向の冗長救済用メモリ
セルの検査回路および検査方法についてのみ説明した
が、コラム（ビット線）方向の冗長救済用メモリセルの
検査についても同様の構成によって実施することができ
る。
メモリセル内に不良メモリセルが存在していないかどう
か検査することができるので、冗長救済用メモリセルに
置き換えの優先順位をつけることなく不良メモリセルを
含んでいないものを用いて冗長救済を行うことができ
る。上記実施例では、特にロウ方向の冗長救済用メモリ
セルの検査回路および検査方法についてのみ説明した
が、コラム（ビット線）方向の冗長救済用メモリセルの
検査についても同様の構成によって実施することができ
る。
【００１８】
【発明の効果】この発明の半導体記憶装置によれば、冗
長救済用メモリセルを検査するためのデコーダ回路が設
けられているので、不良メモリセルを含んだ冗長救済用
メモリセルによる冗長救済を避けることができ、冗長救
済率の向上を図ることができる。また、不良メモリセル
を含んだ冗長救済用メモリセルを使った無意味な置き換
えに伴う冗長救済後の余分な検査時間を削減でき、検査
に要するコストも削減することができる。
長救済用メモリセルを検査するためのデコーダ回路が設
けられているので、不良メモリセルを含んだ冗長救済用
メモリセルによる冗長救済を避けることができ、冗長救
済率の向上を図ることができる。また、不良メモリセル
を含んだ冗長救済用メモリセルを使った無意味な置き換
えに伴う冗長救済後の余分な検査時間を削減でき、検査
に要するコストも削減することができる。
【図１】この発明の一実施例である半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１における冗長救済用メモリセル検査用デコ
ーダの具体的構成を示す回路図である。
ーダの具体的構成を示す回路図である。
【図３】従来の冗長救済回路を備えた半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
１ 正規メモリセルアレイ ２,3 冗長救済用メモリセル ４ 正規ＲＯＷデコーダ ５,6 スペアデコーダ ７,8 ヒューズ素子 ９ 冗長救済用メモリセル検査デコーダ 10,11 ロウアドレス入力端子 ａ，ｂ 入力反転信号 ｃ，ｄ，ｉ，ｊ 冗長救済用メモリセル選択信号 ｅ，ｈ 選択禁止信号 ｆ，ｇ 冗長救済用メモリセル活性化信号 ｋ 検査用デコーダ活性化信号
Claims (1)
- 【請求項１】 正規のメモリセルアレイに対し、正規メ
モリセルアレイ内の不良メモリセルを置き換えるための
冗長救済用メモリセルが複数併設された半導体記憶装置
であって、前記冗長救済用メモリセルを検査するための
検査用回路を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212911A JPH0660693A (ja) | 1992-08-10 | 1992-08-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212911A JPH0660693A (ja) | 1992-08-10 | 1992-08-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660693A true JPH0660693A (ja) | 1994-03-04 |
Family
ID=16630326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212911A Pending JPH0660693A (ja) | 1992-08-10 | 1992-08-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660693A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147995A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 半導体記憶装置 |
| JP2002117697A (ja) * | 2000-10-06 | 2002-04-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR101510360B1 (ko) * | 2009-08-20 | 2015-04-14 | 씨케이디 가부시키 가이샤 | 유량제어밸브 |
| JP2020013625A (ja) * | 2018-07-19 | 2020-01-23 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス及びメモリ周辺回路 |
-
1992
- 1992-08-10 JP JP4212911A patent/JPH0660693A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147995A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 半導体記憶装置 |
| JP2002117697A (ja) * | 2000-10-06 | 2002-04-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR101510360B1 (ko) * | 2009-08-20 | 2015-04-14 | 씨케이디 가부시키 가이샤 | 유량제어밸브 |
| JP2020013625A (ja) * | 2018-07-19 | 2020-01-23 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス及びメモリ周辺回路 |
| US10825546B2 (en) | 2018-07-19 | 2020-11-03 | Winbond Electronics Corp. | Memory device and memory peripheral circuit |
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