JPH1116394A - サブスレッショルド漏れ電流が最悪の条件に設定され得る、メモリのリフレッシュ動作を検査する方法 - Google Patents
サブスレッショルド漏れ電流が最悪の条件に設定され得る、メモリのリフレッシュ動作を検査する方法Info
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- JPH1116394A JPH1116394A JP10153922A JP15392298A JPH1116394A JP H1116394 A JPH1116394 A JP H1116394A JP 10153922 A JP10153922 A JP 10153922A JP 15392298 A JP15392298 A JP 15392298A JP H1116394 A JPH1116394 A JP H1116394A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 メモリアレイの各セルがリフレッシュ間隔の
仕様を満たすことを保証するために、この検査を大きな
漏れ電流で行う方法を提供する。 【解決手段】 メモリアレイは第１、第２のメモリセル
行を含み、第１のメモリセル行は記憶値を記憶する第１
のメモリセルを含み、第２のメモリセル行は第２のメモ
リセルを含む。検査方法は、記憶値として論理的HIGHの
値を第１のメモリセルに格納するステップ；論理的ＬＯ
Ｗの値を第２のメモリセルに格納するステップ；指定さ
れたリフレッシュ間隔と実質的に等しい期間にわたり、
第１、第２のメモリセルに接続されたライトビット線を
論理的ＬＯＷレベルに駆動する駆動ステップ；第１のメ
モリセルから記憶値を読み取るステップ；記憶値が論理
的HIGHの場合、第１のメモリセルが正しく動作している
ことを示すステップ；記憶値が論理的ＬＯＷの場合、第
１のメモリセルが動作不良であることを示すステップ；
を含む。
仕様を満たすことを保証するために、この検査を大きな
漏れ電流で行う方法を提供する。 【解決手段】 メモリアレイは第１、第２のメモリセル
行を含み、第１のメモリセル行は記憶値を記憶する第１
のメモリセルを含み、第２のメモリセル行は第２のメモ
リセルを含む。検査方法は、記憶値として論理的HIGHの
値を第１のメモリセルに格納するステップ；論理的ＬＯ
Ｗの値を第２のメモリセルに格納するステップ；指定さ
れたリフレッシュ間隔と実質的に等しい期間にわたり、
第１、第２のメモリセルに接続されたライトビット線を
論理的ＬＯＷレベルに駆動する駆動ステップ；第１のメ
モリセルから記憶値を読み取るステップ；記憶値が論理
的HIGHの場合、第１のメモリセルが正しく動作している
ことを示すステップ；記憶値が論理的ＬＯＷの場合、第
１のメモリセルが動作不良であることを示すステップ；
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル電子メモ
リ素子に関し、特にメモリのリフレッシュ動作を検査す
る方法に関する。
リ素子に関し、特にメモリのリフレッシュ動作を検査す
る方法に関する。
【０００２】
【従来の技術】メモリデバイスは、コンピューターシス
テムにおいて電子データを高速で格納及び取出すために
用いられている。メモリ中の各項目はビットと呼ばれ、
個別の回路、即ちセルとして知られる素子に格納され
る。コンピューターはデータを表すために２進数形式を
用いるので、各セルは２つの可能な値のうちの１つ（オ
ン又はオフ）を格納することができる。典型的なメモリ
システムはアレイとして構成される何百万ものビットを
含み、該アレイは水平方向の行と垂直方向の列から成
る。各セルは、それが属する行及び列の他のセルと電気
的な接続を共有する。１つの行の総てのセルを接続する
水平方向の線はワード線と呼ばれ、垂直な線（この線に
沿ってデータがセルに対して流入及び流出する）は、デ
ータまたはビット線と呼ばれる。従って、セルはワード
線とビット線とを適切に選択することにより、アクセス
される。
テムにおいて電子データを高速で格納及び取出すために
用いられている。メモリ中の各項目はビットと呼ばれ、
個別の回路、即ちセルとして知られる素子に格納され
る。コンピューターはデータを表すために２進数形式を
用いるので、各セルは２つの可能な値のうちの１つ（オ
ン又はオフ）を格納することができる。典型的なメモリ
システムはアレイとして構成される何百万ものビットを
含み、該アレイは水平方向の行と垂直方向の列から成
る。各セルは、それが属する行及び列の他のセルと電気
的な接続を共有する。１つの行の総てのセルを接続する
水平方向の線はワード線と呼ばれ、垂直な線（この線に
沿ってデータがセルに対して流入及び流出する）は、デ
ータまたはビット線と呼ばれる。従って、セルはワード
線とビット線とを適切に選択することにより、アクセス
される。
【０００３】デジダルコンピューターには、いくつかの
異なるタイプのメモリが見られるが、そのうちの１つは
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であ
る。ランダムアクセスメモリは、データの取出しと格納
との双方を速く行うことができる点で（リードオンリー
メモリ、すなわちＲＯＭと比べて）自由度が高い。ダイ
ナミックＲＡＭは、コンデンサの充電あるいは放電のい
ずれによってもメモリセルに値を格納する点で、スタテ
ィックＲＡＭ（ＳＲＡＭ）とは異なる。セルは、コンデ
ンサが充電状態を維持している（典型的には数ミリ秒）
限り、その値を保持する。従って、セル中のコンデンサ
は、周期的に再充電、即ちリフレッシュする必要であ
る。それに対してＳＲＡＭは、他の値が格納されるか、
あるいは電源が遮断されるまで値を保持する。
異なるタイプのメモリが見られるが、そのうちの１つは
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であ
る。ランダムアクセスメモリは、データの取出しと格納
との双方を速く行うことができる点で（リードオンリー
メモリ、すなわちＲＯＭと比べて）自由度が高い。ダイ
ナミックＲＡＭは、コンデンサの充電あるいは放電のい
ずれによってもメモリセルに値を格納する点で、スタテ
ィックＲＡＭ（ＳＲＡＭ）とは異なる。セルは、コンデ
ンサが充電状態を維持している（典型的には数ミリ秒）
限り、その値を保持する。従って、セル中のコンデンサ
は、周期的に再充電、即ちリフレッシュする必要であ
る。それに対してＳＲＡＭは、他の値が格納されるか、
あるいは電源が遮断されるまで値を保持する。
【０００４】ＤＲＡＭは、一般にＳＲＡＭよりも遅い
が、より安価であり、コンピューターシステムにおいて
大容量メモリ、例えば主メモリなど、を作るのに広く用
いられる。ＤＲＡＭがＳＲＡＭより安いのは、メモリセ
ルが可能な限り簡単に構成されるからである。しかしな
がら、コンパクトにするために回路を犠牲にした結果、
セルからの出力があまり強くない。周辺論理回路、例え
ばセンスアンプ、メモリレジスター、及び出力ドライバ
を用いて、セルの出力の電気的特性を適切に修復し、シ
ステムの他の部分と互換性があるようにすることが必要
である。 ダイナミックに格納された値を取扱う際の信
頼性も又、問題である。リフレッシュ動作は、セルの記
憶素子を周期的に再充電するように設計されるが、メモ
リアレイのいくつかのメモリセルは、電荷を保持する意
味において弱い場合がある。セル中の記憶要素が、あま
り速く放電すると、そのデータビットの消失を来す。
が、より安価であり、コンピューターシステムにおいて
大容量メモリ、例えば主メモリなど、を作るのに広く用
いられる。ＤＲＡＭがＳＲＡＭより安いのは、メモリセ
ルが可能な限り簡単に構成されるからである。しかしな
がら、コンパクトにするために回路を犠牲にした結果、
セルからの出力があまり強くない。周辺論理回路、例え
ばセンスアンプ、メモリレジスター、及び出力ドライバ
を用いて、セルの出力の電気的特性を適切に修復し、シ
ステムの他の部分と互換性があるようにすることが必要
である。 ダイナミックに格納された値を取扱う際の信
頼性も又、問題である。リフレッシュ動作は、セルの記
憶素子を周期的に再充電するように設計されるが、メモ
リアレイのいくつかのメモリセルは、電荷を保持する意
味において弱い場合がある。セル中の記憶要素が、あま
り速く放電すると、そのデータビットの消失を来す。
【０００５】コンパクトなＤＲＡＭの設計の一実施例
は、３トランジスタ構成のメモリセル（３Ｔセル）であ
る。該３Ｔセルは、セルの値を維持する記憶トランジス
タ、セルの値を読取るための読取りトランジスタ、及び
セルに値を格納するための書込みトランジスタを含む。
３Ｔセルに使用できるトランジスタの一種に、金属酸化
物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）があ
る。ＭＯＳＦＥＴは、絶縁材料の薄膜によりシリコン基
板から絶縁されたゲート端子を有する。さらに、ＭＯＳ
ＦＥＴは、前記基板の２つの拡散領域（ソース端子及び
ドレイン端子と呼ばれる）の間に広がるチャンネルを有
する。第４の端子である前記基板は、典型的には非導電
電圧に保たれる。トランジスタのゲートからソースまで
の電圧（ＶＧＳ）が該トランジスタ特有のしきい値電圧
（ＶT ）を上回らない限り、ソースとドレインは電気的
に絶縁されている。上回った場合には、ソース−ドレイ
ン間に電流が流れる。ＶGSがＶT に満たない場合、チャ
ンネルを流れる電流（サブスレッショルド漏れ電流とし
て知られる）は、ＶGSがＶT を上回る場合の電流に比べ
て、かなり小さい。
は、３トランジスタ構成のメモリセル（３Ｔセル）であ
る。該３Ｔセルは、セルの値を維持する記憶トランジス
タ、セルの値を読取るための読取りトランジスタ、及び
セルに値を格納するための書込みトランジスタを含む。
３Ｔセルに使用できるトランジスタの一種に、金属酸化
物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）があ
る。ＭＯＳＦＥＴは、絶縁材料の薄膜によりシリコン基
板から絶縁されたゲート端子を有する。さらに、ＭＯＳ
ＦＥＴは、前記基板の２つの拡散領域（ソース端子及び
ドレイン端子と呼ばれる）の間に広がるチャンネルを有
する。第４の端子である前記基板は、典型的には非導電
電圧に保たれる。トランジスタのゲートからソースまで
の電圧（ＶＧＳ）が該トランジスタ特有のしきい値電圧
（ＶT ）を上回らない限り、ソースとドレインは電気的
に絶縁されている。上回った場合には、ソース−ドレイ
ン間に電流が流れる。ＶGSがＶT に満たない場合、チャ
ンネルを流れる電流（サブスレッショルド漏れ電流とし
て知られる）は、ＶGSがＶT を上回る場合の電流に比べ
て、かなり小さい。
【０００６】サブスレッショルド漏れ電流の原因を理解
するためには、ＭＯＳＦＥＴの構造及び動作を考慮しな
ければならない。トランジスタのソースおよびドレイン
端子は、それぞれ基板と逆バイアス接合を形成する。Ｖ
T に満たないＶGS値においては、これらの端子は互いに
電気的に絶縁されている。これらの接合部の各々におい
て、その接合部の一方の側にはより多くの正電荷（正
孔）キャリアがあり、他方の側にはより多くの負電荷キ
ャリアがある。このように電荷キャリアを大量に集中さ
せることは、ドーピングと呼ばれる。（ｎチャンネルト
ランジスタでは、ソースおよびドレインは負にドーピン
グされ、且つ基板は正にドーピングされる。）この２つ
の領域が接触すると、これらの電荷集合の電荷が異なる
ため、負キャリアの正電荷領域への流れ、及び正キャリ
アの負電荷領域への流れを生じる。これらのキャリアが
動くと、２つの領域間に電場が形成される。最終的に
は、電場と電荷キャリアの移動する傾向とが丁度釣り合
う平衡状態に達する。このようにして２つのタイプの物
質間に、電流の流れを阻止する電圧障壁ができる。さら
に、電荷キャリアがほとんど無い接合部が形成される。
この領域は空乏領域(depletion region)として知られ
る。
するためには、ＭＯＳＦＥＴの構造及び動作を考慮しな
ければならない。トランジスタのソースおよびドレイン
端子は、それぞれ基板と逆バイアス接合を形成する。Ｖ
T に満たないＶGS値においては、これらの端子は互いに
電気的に絶縁されている。これらの接合部の各々におい
て、その接合部の一方の側にはより多くの正電荷（正
孔）キャリアがあり、他方の側にはより多くの負電荷キ
ャリアがある。このように電荷キャリアを大量に集中さ
せることは、ドーピングと呼ばれる。（ｎチャンネルト
ランジスタでは、ソースおよびドレインは負にドーピン
グされ、且つ基板は正にドーピングされる。）この２つ
の領域が接触すると、これらの電荷集合の電荷が異なる
ため、負キャリアの正電荷領域への流れ、及び正キャリ
アの負電荷領域への流れを生じる。これらのキャリアが
動くと、２つの領域間に電場が形成される。最終的に
は、電場と電荷キャリアの移動する傾向とが丁度釣り合
う平衡状態に達する。このようにして２つのタイプの物
質間に、電流の流れを阻止する電圧障壁ができる。さら
に、電荷キャリアがほとんど無い接合部が形成される。
この領域は空乏領域(depletion region)として知られ
る。
【０００７】大きい構造のＭＯＳＦＥＴにおいては、空
乏領域の両端間の電圧障壁は、大半の漏れ電流を制限す
るに十分なほど大きい。ソース−基板間の接合部及びド
レイン−基板間の接合部に生成される２つの電場は十分
離れているので、一方の電場が、電圧障壁が低下するあ
まり電流の流入を起こさせることはない。これは、ドレ
イン電圧（ＶD ）が増加しても同じである。チャンネル
の長いデバイスにおいては、漏れ電流はドレイン−ソー
ス間の電圧ＶDSに実質的に依存しない。
乏領域の両端間の電圧障壁は、大半の漏れ電流を制限す
るに十分なほど大きい。ソース−基板間の接合部及びド
レイン−基板間の接合部に生成される２つの電場は十分
離れているので、一方の電場が、電圧障壁が低下するあ
まり電流の流入を起こさせることはない。これは、ドレ
イン電圧（ＶD ）が増加しても同じである。チャンネル
の長いデバイスにおいては、漏れ電流はドレイン−ソー
ス間の電圧ＶDSに実質的に依存しない。
【０００８】しかし、チャンネルの短いドランジスタに
おいては、ドレイン誘発障壁低下（Drain-induced barr
ier lowering :DIBL）が重要となる。DIBLは、ドレイン
がソースに十分近接している場合に起き、ドレインと基
板との接合部により生じる電場によって、ソース側の障
壁は電流が流れるほどに低下する。DIBLには２つの要素
がある。第１は、ＶDSが０であっても、ドレイン端子の
空乏領域とソース端子の空乏領域との間に重なりがある
程チャンネルが短い場合である。このことは、それ自体
で電流の流れを誘発するのに十分である。第２に、ＶDS
が増加すると、ドレイン接合部の電場がソース領域中ま
で延びて、やはり電圧障壁を下げる。サブスレッショル
ド漏れ電流（以下単に、「漏れ電流」と称する）はＶG
（従ってＶGS）に対数的に依存する。ＶGSが増加する
と、より多くの電荷キャリアがチャンネルに引付けら
れ、電流量が増える。
おいては、ドレイン誘発障壁低下（Drain-induced barr
ier lowering :DIBL）が重要となる。DIBLは、ドレイン
がソースに十分近接している場合に起き、ドレインと基
板との接合部により生じる電場によって、ソース側の障
壁は電流が流れるほどに低下する。DIBLには２つの要素
がある。第１は、ＶDSが０であっても、ドレイン端子の
空乏領域とソース端子の空乏領域との間に重なりがある
程チャンネルが短い場合である。このことは、それ自体
で電流の流れを誘発するのに十分である。第２に、ＶDS
が増加すると、ドレイン接合部の電場がソース領域中ま
で延びて、やはり電圧障壁を下げる。サブスレッショル
ド漏れ電流（以下単に、「漏れ電流」と称する）はＶG
（従ってＶGS）に対数的に依存する。ＶGSが増加する
と、より多くの電荷キャリアがチャンネルに引付けら
れ、電流量が増える。
【０００９】構造の大きなＭＯＳＦＥＴにおいては、チ
ャンネル長が１ミクロンを超え、通常、漏れ電流が無視
できる程度に小さい。しかし、チャンネルが短いデバイ
スの場合、漏れ電流がかなり流れる場合も多い。３Ｔセ
ルにおいては、記憶トランジスタのゲートに書込みトラ
ンジスタが接続されているので、書込みトランジスタを
流れる漏れ電流が、記憶トランジスタの放電速度の主な
要因となる。漏れ電流が大きいほど、セルは速く放電す
る。
ャンネル長が１ミクロンを超え、通常、漏れ電流が無視
できる程度に小さい。しかし、チャンネルが短いデバイ
スの場合、漏れ電流がかなり流れる場合も多い。３Ｔセ
ルにおいては、記憶トランジスタのゲートに書込みトラ
ンジスタが接続されているので、書込みトランジスタを
流れる漏れ電流が、記憶トランジスタの放電速度の主な
要因となる。漏れ電流が大きいほど、セルは速く放電す
る。
【００１０】問題となるほどの電圧レベルまで放電する
のを防ぐために、メモリアレイの各セルに対してリフレ
ッシュ動作が一定間隔で行われる。一のリフレッシュ動
作と次のリフレッシュ動作との間の時間は、リフレッシ
ュ間隔と呼ばれ、セルのトランジスタの物理的特性に基
づいて選択される。メモリシステムにおけるデータの完
全性は、各セルがその論理状態をリフレッシュ間隔中に
保持できることに掛かっている。
のを防ぐために、メモリアレイの各セルに対してリフレ
ッシュ動作が一定間隔で行われる。一のリフレッシュ動
作と次のリフレッシュ動作との間の時間は、リフレッシ
ュ間隔と呼ばれ、セルのトランジスタの物理的特性に基
づいて選択される。メモリシステムにおけるデータの完
全性は、各セルがその論理状態をリフレッシュ間隔中に
保持できることに掛かっている。
【００１１】
【発明が解決しようとする課題】メモリアレイの製造
中、検査を行い、各セルがリフレッシュ間隔の仕様を満
たすことを保証している。この検査を比較的大きな漏れ
電流で行わないと、メモリセルは、最悪の場合の漏れ条
件の下では、やはり動作不良を起こしやすくなる可能性
もある。したがって、検査範囲を改善するためには、３
Ｔセルのリフレッシュ間隔検査中は、漏れ電流を増やす
ことが望ましい。
中、検査を行い、各セルがリフレッシュ間隔の仕様を満
たすことを保証している。この検査を比較的大きな漏れ
電流で行わないと、メモリセルは、最悪の場合の漏れ条
件の下では、やはり動作不良を起こしやすくなる可能性
もある。したがって、検査範囲を改善するためには、３
Ｔセルのリフレッシュ間隔検査中は、漏れ電流を増やす
ことが望ましい。
【００１２】
【課題を解決するための手段】以上概説した問題点は、
本発明による検査方法によって大部分解決される。一実
施例において、漏れ電流を最悪の場合に近い条件に設定
できるようなメモリアレイのリフレッシュ動作を検査す
る方法を提供する。メモリアレイは、第１の記憶値を記
憶するように構成された第１のメモリセルを有する第１
のメモリセル行および第２の記憶値を記憶するように構
成された第２のメモリセルを有する第２のメモリセル行
を含む。本発明の方法（本方法と称する）は、論理的HI
GHの値を第１の記憶値として第１のメモリセルに記憶
し、続いて論理的ＬＯＷの値を第２の記憶値として第2
のメモリセルに記憶するステップを含む。さらに、本方
法は、第１のメモリセルに対応するリフレッシュ間隔に
等しい期間にわたり第１および第２の両方のメモリセル
に接続されたライトビット線を論理的ＬＯＷのレベルで
繰り返し駆動するステップを含む。加えるに、本方法
は、引き続き第１のメモリセルから第１の記憶値を読み
出すステップを含む。最後に、本方法は、第１の記憶値
が論理的HIGHの値に依然として等しい場合、第１のメモ
リセルが正しく動作していることを示し、第１の記憶値
が論理的ＬＯＷの値に等しい場合、第１のメモリセルが
動作不良であることを示すステップを含む。ライトビッ
ト線を論理的ＬＯＷに駆動するステップは、第２のメモ
リセルを繰り返し読み取ることによって実施してもよ
い。これに代わり、データ第２のメモリセルに論理的Ｌ
ＯＷの値を繰り返し書き込むことによって、同様の効果
を達成してもよい。リフレッシュ動作の検査中、ライト
ビット線を論理的ＬＯＷのレベルに保つことにより、第
１のメモリセルの書込みトランジスタを流れる漏れ電流
が増加する場合がある。漏れ電流が増加すると、第１の
メモリセルの放電が加速され、最悪の場合に近い条件で
検査が行われることを保証することになる。
本発明による検査方法によって大部分解決される。一実
施例において、漏れ電流を最悪の場合に近い条件に設定
できるようなメモリアレイのリフレッシュ動作を検査す
る方法を提供する。メモリアレイは、第１の記憶値を記
憶するように構成された第１のメモリセルを有する第１
のメモリセル行および第２の記憶値を記憶するように構
成された第２のメモリセルを有する第２のメモリセル行
を含む。本発明の方法（本方法と称する）は、論理的HI
GHの値を第１の記憶値として第１のメモリセルに記憶
し、続いて論理的ＬＯＷの値を第２の記憶値として第2
のメモリセルに記憶するステップを含む。さらに、本方
法は、第１のメモリセルに対応するリフレッシュ間隔に
等しい期間にわたり第１および第２の両方のメモリセル
に接続されたライトビット線を論理的ＬＯＷのレベルで
繰り返し駆動するステップを含む。加えるに、本方法
は、引き続き第１のメモリセルから第１の記憶値を読み
出すステップを含む。最後に、本方法は、第１の記憶値
が論理的HIGHの値に依然として等しい場合、第１のメモ
リセルが正しく動作していることを示し、第１の記憶値
が論理的ＬＯＷの値に等しい場合、第１のメモリセルが
動作不良であることを示すステップを含む。ライトビッ
ト線を論理的ＬＯＷに駆動するステップは、第２のメモ
リセルを繰り返し読み取ることによって実施してもよ
い。これに代わり、データ第２のメモリセルに論理的Ｌ
ＯＷの値を繰り返し書き込むことによって、同様の効果
を達成してもよい。リフレッシュ動作の検査中、ライト
ビット線を論理的ＬＯＷのレベルに保つことにより、第
１のメモリセルの書込みトランジスタを流れる漏れ電流
が増加する場合がある。漏れ電流が増加すると、第１の
メモリセルの放電が加速され、最悪の場合に近い条件で
検査が行われることを保証することになる。
【００１３】本発明は、広く第１のメモリセル行および
第２のメモリセル行を含むメモリアレイのリフレッシュ
動作を検査する方法を企図する。第１のメモリセル行
は、記憶値を記憶するように構成された第１のメモリセ
ルを含み、第２のメモリセル行は、第２のメモリセルを
含む。本発明の方法は、論理的HIGHの値を記憶値として
第１のメモリセルに記憶し、論理的ＬＯＷの値を第２の
メモリセルに記憶するステップを含む。さらに、本方法
は、指定されたリフレッシュ間隔にほぼ等しい期間にわ
たり第１のメモリセル及び第２のメモリセルに接続され
たライトビット線を論理的ＬＯＷのレベルで駆動するス
テップを含む。さらに、本方法は、第１のメモリセルか
ら記憶値を読み取り、該記憶値が論理的HIGHの値に等し
い場合は、第１のメモリセルが正しく動作していること
を示し、また該記憶値が論理的ＬＯＷの値に等しい場合
は、第１のメモリセルが動作不良であることを示すステ
ップを含む。
第２のメモリセル行を含むメモリアレイのリフレッシュ
動作を検査する方法を企図する。第１のメモリセル行
は、記憶値を記憶するように構成された第１のメモリセ
ルを含み、第２のメモリセル行は、第２のメモリセルを
含む。本発明の方法は、論理的HIGHの値を記憶値として
第１のメモリセルに記憶し、論理的ＬＯＷの値を第２の
メモリセルに記憶するステップを含む。さらに、本方法
は、指定されたリフレッシュ間隔にほぼ等しい期間にわ
たり第１のメモリセル及び第２のメモリセルに接続され
たライトビット線を論理的ＬＯＷのレベルで駆動するス
テップを含む。さらに、本方法は、第１のメモリセルか
ら記憶値を読み取り、該記憶値が論理的HIGHの値に等し
い場合は、第１のメモリセルが正しく動作していること
を示し、また該記憶値が論理的ＬＯＷの値に等しい場合
は、第１のメモリセルが動作不良であることを示すステ
ップを含む。
【００１４】本発明は、第１のメモリセル行および第２
のメモリセル行を含むメモリアレイのリフレッシュ動作
を検査する方法をさらに企図する。第１のメモリセル行
は、第１の記憶値を記憶するように構成された第１のメ
モリセルを含み、第２のメモリセル行は、第２の記憶値
を記憶するように構成された第２のメモリセルを含む。
本発明の方法は、第１の論理状態を第１の記憶値として
第１のメモリセルに記憶し、第２の論理状態を第２の記
憶値として第2 のメモリセルに記憶するステップを含
む。さらに、本方法は、指定されたリフレッシュ間隔に
対する第１のメモリセルの検査において、該リフレッシ
ュ間隔と実質的に等しい期間にわたり第２のメモリセル
の第２の記憶値を繰り返し読み取るステップを含む。ま
た、本方法は、第２のメモリセルの第２の記憶値を繰り
返し読み取るステップを完了した後、第１のメモリセル
から第２の記憶値を読み取るステップを含む。
のメモリセル行を含むメモリアレイのリフレッシュ動作
を検査する方法をさらに企図する。第１のメモリセル行
は、第１の記憶値を記憶するように構成された第１のメ
モリセルを含み、第２のメモリセル行は、第２の記憶値
を記憶するように構成された第２のメモリセルを含む。
本発明の方法は、第１の論理状態を第１の記憶値として
第１のメモリセルに記憶し、第２の論理状態を第２の記
憶値として第2 のメモリセルに記憶するステップを含
む。さらに、本方法は、指定されたリフレッシュ間隔に
対する第１のメモリセルの検査において、該リフレッシ
ュ間隔と実質的に等しい期間にわたり第２のメモリセル
の第２の記憶値を繰り返し読み取るステップを含む。ま
た、本方法は、第２のメモリセルの第２の記憶値を繰り
返し読み取るステップを完了した後、第１のメモリセル
から第２の記憶値を読み取るステップを含む。
【００１５】また、本発明は、第１のメモリセル行およ
び第２のメモリセル行を含むメモリアレイのリフレッシ
ュ動作を検査する方法を企図する。第１のメモリセル行
は、第１の記憶値を記憶するように構成された第１のメ
モリセルを含み、第２のメモリセル行は、第２の記憶値
を記憶するように構成された第２のメモリセルを含む。
本発明の方法は、第１の論理状態を第１の記憶値として
第１のメモリセルに記憶し、第２の論理状態を第２の記
憶値として第2 のメモリセルに記憶するステップを含
む。さらに、本方法は、指定されたリフレッシュ間隔に
対する第１のメモリセルの検査において、該リフレッシ
ュ間隔と実質的に等しい期間にわたり第２のメモリセル
に第２の記憶値を繰り返し書き込むステップを含む。ま
た、本方法は、第２のメモリセルに第２の記憶値を繰り
返し書き込むステップを完了した後、第１のメモリセル
から第２の記憶値を読み取るステップを含む。
び第２のメモリセル行を含むメモリアレイのリフレッシ
ュ動作を検査する方法を企図する。第１のメモリセル行
は、第１の記憶値を記憶するように構成された第１のメ
モリセルを含み、第２のメモリセル行は、第２の記憶値
を記憶するように構成された第２のメモリセルを含む。
本発明の方法は、第１の論理状態を第１の記憶値として
第１のメモリセルに記憶し、第２の論理状態を第２の記
憶値として第2 のメモリセルに記憶するステップを含
む。さらに、本方法は、指定されたリフレッシュ間隔に
対する第１のメモリセルの検査において、該リフレッシ
ュ間隔と実質的に等しい期間にわたり第２のメモリセル
に第２の記憶値を繰り返し書き込むステップを含む。ま
た、本方法は、第２のメモリセルに第２の記憶値を繰り
返し書き込むステップを完了した後、第１のメモリセル
から第２の記憶値を読み取るステップを含む。
【００１６】
【発明の実施の形態】図１は、本発明の一実施例による
検査部２０４およびメモリアレイ２０９を含むメモリ検
査構造２００を示すブロック図である。同図において、
メモリ検査構造２００は、メモリアレイ２０９を構成す
る複数のセル２１０Ａ〜２１０Ｉ（一括して、「セル２
１０」と称する）を含む。セル２１０の各々が、ライト
ビット(write bit) 線２０８Ａ〜Ｃ（ライトビット線２
０８）、リードビット（read bit）線２０６Ａ〜Ｃ（リ
ードビット線２０６）、ライトワード線２１２Ａ〜Ｃ
（ライトワード線２１２）、及びリードワード(read wo
rd) 線２１４Ａ〜Ｃ（リードワード線２１４）のそれぞ
れの１本に接続される。メモリアレイ２０９は、ライト
ワード線２１２及びリードワード線２１４によって行デ
コーダ２２０に接続され、さらにリードビット線２０６
及びライトビット線２０８によって列デコーダ２２２に
接続される。行デコーダ２２０及び列デコーダ２２２
は、アドレスデコーダ２０７及び制御信号ブロック２３
７に接続される。制御信号ブロック２３７は、入力とし
て、行アドレスストローブ線２３１、列アドレスストロ
ーブ線２３２及び書込み入力線２３３を取り込む。制御
信号ブロック２３７の出力は、種々の論理ブロックに接
続された制御出力線２３８である。アドレスデコーダ２
０７は、アドレス線２３６を入力とする。センス増幅器
２２４は、列デコーダ２２２と入・出力バッファ２３０
との間に接続される。入・出力バッファ２３０は、デー
タ線２４０及び制御信号ブロック２３７からの出力に接
続される。データ線２４０、アドレス線２３６、行アド
レスストローブ線２３１、列アドレスストローブ線２３
２及び書込み入力線２３３は、メモリアレイ２０９への
インタフェースを形成し、すべて検査部２０４に接続さ
れる。検査部２０４は、検査プログラム２０２にしたが
って動作し、この検査プログラムは入力として与えられ
る。メモリアレイ２０９内の選択されたセル２１０は、
アドレス線２３６、データ線２４０、行アドレスストロ
ーブ線２３１、列アドレスストローブ線２３２及び書込
み入力線２３３を適切に操作することにより、読取り
（リード）又は書込み（ライト）を行うことができる。
このメモリ検査構造２００において、これらの信号は、
検査プログラム２０２に応じて検査部２０４により駆動
される。検査プログラム２０２の内部のある命令によっ
て、読取り又は書込みの何れかのメモリ操作が指定され
ることになる。
検査部２０４およびメモリアレイ２０９を含むメモリ検
査構造２００を示すブロック図である。同図において、
メモリ検査構造２００は、メモリアレイ２０９を構成す
る複数のセル２１０Ａ〜２１０Ｉ（一括して、「セル２
１０」と称する）を含む。セル２１０の各々が、ライト
ビット(write bit) 線２０８Ａ〜Ｃ（ライトビット線２
０８）、リードビット（read bit）線２０６Ａ〜Ｃ（リ
ードビット線２０６）、ライトワード線２１２Ａ〜Ｃ
（ライトワード線２１２）、及びリードワード(read wo
rd) 線２１４Ａ〜Ｃ（リードワード線２１４）のそれぞ
れの１本に接続される。メモリアレイ２０９は、ライト
ワード線２１２及びリードワード線２１４によって行デ
コーダ２２０に接続され、さらにリードビット線２０６
及びライトビット線２０８によって列デコーダ２２２に
接続される。行デコーダ２２０及び列デコーダ２２２
は、アドレスデコーダ２０７及び制御信号ブロック２３
７に接続される。制御信号ブロック２３７は、入力とし
て、行アドレスストローブ線２３１、列アドレスストロ
ーブ線２３２及び書込み入力線２３３を取り込む。制御
信号ブロック２３７の出力は、種々の論理ブロックに接
続された制御出力線２３８である。アドレスデコーダ２
０７は、アドレス線２３６を入力とする。センス増幅器
２２４は、列デコーダ２２２と入・出力バッファ２３０
との間に接続される。入・出力バッファ２３０は、デー
タ線２４０及び制御信号ブロック２３７からの出力に接
続される。データ線２４０、アドレス線２３６、行アド
レスストローブ線２３１、列アドレスストローブ線２３
２及び書込み入力線２３３は、メモリアレイ２０９への
インタフェースを形成し、すべて検査部２０４に接続さ
れる。検査部２０４は、検査プログラム２０２にしたが
って動作し、この検査プログラムは入力として与えられ
る。メモリアレイ２０９内の選択されたセル２１０は、
アドレス線２３６、データ線２４０、行アドレスストロ
ーブ線２３１、列アドレスストローブ線２３２及び書込
み入力線２３３を適切に操作することにより、読取り
（リード）又は書込み（ライト）を行うことができる。
このメモリ検査構造２００において、これらの信号は、
検査プログラム２０２に応じて検査部２０４により駆動
される。検査プログラム２０２の内部のある命令によっ
て、読取り又は書込みの何れかのメモリ操作が指定され
ることになる。
【００１７】リードアクセスの場合、検査部２０４は、
まず行アドレスストローブ線２３１と共に、行アドレス
をアドレス線２３６に出力する。書込み入力線２３３
は、活性化せず、読取り操作を指示する。行デコーダ２
２０は、アドレスデコーダ２０７によって送られた値を
用いて、リードワード線２１４を１つだけ選択する。１
つのリードワード線２１４を活性化することにより、選
択された行の各セル２１０の内容が、そのセルに対応す
るリードビット線２０６上に送られる。次に、検査部２
０４は、列アドレスストローブ線２３２と共に、列アド
レスをアドレス線２３６に出力する。列デコーダ２２２
は、その列アドレスを用いて、リードビット線２０６を
１つだけ選択する。すると、リードビット線２０６に接
続されたセンス増幅器２２４が、選択されたメモリセル
の値を入・出力バッファ２３０に送る。動作がリードな
ので、そのセルの値は、出力としてデータ線２４０上に
送られる。次に、行アドレスストローブ線２３１及び列
アドレスストローブ線２３２を不活性にして次のアクセ
スに備える。
まず行アドレスストローブ線２３１と共に、行アドレス
をアドレス線２３６に出力する。書込み入力線２３３
は、活性化せず、読取り操作を指示する。行デコーダ２
２０は、アドレスデコーダ２０７によって送られた値を
用いて、リードワード線２１４を１つだけ選択する。１
つのリードワード線２１４を活性化することにより、選
択された行の各セル２１０の内容が、そのセルに対応す
るリードビット線２０６上に送られる。次に、検査部２
０４は、列アドレスストローブ線２３２と共に、列アド
レスをアドレス線２３６に出力する。列デコーダ２２２
は、その列アドレスを用いて、リードビット線２０６を
１つだけ選択する。すると、リードビット線２０６に接
続されたセンス増幅器２２４が、選択されたメモリセル
の値を入・出力バッファ２３０に送る。動作がリードな
ので、そのセルの値は、出力としてデータ線２４０上に
送られる。次に、行アドレスストローブ線２３１及び列
アドレスストローブ線２３２を不活性にして次のアクセ
スに備える。
【００１８】ライトアクセスの場合、検査部２０４は、
まず行アドレスストローブ線２３１と共に、行アドレス
をアドレス線２３６に送り、書込み入力線２３３を活性
にしてライト動作を指示する。行デコーダ２２０が、ア
ドレスデコーダ２０７によって送られた値を用いて、ラ
イトワード線２１２を１つ選択する。次に、検査部２０
４が、列アドレスストローブ線２３２と共に、列アドレ
スをアドレス線２３６に送り、さらにデータ値をデータ
線２４０に送る。列デコーダ２２２が、アドレスデコー
ダ２０７によって送られた値を用いて、ライトビット線
２０８を１つ選択する。入・出力バッファ２３０が、デ
ータ線２４０上のデータ値により、センス増幅器２２４
の１つを駆動する。センス増幅器２２４は、そのデータ
値を、列アドレスによって選択されたライトビット線２
０８に送る。このようにして、ライトワード線２１２及
びライトビット線２０８が共に活性化されたセルにデー
タ値が記憶される。そして、行アドレスストローブ線２
３１および列アドレスストローブ線２３２を不活性にし
て、次のアクセスに備える。
まず行アドレスストローブ線２３１と共に、行アドレス
をアドレス線２３６に送り、書込み入力線２３３を活性
にしてライト動作を指示する。行デコーダ２２０が、ア
ドレスデコーダ２０７によって送られた値を用いて、ラ
イトワード線２１２を１つ選択する。次に、検査部２０
４が、列アドレスストローブ線２３２と共に、列アドレ
スをアドレス線２３６に送り、さらにデータ値をデータ
線２４０に送る。列デコーダ２２２が、アドレスデコー
ダ２０７によって送られた値を用いて、ライトビット線
２０８を１つ選択する。入・出力バッファ２３０が、デ
ータ線２４０上のデータ値により、センス増幅器２２４
の１つを駆動する。センス増幅器２２４は、そのデータ
値を、列アドレスによって選択されたライトビット線２
０８に送る。このようにして、ライトワード線２１２及
びライトビット線２０８が共に活性化されたセルにデー
タ値が記憶される。そして、行アドレスストローブ線２
３１および列アドレスストローブ線２３２を不活性にし
て、次のアクセスに備える。
【００１９】検査プログラム２０２を適切にコーディン
グすることにより、メモリアレイ２０９に様々な検査を
行い、セル２１０の機能のみならず、結合されたワード
線とビット線の機能も保証することができる。さらに詳
細に後述するように、検査部２０４は、セル２１０内部
の漏れ電流を増やすことができるメモリアレイ２０９に
対してリフレッシュ間隔検査を行う。比較的大きな漏れ
電流はメモリセルのデータ保持性に悪影響を及ぼすの
で、これにより、検査が最悪に近い条件で為されること
が保証される。
グすることにより、メモリアレイ２０９に様々な検査を
行い、セル２１０の機能のみならず、結合されたワード
線とビット線の機能も保証することができる。さらに詳
細に後述するように、検査部２０４は、セル２１０内部
の漏れ電流を増やすことができるメモリアレイ２０９に
対してリフレッシュ間隔検査を行う。比較的大きな漏れ
電流はメモリセルのデータ保持性に悪影響を及ぼすの
で、これにより、検査が最悪に近い条件で為されること
が保証される。
【００２０】図２は、メモリ検査構造２００内部の回路
の一実施例の一部を詳細に示す図である。図２の回路に
対応する回路部分は、簡単明瞭のため同一の番号を付し
てある。図２は、セル群２１０Ａ−Ｉを代表する１つの
セル２１０を示す。セル２１０は、読取りトランジスタ
３０２を含み、これが、記憶トランジスタ３０４、リー
ドワード線２１４、およびリードビット線２０６に結合
されている。記憶トランジスタ３０４は、さらに書込み
トランジスタ３０６と基準電圧（この場合、接地）との
間にも接続される。書込みトランジスタ３０６は、さら
にライトワード線２１２及びライトビット線２０８にも
接続される。
の一実施例の一部を詳細に示す図である。図２の回路に
対応する回路部分は、簡単明瞭のため同一の番号を付し
てある。図２は、セル群２１０Ａ−Ｉを代表する１つの
セル２１０を示す。セル２１０は、読取りトランジスタ
３０２を含み、これが、記憶トランジスタ３０４、リー
ドワード線２１４、およびリードビット線２０６に結合
されている。記憶トランジスタ３０４は、さらに書込み
トランジスタ３０６と基準電圧（この場合、接地）との
間にも接続される。書込みトランジスタ３０６は、さら
にライトワード線２１２及びライトビット線２０８にも
接続される。
【００２１】セル２１０は、３トランジスタＤＲＡＭの
セル（３Ｔセル）の一実施例である。セル２１０に値を
記憶する場合、所望の値をライトビット線２０８上に出
力した状態でライトワード線２１２を選択する。ライト
ワード線２１２により、書込みトランジスタ３０６がオ
ンとなり、ライトビット線２０８の値が記憶トランジス
タ３０４に送られる。この値が、記憶トランジスタ３０
４のゲート３０８とソース３１０との間の容量として記
憶される。
セル（３Ｔセル）の一実施例である。セル２１０に値を
記憶する場合、所望の値をライトビット線２０８上に出
力した状態でライトワード線２１２を選択する。ライト
ワード線２１２により、書込みトランジスタ３０６がオ
ンとなり、ライトビット線２０８の値が記憶トランジス
タ３０４に送られる。この値が、記憶トランジスタ３０
４のゲート３０８とソース３１０との間の容量として記
憶される。
【００２２】セル２１０に記憶された値を読み取る場
合、まずリードビット線２０６を論理的HIGHレベルにプ
リチャージを行う。次に、リードワード線２１４を活性
にして読取りトランジスタ３０２をオンにする。論理的
HIGHの値が記憶トランジスタ３０４のゲートに記憶され
ている場合、このトランジスタもオンである。この場
合、読取りトランジスタ３０２及び記憶トランジスタ３
０４を通って接地へと電流が流れて、リードビット線２
０６が放電し始める。リードビット線２０６に接続され
たセンス増幅器（図２には図示せず）が、この電圧降下
を検出して、論理的HIGHの電圧をリードビット線２０６
に印加する。反対に、記憶トランジスタ３０４のゲート
に論理的ＬＯＷの値が記憶されている場合、記憶トラン
ジスタ３０４はオフである。したがって、リードビット
線２０６には、放電する経路がない。リードビット線２
０６に接続されているセンス増幅器（図２には図示せ
ず）は、この電圧降下の無いことを検出して、論理的Ｌ
ＯＷの値を出力として送り出す。セル２１０のリフレッ
シュ機能を実施する付加的な回路（図示せず）をさらに
設けてもよい。セル２１０がリフレッシュされていると
きは、セル２１０を通常どおり読み出したり書き込んだ
りすることはできない。リフレッシュ論理回路は、セル
２１０の値を出力として送る代わりに、セル２１０の内
容を読み、その値を記憶トランジスタ３０４に書き直す
のである。これにより、電荷が復元される。
合、まずリードビット線２０６を論理的HIGHレベルにプ
リチャージを行う。次に、リードワード線２１４を活性
にして読取りトランジスタ３０２をオンにする。論理的
HIGHの値が記憶トランジスタ３０４のゲートに記憶され
ている場合、このトランジスタもオンである。この場
合、読取りトランジスタ３０２及び記憶トランジスタ３
０４を通って接地へと電流が流れて、リードビット線２
０６が放電し始める。リードビット線２０６に接続され
たセンス増幅器（図２には図示せず）が、この電圧降下
を検出して、論理的HIGHの電圧をリードビット線２０６
に印加する。反対に、記憶トランジスタ３０４のゲート
に論理的ＬＯＷの値が記憶されている場合、記憶トラン
ジスタ３０４はオフである。したがって、リードビット
線２０６には、放電する経路がない。リードビット線２
０６に接続されているセンス増幅器（図２には図示せ
ず）は、この電圧降下の無いことを検出して、論理的Ｌ
ＯＷの値を出力として送り出す。セル２１０のリフレッ
シュ機能を実施する付加的な回路（図示せず）をさらに
設けてもよい。セル２１０がリフレッシュされていると
きは、セル２１０を通常どおり読み出したり書き込んだ
りすることはできない。リフレッシュ論理回路は、セル
２１０の値を出力として送る代わりに、セル２１０の内
容を読み、その値を記憶トランジスタ３０４に書き直す
のである。これにより、電荷が復元される。
【００２３】セル２１０のデータ保持特性の大半は、書
込みトランジスタ３０６がオフの期間（即ち、ライトワ
ード線２１２が選択されていない期間）に書込みトラン
ジスタ３０６を通る漏れ電流の電流量によって影響を受
ける。セル２１０における漏れ電流の量は、ゲート３１
２とライトビット線２０８（書込みトランジスタ３０６
のソースに接続されている）との間に形成される電圧Ｖ
GSによって決定される。電圧ＶGSが負の側にバイアスさ
れるほど、漏れ電流は減少する。漏れ電流量に影響を与
える１つの方法は、ライトビット線２０８の電圧ＶS を
制御することである。ライトビット線の電圧を高めるこ
とにより、漏れ電流は減少する。セル２１０の一実施例
において、ライトビット線２０８の電圧が７０ｍＶ減少
すると、漏れ電流は１桁減少する。セル２１０の通常動
作においては、漏れ電流は低い方が望ましいが、リフレ
ッシュ動作を検査する場合には、セルの漏れ電流を最大
にする方が好都合である。これにより、可能な最悪の条
件に近い検査が保証される。後述するように、これは、
リフレッシュ検査中にセル２１０においてライトビット
線２０８を接地まで駆動することにより、実現される。
込みトランジスタ３０６がオフの期間（即ち、ライトワ
ード線２１２が選択されていない期間）に書込みトラン
ジスタ３０６を通る漏れ電流の電流量によって影響を受
ける。セル２１０における漏れ電流の量は、ゲート３１
２とライトビット線２０８（書込みトランジスタ３０６
のソースに接続されている）との間に形成される電圧Ｖ
GSによって決定される。電圧ＶGSが負の側にバイアスさ
れるほど、漏れ電流は減少する。漏れ電流量に影響を与
える１つの方法は、ライトビット線２０８の電圧ＶS を
制御することである。ライトビット線の電圧を高めるこ
とにより、漏れ電流は減少する。セル２１０の一実施例
において、ライトビット線２０８の電圧が７０ｍＶ減少
すると、漏れ電流は１桁減少する。セル２１０の通常動
作においては、漏れ電流は低い方が望ましいが、リフレ
ッシュ動作を検査する場合には、セルの漏れ電流を最大
にする方が好都合である。これにより、可能な最悪の条
件に近い検査が保証される。後述するように、これは、
リフレッシュ検査中にセル２１０においてライトビット
線２０８を接地まで駆動することにより、実現される。
【００２４】図３は、メモリアレイ２０９のリフレッシ
ュ動作を検査する方法４００を示す。最初のステップ４
０２において、メモリアレイ２０９にデータを行方向に
縞状に書き込む。即ち、すべての偶数行のすべてのセル
に論理的ＬＯＷ、即ち０を書き込み、すべての奇数行の
すべてのセルに論理的HIGH、即ち１を書き込む。ステッ
プ４０４及び４０６により、偶数行のセルからデータを
繰り返し読み取るループが形成される。ステップ４０４
において、偶数行のすべてのセルからデータを読む。メ
モリアレイ２０９のこの実施例において、このようにす
ることは、ライトビット線を論理的ＬＯＷレベルで駆動
する効果もある。ステップ４０６において、ステップ４
０４を実行した回数を所定のループ数と比較する。その
ループ数に達していない場合、ステップ４０４を繰り返
す。このループ数は、ステップ４０４における読取り動
作の時間とそのループ数との積が検査中のセルのリフレ
ッシュ間隔と等しいところの指定された期間に等しくな
るように、選択される。したがって、そのループ数に達
すると、ステップ４０４の開始からステップ４０８の開
始までに経過した時間が、リフレッシュ間隔に等しい。
ステップ４０８において、奇数行のセルの値をメモリア
レイ（始めに「１」を書き込んだセル）から読み取る。
ステップ４１０において、ステップ４０８で読み取った
値を検査して、それらすべてが相変わらず１に等しいか
どうか調べる。仮に１つでも０を含むセルがあれば、指
定されたリフレッシュ間隔の仕様を満足しない。そのよ
うなセルがある場合、ステップ４２４を実行して、その
メモリアレイに動作不良のセルがあることを示す。メモ
リ検査構造２００の一実施例においては、それらのセル
の位置を検査部２０４が出力してもよい。
ュ動作を検査する方法４００を示す。最初のステップ４
０２において、メモリアレイ２０９にデータを行方向に
縞状に書き込む。即ち、すべての偶数行のすべてのセル
に論理的ＬＯＷ、即ち０を書き込み、すべての奇数行の
すべてのセルに論理的HIGH、即ち１を書き込む。ステッ
プ４０４及び４０６により、偶数行のセルからデータを
繰り返し読み取るループが形成される。ステップ４０４
において、偶数行のすべてのセルからデータを読む。メ
モリアレイ２０９のこの実施例において、このようにす
ることは、ライトビット線を論理的ＬＯＷレベルで駆動
する効果もある。ステップ４０６において、ステップ４
０４を実行した回数を所定のループ数と比較する。その
ループ数に達していない場合、ステップ４０４を繰り返
す。このループ数は、ステップ４０４における読取り動
作の時間とそのループ数との積が検査中のセルのリフレ
ッシュ間隔と等しいところの指定された期間に等しくな
るように、選択される。したがって、そのループ数に達
すると、ステップ４０４の開始からステップ４０８の開
始までに経過した時間が、リフレッシュ間隔に等しい。
ステップ４０８において、奇数行のセルの値をメモリア
レイ（始めに「１」を書き込んだセル）から読み取る。
ステップ４１０において、ステップ４０８で読み取った
値を検査して、それらすべてが相変わらず１に等しいか
どうか調べる。仮に１つでも０を含むセルがあれば、指
定されたリフレッシュ間隔の仕様を満足しない。そのよ
うなセルがある場合、ステップ４２４を実行して、その
メモリアレイに動作不良のセルがあることを示す。メモ
リ検査構造２００の一実施例においては、それらのセル
の位置を検査部２０４が出力してもよい。
【００２５】メモリアレイ２０９の奇数行のすべてのセ
ルが１を含む場合、検査処理はステップ４１４に進む。
ステップ４１４において、再びメモリアレイ２０９にデ
ータを行方向に縞状に書き込むが、今度は、偶数行に１
を書き込み、奇数行に０を書き込む。ステップ４１６及
び４１８により、奇数行のセルからデータを繰り返し読
み取るループが形成される。ステップ４１６において、
奇数行のすべてのセルからデータを読む。これには、既
に述べたように、すべてのライトビット線を論理的ＬＯ
Ｗレベルで駆動する効果がある。ステップ４１８におい
て、ステップ４１６を実行した回数を所定のループ数と
比較する。そのループ数に達していない場合、ステップ
４１６を繰り返す。このループ数は、ステップ４１６に
おける読取り動作の時間とそのループ数との積が検査中
のセルのリフレッシュ間隔と等しいところの指定された
期間に等しくなるように、選択される。したがって、そ
のループ数に達すると、ステップ４１６の開始からステ
ップ４２０の開始までに経過した時間が、リフレッシュ
間隔に等しい。ステップ４２０において、偶数行のセル
の値をメモリアレイ（始めに「１」を書き込んだセル）
から読み取る。ステップ４２２において、ステップ４２
０で読み取った値を検査して、それらすべてが相変わら
ず１に等しいかどうか調べる。仮に１つでも０を含むセ
ルがあれば、それらのセルは、指定されたリフレッシュ
間隔の仕様を満足しない。そのようなセルがある場合、
ステップ４２４を実行して、そのメモリアレイに動作不
良のセルがあることを示す。メモリ検査構造２００の一
実施例においては、それらのセルの位置を検査部２０４
が出力してもよい。動作不良のセルがない場合、ステッ
プ４２６を実行して、すべてのメモリセルがリフレッシ
ュ間隔に関して正しく動作することを示す。それらのセ
ルは、指定されたリフレッシュ間隔の仕様を満足しな
い。そのようなセルがある場合、ステップ４２４を実行
して、そのメモリアレイに動作不良のセルがあることを
示す。メモリ検査構造２００の一実施例においては、そ
れらのセルの位置を検査部２０４が出力してもよい。動
作不良のセルがない場合、ステップ４２６を実行して、
すべてのメモリセルがリフレッシュ間隔に関して正しく
動作することを示す。
ルが１を含む場合、検査処理はステップ４１４に進む。
ステップ４１４において、再びメモリアレイ２０９にデ
ータを行方向に縞状に書き込むが、今度は、偶数行に１
を書き込み、奇数行に０を書き込む。ステップ４１６及
び４１８により、奇数行のセルからデータを繰り返し読
み取るループが形成される。ステップ４１６において、
奇数行のすべてのセルからデータを読む。これには、既
に述べたように、すべてのライトビット線を論理的ＬＯ
Ｗレベルで駆動する効果がある。ステップ４１８におい
て、ステップ４１６を実行した回数を所定のループ数と
比較する。そのループ数に達していない場合、ステップ
４１６を繰り返す。このループ数は、ステップ４１６に
おける読取り動作の時間とそのループ数との積が検査中
のセルのリフレッシュ間隔と等しいところの指定された
期間に等しくなるように、選択される。したがって、そ
のループ数に達すると、ステップ４１６の開始からステ
ップ４２０の開始までに経過した時間が、リフレッシュ
間隔に等しい。ステップ４２０において、偶数行のセル
の値をメモリアレイ（始めに「１」を書き込んだセル）
から読み取る。ステップ４２２において、ステップ４２
０で読み取った値を検査して、それらすべてが相変わら
ず１に等しいかどうか調べる。仮に１つでも０を含むセ
ルがあれば、それらのセルは、指定されたリフレッシュ
間隔の仕様を満足しない。そのようなセルがある場合、
ステップ４２４を実行して、そのメモリアレイに動作不
良のセルがあることを示す。メモリ検査構造２００の一
実施例においては、それらのセルの位置を検査部２０４
が出力してもよい。動作不良のセルがない場合、ステッ
プ４２６を実行して、すべてのメモリセルがリフレッシ
ュ間隔に関して正しく動作することを示す。それらのセ
ルは、指定されたリフレッシュ間隔の仕様を満足しな
い。そのようなセルがある場合、ステップ４２４を実行
して、そのメモリアレイに動作不良のセルがあることを
示す。メモリ検査構造２００の一実施例においては、そ
れらのセルの位置を検査部２０４が出力してもよい。動
作不良のセルがない場合、ステップ４２６を実行して、
すべてのメモリセルがリフレッシュ間隔に関して正しく
動作することを示す。
【００２６】なお、以上述べた検査方法の種々の変形を
用いてもよい。リフレッシュ間隔の期間中にライトビッ
ト線をＬＯＷに駆動する方法に関しては、特にそうであ
る。例えば、メモリセルの検査対象でない行（もともと
０が書き込まれている行）に、検査時に０を書き込むこ
とによってライトビット線をＬＯＷに駆動してもよい。
用いてもよい。リフレッシュ間隔の期間中にライトビッ
ト線をＬＯＷに駆動する方法に関しては、特にそうであ
る。例えば、メモリセルの検査対象でない行（もともと
０が書き込まれている行）に、検査時に０を書き込むこ
とによってライトビット線をＬＯＷに駆動してもよい。
【００２７】さらに、リフレッシュ検査中にライトビッ
ト線を論理的ＬＯＷレベルに維持する専用のオンチップ
回路を用いてもよい。
ト線を論理的ＬＯＷレベルに維持する専用のオンチップ
回路を用いてもよい。
【００２８】また、実施例によっては、比較的長い読取
りサイクルを実施することにより、セル２１０における
漏れ電流のさらなる増加をはかってもよい。一のメモリ
動作と次のメモリ動作との間には最小限間隔があるの
で、制御信号、例えば行アドレスストローブ線２３１、
列アドレスストローブ線２３２、及び書込み入力線２３
３などは、短期間不活性となる。したがって、ライトビ
ット線は、一のメモリアクセスと次のメモリアクセスと
の間はＬＯＷに駆動されない。行アドレスストローブ線
２３１及び列アドレスストローブ線２３２のパルスの持
続期間を引き延ばすことによって、ライトビット線がＬ
ＯＷに駆動されている時間の割合を高めることができ
る。比較的長い読取りサイクルを実施することにより、
ライトビット線上の信号のデューティサイクルを、例え
ば９５％程度の高い割合まで増大させてもよい。メモリ
アレイ２０９の特定の一実施例では、繰り返し発生させ
た１０○ｓの読取り周期により、９９．９％のデューテ
ィサイクルが得られた。また、実施例によっては、長い
書込み周期により、漏れ電流の増大を達成してもよい。
りサイクルを実施することにより、セル２１０における
漏れ電流のさらなる増加をはかってもよい。一のメモリ
動作と次のメモリ動作との間には最小限間隔があるの
で、制御信号、例えば行アドレスストローブ線２３１、
列アドレスストローブ線２３２、及び書込み入力線２３
３などは、短期間不活性となる。したがって、ライトビ
ット線は、一のメモリアクセスと次のメモリアクセスと
の間はＬＯＷに駆動されない。行アドレスストローブ線
２３１及び列アドレスストローブ線２３２のパルスの持
続期間を引き延ばすことによって、ライトビット線がＬ
ＯＷに駆動されている時間の割合を高めることができ
る。比較的長い読取りサイクルを実施することにより、
ライトビット線上の信号のデューティサイクルを、例え
ば９５％程度の高い割合まで増大させてもよい。メモリ
アレイ２０９の特定の一実施例では、繰り返し発生させ
た１０○ｓの読取り周期により、９９．９％のデューテ
ィサイクルが得られた。また、実施例によっては、長い
書込み周期により、漏れ電流の増大を達成してもよい。
【図１】 本発明の一実施例による検査部およびメモリ
アレイを含むメモリ検査構造を示す図である。
アレイを含むメモリ検査構造を示す図である。
【図２】 本発明の一実施例による３トランジスタＤＲ
ＡＭのメモリセルを示す図である。
ＡＭのメモリセルを示す図である。
【図３】 本発明の一実施例によりメモリアレイのリフ
レッシュ間隔を検査する方法を示す図である。
レッシュ間隔を検査する方法を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュアン ファン アメリカ合衆国，カリフォルニア州 95132，サン ノゼ，アマリル ドライブ 2579 (72)発明者 チェン トレウ アメリカ合衆国，カリフォルニア州 94538，フレモント，ハート コモン 3441
Claims (17)
- 【請求項１】 メモリアレイのリフレッシュ動作を検査
する方法であって、前記メモリアレイは第１のメモリセ
ル行および第２のメモリセル行を含み、前記第１のメモ
リセル行は記憶値を記憶するように構成された第１のメ
モリセルを含み、第２のメモリセル行は第２のメモリセ
ルを含み、前記方法が、 前記記憶値として論理的HIGHの値を前記第１のメモリセ
ルに格納するステップ；論理的ＬＯＷの値を前記第２の
メモリセルに格納するステップ；指定されたリフレッシ
ュ間隔と実質的に等しい期間にわたり、前記第１のメモ
リセルおよび前記第２のメモリセルに接続されたライト
ビット線を論理的ＬＯＷレベルに駆動する駆動ステッ
プ；前記第１のメモリセルから前記記憶値を読み取るス
テップ；前記記憶値が論理的HIGHの値に等しい場合、こ
れに応じて前記第１のメモリセルが正しく動作している
ことを示すステップ；および前記記憶値が論理的ＬＯＷ
の値に等しい場合、これに応じて前記第１のメモリセル
が動作不良であることを示すステップ；を含むメモリア
レイのリフレッシュ動作を検査する方法。 - 【請求項２】 前記記憶値を読取るステップを、論理的
HIGHの値を前記第１のメモリセルに格納するステップの
後であって、且つ前記第１のメモリセルに別の論理値を
格納する前に、実行する請求項１記載のメモリアレイの
リフレッシュ動作を検査する方法。 - 【請求項３】 前記ライトビット線を論理的ＬＯＷレベ
ルに駆動する駆動ステップを、前記第２のメモリセルを
読み取ることによって実行する請求項１記載のメモリア
レイのリフレッシュ動作を検査する方法。 - 【請求項４】 前記ライトビット線を論理的ＬＯＷレベ
ルに駆動する駆動ステップを、前記第２のメモリセルに
論理的ＬＯＷの値を書き込むことによって実行する請求
項１記載のメモリアレイのリフレッシュ動作を検査する
方法。 - 【請求項５】 前記第１および第２のメモリセル行が、
それぞれ複数のメモリセルをさらに含む請求項１記載の
メモリアレイのリフレッシュ動作を検査する方法。 - 【請求項６】 前記メモリアレイが複数の行をさらに含
む請求項５記載のメモリアレイのリフレッシュ動作を検
査する方法。 - 【請求項７】 前記第１のメモリセルおよび前記第２の
メモリセルは、３トランジスタＤＲＡＭのセルである請
求項１記載のメモリアレイのリフレッシュ動作を検査す
る方法。 - 【請求項８】 メモリアレイのリフレッシュ動作を検査
する方法であって、前記メモリアレイは第１のメモリセ
ル行および第２のメモリセル行を含み、前記第１のメモ
リセル行は第１の記憶値を記憶するように構成された第
１のメモリセルを含み、第２のメモリセル行は第２の記
憶値を記憶するように構成された第２のメモリセルを含
み、前記方法が、 前記第１の記憶値として第１の論理状態を前記第１のメ
モリセルに格納する第１の格納ステップ；前記第２の記
憶値として第２の論理状態を前記第２のメモリセルに格
納する第２の格納ステップ；指定されたリフレッシュ間
隔に対する前記第１のメモリセルの検査において、前記
リフレッシュ間隔と実質的に等しい期間にわたり、前記
第２のメモリセルの前記第２の記憶値を繰り返し読み取
るステップ；および前記第２のメモリセルの前記第２の
記憶値を繰り返し読み取る前記ステップの後、前記第１
のメモリセルから前記第１の記憶値を読み取る読取りス
テップ；を含むメモリアレイのリフレッシュ動作を検査
する方法。 - 【請求項９】 前記第１のメモリセルから前記第１の記
憶値を読み取るステップを、前記第１の格納ステップの
後であって、且つ前記第１のメモリセルに別の論理値を
格納する前に、実行する請求項８記載のメモリアレイの
リフレッシュ動作を検査する方法。 - 【請求項１０】 前記第１のメモリセルから前記第１の
記憶値を読取るステップが終わり次第、前記第１のメモ
リセルの前記第１の記憶値の状態を判断する判断ステッ
プをさらに含む請求項８記載のメモリアレイのリフレッ
シュ動作を検査する方法。 - 【請求項１１】 前記第１のメモリセルの前記第１の記
憶値の状態を判断するステップが終わり次第、前記第１
の記憶値の前記状態に依存して、前記第１のメモリセル
が正しく動作するか否かを表示するステップをさらに含
む請求項１０記載のメモリアレイのリフレッシュ動作を
検査する方法。 - 【請求項１２】 前記第１のメモリセルおよび前記第２
のメモリセルは、３トランジスタＤＲＡＭのセルである
請求項８記載のメモリアレイのリフレッシュ動作を検査
する方法。 - 【請求項１３】 メモリアレイのリフレッシュ動作を検
査する方法であって、前記メモリアレイは第１のメモリ
セル行および第２のメモリセル行を含み、前記第１のメ
モリセル行は第１の記憶値を記憶するように構成された
第１のメモリセルを含み、第２のメモリセル行は第２の
記憶値を記憶するように構成された第２のメモリセルを
含み、前記方法が、 前記第１の記憶値として第１の論理状態を前記第１のメ
モリセルに格納する第１の格納ステップ；前記第２の記
憶値として第２の論理状態を前記第２のメモリセルに格
納する第２の格納ステップ；指定されたリフレッシュ間
隔に対する前記第１のメモリセルの検査において、前記
リフレッシュ間隔と実質的に等しい期間にわたり、所与
の論理状態の前記第２のメモリセルに前記第２の記憶値
を繰り返し書き込む書込みステップ；および前記第２の
メモリセルに前記第２の記憶値を繰り返し書き込むステ
ップの後、前記第１のメモリセルから前記第１の記憶値
を読み取る読取りステップ；を含むメモリアレイのリフ
レッシュ動作を検査する方法。 - 【請求項１４】 前記第１のメモリセルから前記第１の
記憶値を読み取るステップを、前記第１の格納ステップ
の後であって、且つ前記第１のメモリセルに別の論理値
を格納する前に、実行する請求項１３記載のメモリアレ
イのリフレッシュ動作を検査する方法。 - 【請求項１５】 前記第１のメモリセルから前記第１の
記憶値を読取るステップが終わり次第、前記第１のメモ
リセルの前記第１の記憶値の状態を判断する判断ステッ
プをさらに含む請求項１３記載のメモリアレイのリフレ
ッシュ動作を検査する方法。 - 【請求項１６】 前記第１のメモリセルの前記第１の記
憶値の状態を判断するステップが終わり次第、前記第１
の記憶値の前記状態に依存して、前記第１のメモリセル
が正しく動作するか否かを表示するステップをさらに含
む請求項１５記載のメモリアレイのリフレッシュ動作を
検査する方法。 - 【請求項１７】 前記第１のメモリセルおよび前記第２
のメモリセルは、３トランジスタＤＲＡＭのセルである
請求項１３記載のメモリアレイのリフレッシュ動作を検
査する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US858,271 | 1997-05-19 | ||
| US08/858,271 US5903505A (en) | 1997-05-19 | 1997-05-19 | Method of testing memory refresh operations wherein subthreshold leakage current may be set to near worst-case conditions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116394A true JPH1116394A (ja) | 1999-01-22 |
| JPH1116394A5 JPH1116394A5 (ja) | 2005-10-06 |
Family
ID=25327924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153922A Pending JPH1116394A (ja) | 1997-05-19 | 1998-05-19 | サブスレッショルド漏れ電流が最悪の条件に設定され得る、メモリのリフレッシュ動作を検査する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5903505A (ja) |
| JP (1) | JPH1116394A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10199293A (ja) * | 1996-12-27 | 1998-07-31 | Canon Inc | メモリのデータ保持特性の試験方法 |
| US6167544A (en) * | 1998-08-19 | 2000-12-26 | Stmicroelectronics, Inc. | Method and apparatus for testing dynamic random access memory |
| KR100548541B1 (ko) * | 1999-06-30 | 2006-02-02 | 주식회사 하이닉스반도체 | 반도체 소자의 리프레쉬 특성을 측정하기 위한 테스트 장치 및방법 |
| DE10004958A1 (de) * | 2000-02-04 | 2001-08-09 | Infineon Technologies Ag | Verfahren zum Testen der Refresheinrichtung eines Informationsspeichers |
| JP2002133876A (ja) * | 2000-10-23 | 2002-05-10 | Hitachi Ltd | 半導体記憶装置 |
| US6728156B2 (en) * | 2002-03-11 | 2004-04-27 | International Business Machines Corporation | Memory array system |
| US6947348B2 (en) * | 2003-07-15 | 2005-09-20 | International Business Machines Corporation | Gain cell memory having read cycle interlock |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149641A (en) * | 1974-10-26 | 1976-04-30 | Nippon Electric Co | Kiokusochino shikenhoho |
| JPS51139221A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Method of and apparatus for measuring reflesh period of mis dynamic ty pe memory |
| JPS57127992A (en) * | 1981-01-28 | 1982-08-09 | Nec Corp | Test method for memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606669B2 (ja) * | 1994-09-22 | 1997-05-07 | 日本電気株式会社 | 半導体記憶装置 |
-
1997
- 1997-05-19 US US08/858,271 patent/US5903505A/en not_active Expired - Lifetime
-
1998
- 1998-05-19 JP JP10153922A patent/JPH1116394A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149641A (en) * | 1974-10-26 | 1976-04-30 | Nippon Electric Co | Kiokusochino shikenhoho |
| JPS51139221A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Method of and apparatus for measuring reflesh period of mis dynamic ty pe memory |
| JPS57127992A (en) * | 1981-01-28 | 1982-08-09 | Nec Corp | Test method for memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US5903505A (en) | 1999-05-11 |
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