JPH11168099A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11168099A JPH11168099A JP9333990A JP33399097A JPH11168099A JP H11168099 A JPH11168099 A JP H11168099A JP 9333990 A JP9333990 A JP 9333990A JP 33399097 A JP33399097 A JP 33399097A JP H11168099 A JPH11168099 A JP H11168099A
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- gate
- shield
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Abstract
(57)【要約】
【課題】 高周波で用いられるＦＥＴ、ＨＢＴに関し、
ゲート・ドレイン間容量Ｃgdを十分に低減してＦＥＴの
利得の増大を図る。 【解決手段】 出力信号として電流が出入する第１の電
極１０３及び第２の電極１０５と、第１の電極１０３及
び第２の電極１０５の中間位置にあって入力信号により
電流を制御する第３の電極１０４とが一つの又はそれぞ
れ異なる半導体層１０２上に形成された半導体装置にお
いて、第２の電極１０５の上部に、接地電位に接続され
る第１の電極１０５と繋がるシールド電極１０７が形成
されていることを特徴とする。
ゲート・ドレイン間容量Ｃgdを十分に低減してＦＥＴの
利得の増大を図る。 【解決手段】 出力信号として電流が出入する第１の電
極１０３及び第２の電極１０５と、第１の電極１０３及
び第２の電極１０５の中間位置にあって入力信号により
電流を制御する第３の電極１０４とが一つの又はそれぞ
れ異なる半導体層１０２上に形成された半導体装置にお
いて、第２の電極１０５の上部に、接地電位に接続され
る第１の電極１０５と繋がるシールド電極１０７が形成
されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、更に詳しく言えば、高周波で用いられる
ＦＥＴ（Field Effect Transistor:電界効果型トランジ
スタ）、ＨＢＴ（Heterojunction Bipolar Transistor:
ヘテロ接合型バイポーラ・トランジスタ）に関する。
るものであり、更に詳しく言えば、高周波で用いられる
ＦＥＴ（Field Effect Transistor:電界効果型トランジ
スタ）、ＨＢＴ（Heterojunction Bipolar Transistor:
ヘテロ接合型バイポーラ・トランジスタ）に関する。
【０００２】
【従来の技術】近年、移動体通信、衛星通信分野等急速
な発展に伴い、マイクロ波帯からミリ波帯の高周波用デ
バイスが盛んに開発されている。これらのデバイスで
は、特に、高い周波数帯での利得が重要な特性とされて
いる。このような高い周波数帯では、ガリウム砒素（Ｇ
ａＡｓ）を用いた電界効果型トランジスタ（以下、ＦＥ
Ｔと称する）や、ヘテロ接合型バイポーラトランジスタ
（以下、ＨＢＴと称する）等が用いられている。
な発展に伴い、マイクロ波帯からミリ波帯の高周波用デ
バイスが盛んに開発されている。これらのデバイスで
は、特に、高い周波数帯での利得が重要な特性とされて
いる。このような高い周波数帯では、ガリウム砒素（Ｇ
ａＡｓ）を用いた電界効果型トランジスタ（以下、ＦＥ
Ｔと称する）や、ヘテロ接合型バイポーラトランジスタ
（以下、ＨＢＴと称する）等が用いられている。
【０００３】上記のデバイスのうちＦＥＴを例にとり、
その構造について説明する。図４は、従来のＦＥＴを説
明するための構造図である。この図４に示される従来の
ＦＥＴは、基板１上にチャネル層２が形成され、このチ
ャネル層２上にゲート電極４が形成され、その両側にソ
ース電極３及びドレイン電極５が形成されている。ここ
で、ソース電極３及びゲート電極４間の距離は２〜２．
５μｍ、ゲート電極４及びドレイン電極５間の距離は３
μ、ゲート電極４の幅は０．５〜１μｍとされる。
その構造について説明する。図４は、従来のＦＥＴを説
明するための構造図である。この図４に示される従来の
ＦＥＴは、基板１上にチャネル層２が形成され、このチ
ャネル層２上にゲート電極４が形成され、その両側にソ
ース電極３及びドレイン電極５が形成されている。ここ
で、ソース電極３及びゲート電極４間の距離は２〜２．
５μｍ、ゲート電極４及びドレイン電極５間の距離は３
μ、ゲート電極４の幅は０．５〜１μｍとされる。
【０００４】一般に、ゲート・ドレイン間容量Ｃgdは、
チャネル層２内の空乏層に起因するゲート・ドレイン間
容量Ｃgd（int)と、電極の幾何学的配置に起因するゲー
ト・ドレイン間容量Ｃgd(ext) とに分離して考えること
ができる。ゲート・ドレイン間容量Ｃgd(ext) は、図４
に示されるように、ゲート電極４及びドレイン電極５間
の電気力線によって生じる。図４に示す例においては、
上記ゲート・ドレイン間容量Ｃgd(ext) は、概ね単位ゲ
ート幅あたり０．１ｐＦである。
チャネル層２内の空乏層に起因するゲート・ドレイン間
容量Ｃgd（int)と、電極の幾何学的配置に起因するゲー
ト・ドレイン間容量Ｃgd(ext) とに分離して考えること
ができる。ゲート・ドレイン間容量Ｃgd(ext) は、図４
に示されるように、ゲート電極４及びドレイン電極５間
の電気力線によって生じる。図４に示す例においては、
上記ゲート・ドレイン間容量Ｃgd(ext) は、概ね単位ゲ
ート幅あたり０．１ｐＦである。
【０００５】ところで、ある周波数での最大有能電力利
得（Ｇamax）は、近似的に下記の式で表現できる。 Ｇamax＝（ｇm ／２πｆＣgs）2 ・（１／（Ｋ1 Ｃgd＋
Ｋ2 ）） ここで、 ｆ：周波数 Ｃgs：ゲート・ソース間容量 Ｃgd：ゲート・ドレイン間容量 ｇm ：相互コンダクタンス Ｋ1 ，Ｋ2 ：定数 上式から、ＦＥＴの利得を増大させるためには、相互コ
ンダクタンスｇm を増加させるか、ゲート・ソース間容
量Ｃgs、ゲート・ドレイン間容量Ｃgdを低減させる必要
がある。
得（Ｇamax）は、近似的に下記の式で表現できる。 Ｇamax＝（ｇm ／２πｆＣgs）2 ・（１／（Ｋ1 Ｃgd＋
Ｋ2 ）） ここで、 ｆ：周波数 Ｃgs：ゲート・ソース間容量 Ｃgd：ゲート・ドレイン間容量 ｇm ：相互コンダクタンス Ｋ1 ，Ｋ2 ：定数 上式から、ＦＥＴの利得を増大させるためには、相互コ
ンダクタンスｇm を増加させるか、ゲート・ソース間容
量Ｃgs、ゲート・ドレイン間容量Ｃgdを低減させる必要
がある。
【０００６】以下、図５，図６を参照して、最大有能電
力利得（Ｇamax）の向上を図るための対策が採られた従
来のＦＥＴについて説明する。説明の便宜上、以下、上
記ゲート・ドレイン間容量Ｃgdの低減に着目して説明す
る。図５は、上記図４に示す電気力線を遮断することに
より、ゲート・ドレイン間容量Ｃgdの低減を図った例を
示すＦＥＴの構造図である。この図５に示される従来の
ＦＥＴは、基板１１上にチャネル層１２が形成され、こ
のチャネル層１２上にソース電極１３、ゲート電極１４
及びドレイン電極１５が形成されてなる。また、ゲート
電極１４を被覆して絶縁膜１６が形成される。この例で
は、図５に示されるように、ゲート電極１４を覆うよう
にソース電極１３を形成し、配置しているので、ゲート
電極１４及びドレイン電極１５からそれぞれ発生した電
気力線はソース電極１３に終端する。従って、ゲート電
極１４及びドレイン電極１５間は互いに電気的に分離さ
れ、これによって、ゲート・ドレイン間容量Ｃgd（ex
t）が理想的には“０”になる。しかしながら、この図
５に示すような構造の場合には、逆にゲート・ソース間
容量Ｃgsが増加してしまう。
力利得（Ｇamax）の向上を図るための対策が採られた従
来のＦＥＴについて説明する。説明の便宜上、以下、上
記ゲート・ドレイン間容量Ｃgdの低減に着目して説明す
る。図５は、上記図４に示す電気力線を遮断することに
より、ゲート・ドレイン間容量Ｃgdの低減を図った例を
示すＦＥＴの構造図である。この図５に示される従来の
ＦＥＴは、基板１１上にチャネル層１２が形成され、こ
のチャネル層１２上にソース電極１３、ゲート電極１４
及びドレイン電極１５が形成されてなる。また、ゲート
電極１４を被覆して絶縁膜１６が形成される。この例で
は、図５に示されるように、ゲート電極１４を覆うよう
にソース電極１３を形成し、配置しているので、ゲート
電極１４及びドレイン電極１５からそれぞれ発生した電
気力線はソース電極１３に終端する。従って、ゲート電
極１４及びドレイン電極１５間は互いに電気的に分離さ
れ、これによって、ゲート・ドレイン間容量Ｃgd（ex
t）が理想的には“０”になる。しかしながら、この図
５に示すような構造の場合には、逆にゲート・ソース間
容量Ｃgsが増加してしまう。
【０００７】そこで、図６に示すような構造のＦＥＴが
提案された。この図６は、上記図５に示すＦＥＴの欠点
を補うべく提案された例で、ゲート・ソース間容量Ｃds
を増加させることなく、ゲート・ドレイン間容量Ｃgdの
低減を図った例を示すＦＥＴの構造図である。この図６
に示される従来のＦＥＴは、基板２１上にチャネル層２
２が形成され、このチャネル層２２上にソース電極２
３、ゲート電極２４及びドレイン電極２５がそれぞれ形
成され、更にこれらを覆うように絶縁膜２６が形成さ
れ、この絶縁膜２６上、且つ、ゲート電極２４とドレイ
ン電極２５の中間位置にソース電極２７が形成されてな
る。この図６に示されるように、この例では、ゲート電
極２４及びドレイン電極２５からそれぞれ発生した電気
力線はゲート電極２４とドレイン電極２５の中間位置に
配置されたソース電極２７に終端する。従って、ゲート
電極２４とソース電極２３との間の容量である、ゲート
・ソース間容量Ｃgsを増加させることなく、ゲート・ド
レイン間容量Ｃgdを低減することができる。
提案された。この図６は、上記図５に示すＦＥＴの欠点
を補うべく提案された例で、ゲート・ソース間容量Ｃds
を増加させることなく、ゲート・ドレイン間容量Ｃgdの
低減を図った例を示すＦＥＴの構造図である。この図６
に示される従来のＦＥＴは、基板２１上にチャネル層２
２が形成され、このチャネル層２２上にソース電極２
３、ゲート電極２４及びドレイン電極２５がそれぞれ形
成され、更にこれらを覆うように絶縁膜２６が形成さ
れ、この絶縁膜２６上、且つ、ゲート電極２４とドレイ
ン電極２５の中間位置にソース電極２７が形成されてな
る。この図６に示されるように、この例では、ゲート電
極２４及びドレイン電極２５からそれぞれ発生した電気
力線はゲート電極２４とドレイン電極２５の中間位置に
配置されたソース電極２７に終端する。従って、ゲート
電極２４とソース電極２３との間の容量である、ゲート
・ソース間容量Ｃgsを増加させることなく、ゲート・ド
レイン間容量Ｃgdを低減することができる。
【０００８】
【発明が解決しようとする課題】ところで、図６に示し
た構造のＦＥＴをもってしても電界の遮断効果は完全で
はない。即ち、図６のゲート電極２４及びドレイン電極
２５間に破線で示されているように、これら間では電気
力線が発生しているので、ゲート・ドレイン間容量Ｃgd
の低減が不十分となっている。従って、ＦＥＴの利得の
増大を十分に得ることができない。
た構造のＦＥＴをもってしても電界の遮断効果は完全で
はない。即ち、図６のゲート電極２４及びドレイン電極
２５間に破線で示されているように、これら間では電気
力線が発生しているので、ゲート・ドレイン間容量Ｃgd
の低減が不十分となっている。従って、ＦＥＴの利得の
増大を十分に得ることができない。
【０００９】本発明は以上の問題点に鑑み、ゲート・ド
レイン間容量Ｃgdを十分に低減してＦＥＴの利得の増大
を図ることを目的とする。
レイン間容量Ｃgdを十分に低減してＦＥＴの利得の増大
を図ることを目的とする。
【００１０】
【課題を解決するための手段】上記した課題は、第１の
発明である、出力信号として電流が出入する第１の電極
及び第２の電極と、前記第１の電極及び前記第２の電極
の中間位置にあって入力信号により前記電流を制御する
第３の電極とが一つの又はそれぞれ異なる半導体層上に
形成された半導体装置であって、前記第２の電極の上部
に、接地電位に接続される前記第１の電極と繋がるシー
ルド電極が形成されていることを特徴とする半導体装置
によって解決され、第２の発明である、前記シールド電
極及び前記第２の電極間に絶縁膜が形成されていること
を特徴とする第１の発明に記載の半導体装置によって解
決され、第３の発明である、前記シールド電極と前記第
２の電極とがほぼ同じ幅であることを特徴とする第１又
は第２の発明に記載の半導体装置によって解決され、第
４の発明である、前記第１の電極はソース電極であり、
前記第２の電極はドレイン電極であり、前記第３の電極
はゲート電極であることを特徴とする第１乃至第３の発
明のいずれかに記載の半導体装置によって解決され、第
５の発明である、前記第１の電極はエミッタ電極であ
り、前記第２の電極はコレクタ電極であり、前記第３の
電極はベース電極であることを特徴とする第１乃至第３
の発明のいずれかに記載の半導体装置によって解決され
る。
発明である、出力信号として電流が出入する第１の電極
及び第２の電極と、前記第１の電極及び前記第２の電極
の中間位置にあって入力信号により前記電流を制御する
第３の電極とが一つの又はそれぞれ異なる半導体層上に
形成された半導体装置であって、前記第２の電極の上部
に、接地電位に接続される前記第１の電極と繋がるシー
ルド電極が形成されていることを特徴とする半導体装置
によって解決され、第２の発明である、前記シールド電
極及び前記第２の電極間に絶縁膜が形成されていること
を特徴とする第１の発明に記載の半導体装置によって解
決され、第３の発明である、前記シールド電極と前記第
２の電極とがほぼ同じ幅であることを特徴とする第１又
は第２の発明に記載の半導体装置によって解決され、第
４の発明である、前記第１の電極はソース電極であり、
前記第２の電極はドレイン電極であり、前記第３の電極
はゲート電極であることを特徴とする第１乃至第３の発
明のいずれかに記載の半導体装置によって解決され、第
５の発明である、前記第１の電極はエミッタ電極であ
り、前記第２の電極はコレクタ電極であり、前記第３の
電極はベース電極であることを特徴とする第１乃至第３
の発明のいずれかに記載の半導体装置によって解決され
る。
【００１１】本発明の半導体装置によれば、出力信号と
して電流が出入する第１の電極及び第２の電極と、第１
の電極及び第２の電極の中間位置にあって入力信号によ
り電流を制御する第３の電極とを有する半導体装置であ
って、第２の電極の上部に接地電位に接続される第１の
電極と繋がるシールド電極が形成されている。即ち、第
２の電極の上部に接地電位に接続される第１の電極と繋
がるシールド電極が形成されているので、第２の電極と
第３の電極に電位差が発生した場合、第２の電極から第
３の電極に至る、又は逆に第３の電極から第２の電極に
至る電気力線はシールド電極によって遮蔽される。
して電流が出入する第１の電極及び第２の電極と、第１
の電極及び第２の電極の中間位置にあって入力信号によ
り電流を制御する第３の電極とを有する半導体装置であ
って、第２の電極の上部に接地電位に接続される第１の
電極と繋がるシールド電極が形成されている。即ち、第
２の電極の上部に接地電位に接続される第１の電極と繋
がるシールド電極が形成されているので、第２の電極と
第３の電極に電位差が発生した場合、第２の電極から第
３の電極に至る、又は逆に第３の電極から第２の電極に
至る電気力線はシールド電極によって遮蔽される。
【００１２】これにより、第２の電極と第３の電極間、
即ち入出力間の容量を大幅に低減することができる。例
えば、第２の電極をドレイン電極とし、第３の電極をゲ
ート電極とした場合、Ｃgdを低減することができる。こ
のため、最大有能電力利得を向上させることができる。
また、入力と出力のアイソレーション特性を改善するこ
とができるので、素子の安定度が増し、また、回路設計
の自由度が増す。
即ち入出力間の容量を大幅に低減することができる。例
えば、第２の電極をドレイン電極とし、第３の電極をゲ
ート電極とした場合、Ｃgdを低減することができる。こ
のため、最大有能電力利得を向上させることができる。
また、入力と出力のアイソレーション特性を改善するこ
とができるので、素子の安定度が増し、また、回路設計
の自由度が増す。
【００１３】また、第１の電極と第２の電極とをほぼ同
じ幅にすることで、シールドの効果を一層高めることが
できる。
じ幅にすることで、シールドの効果を一層高めることが
できる。
【００１４】
【発明の実施の形態】次に、図を参照しながら本発明の
実施例について説明する。 （第１の実施の形態）図１は本発明の第１の実施例に係
る半導体装置を説明するための構造断面図、図２はその
平面図である。
実施例について説明する。 （第１の実施の形態）図１は本発明の第１の実施例に係
る半導体装置を説明するための構造断面図、図２はその
平面図である。
【００１５】図１及び図２に示されるＦＥＴは、基板１
０１上にチャネル層１０２が形成され、このチャネル層
１０２上にゲート電極（第３の電極）１０４を挟んでソ
ース電極（第１の電極）１０３及びドレイン電極（第２
の電極）１０５が形成されている。そして、これらを覆
うように絶縁膜１０６が形成され、この絶縁膜１０６
上、且つ、ドレイン電極１０５の真上の位置にドレイン
電極１０５とほぼ同じ幅のシールド電極１０７が形成さ
れてなる。
０１上にチャネル層１０２が形成され、このチャネル層
１０２上にゲート電極（第３の電極）１０４を挟んでソ
ース電極（第１の電極）１０３及びドレイン電極（第２
の電極）１０５が形成されている。そして、これらを覆
うように絶縁膜１０６が形成され、この絶縁膜１０６
上、且つ、ドレイン電極１０５の真上の位置にドレイン
電極１０５とほぼ同じ幅のシールド電極１０７が形成さ
れてなる。
【００１６】ここで、シールド電極１０７はソース電極
１０３と接続され、ソース電極１０３及びシールド電極
１０７は、ともに接地電位に接続されている。ゲート電
極１０４は信号入力部に接続され、ドレイン電極１０５
は信号出力部に接続されている。また、上記ドレイン電
極１０５は、ＡｕＧｅ／ＮｉＡｕもしくはＡｕＧｅ／Ａ
ｕ（＜１μ）を材料とし、上記シールド電極１０７は、
Ｔｉ／ＡｕもしくはＴｉＷ／Ａｕ（＜１μ）を材料とす
ることが好ましい。また、上記ドレイン電極１０５及び
シールド電極１０７の幅はそれぞれ例えば１０μｍで互
いに同じ構造とすることが好ましい。
１０３と接続され、ソース電極１０３及びシールド電極
１０７は、ともに接地電位に接続されている。ゲート電
極１０４は信号入力部に接続され、ドレイン電極１０５
は信号出力部に接続されている。また、上記ドレイン電
極１０５は、ＡｕＧｅ／ＮｉＡｕもしくはＡｕＧｅ／Ａ
ｕ（＜１μ）を材料とし、上記シールド電極１０７は、
Ｔｉ／ＡｕもしくはＴｉＷ／Ａｕ（＜１μ）を材料とす
ることが好ましい。また、上記ドレイン電極１０５及び
シールド電極１０７の幅はそれぞれ例えば１０μｍで互
いに同じ構造とすることが好ましい。
【００１７】この例においては、図１に示されるよう
に、同じ幅のドレイン電極１０５とシールド電極１０７
とが上下、且つ、ゲート電極１０４とシールド電極１０
７間が例えば図６に示した従来のＦＥＴの場合と比較し
て離れるよう配置されているので、ゲート電極１０４で
発生した電気力線はシールド電極１０７とドレイン電極
１０５にわずかに終端するのみである。
に、同じ幅のドレイン電極１０５とシールド電極１０７
とが上下、且つ、ゲート電極１０４とシールド電極１０
７間が例えば図６に示した従来のＦＥＴの場合と比較し
て離れるよう配置されているので、ゲート電極１０４で
発生した電気力線はシールド電極１０７とドレイン電極
１０５にわずかに終端するのみである。
【００１８】つまり、図６に示した従来のＦＥＴのよう
に、ゲート電極２４で発生し、ソース電極２７を超えて
ドレイン電極２５に到達する電気力線がない。本実施例
の図１に示すＦＥＴの例で言えば、ゲート電極１０４で
発生し、シールド電極１０７を超えてドレイン電極１０
５に到達する電気力線がない。そして、ドレイン電極１
０５で発生した電気力線は、殆ど真上に配置されている
シールド電極１０７に終端する。
に、ゲート電極２４で発生し、ソース電極２７を超えて
ドレイン電極２５に到達する電気力線がない。本実施例
の図１に示すＦＥＴの例で言えば、ゲート電極１０４で
発生し、シールド電極１０７を超えてドレイン電極１０
５に到達する電気力線がない。そして、ドレイン電極１
０５で発生した電気力線は、殆ど真上に配置されている
シールド電極１０７に終端する。
【００１９】従って、ゲート・ソース間容量Ｃgsを殆ど
無視できる程低減でき、且つ、ゲート・ドレイン間容量
Ｃgdを大幅に低減することができる。Ｃgdの低減によっ
て、最大有能電力利得を向上させることが出来る。さら
に、入力と出力のアイソレーションを改善することがで
きるので、素子の安定度が増し、また、回路設計の自由
度が増す。
無視できる程低減でき、且つ、ゲート・ドレイン間容量
Ｃgdを大幅に低減することができる。Ｃgdの低減によっ
て、最大有能電力利得を向上させることが出来る。さら
に、入力と出力のアイソレーションを改善することがで
きるので、素子の安定度が増し、また、回路設計の自由
度が増す。
【００２０】（第２の実施の形態）図３は、本発明の第
２の実施例に係るＨＢＴの構造図である。この図３に示
されるＨＢＴは、ｎ+ −ＧａＡｓからなる基板２０１上
にｉ−ＧａＡｓ若しくはｎ−ＧａＡｓからなるコレクタ
層２０２と、ｐ−ＧａＡｓからなるベース層２１３と、
ｎ+ −ＡｌＧａＡｓ又はＩｎＧａＡｓからなるエミッタ
層２１４とが順に積層されてなる。
２の実施例に係るＨＢＴの構造図である。この図３に示
されるＨＢＴは、ｎ+ −ＧａＡｓからなる基板２０１上
にｉ−ＧａＡｓ若しくはｎ−ＧａＡｓからなるコレクタ
層２０２と、ｐ−ＧａＡｓからなるベース層２１３と、
ｎ+ −ＡｌＧａＡｓ又はＩｎＧａＡｓからなるエミッタ
層２１４とが順に積層されてなる。
【００２１】このエミッタ層２１４上にエミッタ電極
（第１の電極）２１２が形成され、ベース層２１３上に
ベース電極（第３の電極）２０７及び２０８がそれぞれ
形成され、コレクタ層２０２上にコレクタ電極（第２の
電極）２０５及び２０６が形成されている。また、コレ
クタ層２０２内に拡散層２０３及び２０４が形成され、
拡散層２０３及び２０４とコレクタ電極２０５及び２０
６が接続している。
（第１の電極）２１２が形成され、ベース層２１３上に
ベース電極（第３の電極）２０７及び２０８がそれぞれ
形成され、コレクタ層２０２上にコレクタ電極（第２の
電極）２０５及び２０６が形成されている。また、コレ
クタ層２０２内に拡散層２０３及び２０４が形成され、
拡散層２０３及び２０４とコレクタ電極２０５及び２０
６が接続している。
【００２２】そして、これらを覆うように絶縁膜２１１
が形成されている。この絶縁前２１１上、コレクタ電極
２０５及び２０６の殆ど真上にコレクタ電極２０５及び
２０６とほぼ同じ幅のシールド電極２０９及び２１０が
それぞれ形成されている。ここで、上記シールド電極２
０９、２１０及びエミッタ電極２１２はともに接地電位
に接続され、上記ベース電極２０７及び２０８は、信号
入力部に接続され、上記コレクタ電極２０５及び２０６
は、信号出力部に接続される。
が形成されている。この絶縁前２１１上、コレクタ電極
２０５及び２０６の殆ど真上にコレクタ電極２０５及び
２０６とほぼ同じ幅のシールド電極２０９及び２１０が
それぞれ形成されている。ここで、上記シールド電極２
０９、２１０及びエミッタ電極２１２はともに接地電位
に接続され、上記ベース電極２０７及び２０８は、信号
入力部に接続され、上記コレクタ電極２０５及び２０６
は、信号出力部に接続される。
【００２３】この例においては、図３に示されるよう
に、同じ幅のシールド電極２０９とコレクタ電極２０
５、並びにシールド電極２１０とコレクタ電極２０６と
がそれぞれ上下に配置されているので、ベース電極２０
７及び２０８でそれぞれ発生した僅かな量の電気力線は
シールド電極２０９及び２１０に終端するのみである。
つまり、本実施例の図３に示すＨＢＴの例で言えば、ベ
ース電極２０７及び２０８で発生し、シールド電極２０
９及び２１０を超えてコレクタ電極２０５及び２０６に
到達する電気力線がない。そして、コレクタ電極２０５
及び２０６で発生した電気力線は、殆ど真上に配置され
ているシールド電極２０９及び２１０に終端する。
に、同じ幅のシールド電極２０９とコレクタ電極２０
５、並びにシールド電極２１０とコレクタ電極２０６と
がそれぞれ上下に配置されているので、ベース電極２０
７及び２０８でそれぞれ発生した僅かな量の電気力線は
シールド電極２０９及び２１０に終端するのみである。
つまり、本実施例の図３に示すＨＢＴの例で言えば、ベ
ース電極２０７及び２０８で発生し、シールド電極２０
９及び２１０を超えてコレクタ電極２０５及び２０６に
到達する電気力線がない。そして、コレクタ電極２０５
及び２０６で発生した電気力線は、殆ど真上に配置され
ているシールド電極２０９及び２１０に終端する。
【００２４】従って、ベース・エミッタ間容量Ｃbeを殆
ど無視できる程低減でき、且つ、ベース・コレクタ間容
量Ｃbcを大幅に低減することができる。このため、最大
有能電力利得を向上させることが出来る。更に、Ｃbcの
低減によって、入力と出力のアイソレーションを改善す
ることができるので、素子の安定度が増し、また、回路
設計の自由度が増す。
ど無視できる程低減でき、且つ、ベース・コレクタ間容
量Ｃbcを大幅に低減することができる。このため、最大
有能電力利得を向上させることが出来る。更に、Ｃbcの
低減によって、入力と出力のアイソレーションを改善す
ることができるので、素子の安定度が増し、また、回路
設計の自由度が増す。
【００２５】なお、上記実施の形態では、接合型ＦＥＴ
やバイポーラトランジスタに本発明を適用しているが、
絶縁ゲート型ＦＥＴにも適用することができる。
やバイポーラトランジスタに本発明を適用しているが、
絶縁ゲート型ＦＥＴにも適用することができる。
【００２６】
【発明の効果】本発明の半導体装置によれば、出力信号
として電流が出入する第１の電極及び第２の電極と、第
１の電極及び第２の電極の中間位置にあって入力信号に
より電流を制御する第３の電極とを有する半導体装置で
あって、第２の電極の上部に接地電位に接続される第１
の電極と繋がるシールド電極が形成されている。
として電流が出入する第１の電極及び第２の電極と、第
１の電極及び第２の電極の中間位置にあって入力信号に
より電流を制御する第３の電極とを有する半導体装置で
あって、第２の電極の上部に接地電位に接続される第１
の電極と繋がるシールド電極が形成されている。
【００２７】これにより、第２の電極と第３の電極間、
即ち入出力間の容量を大幅に低減することができる。こ
のため、最大有能電力利得を向上させることができ、ま
た、入出力間のアイソレーション特性を改善することが
できるので、素子の安定度が増し、さらに、回路設計の
自由度が増す。また、前記第１の電極と第２の電極とは
ほぼ同じ幅にすることで、シールドの効果を一層高める
ことができる。
即ち入出力間の容量を大幅に低減することができる。こ
のため、最大有能電力利得を向上させることができ、ま
た、入出力間のアイソレーション特性を改善することが
できるので、素子の安定度が増し、さらに、回路設計の
自由度が増す。また、前記第１の電極と第２の電極とは
ほぼ同じ幅にすることで、シールドの効果を一層高める
ことができる。
【図１】図１は本発明の第１の実施例に係るＦＥＴの構
造断面図である。
造断面図である。
【図２】図２は本発明の第１の実施例に係るＦＥＴの平
面図である。
面図である。
【図３】図３は本発明の第１の実施例に係るＨＢＴの構
造断面図である。
造断面図である。
【図４】図４は従来例に係るＦＥＴの構造断面図であ
る。
る。
【図５】図５は従来例に係るＦＥＴの構造断面図であ
る。
る。
【図６】図６は従来例に係るＦＥＴの構造断面図であ
る。
る。
１０１，２０１ 基板、 １０２ チャネル層、 １０３、１０７ ソース電極、 １０４ ゲート電極、 １０５ ドレイン電極、 １０６ 絶縁膜、 ２０２ コレクタ層、 ２０３，２０４ 拡散層、 ２０５，２０６ コレクタ電極、 ２０７，２０８ ベース電極、 ２０９，２１０ シールド電極、 ２１１ 絶縁膜、 ２１２ エミッタ電極、 ２１３ ベース層、 ２１４ エミッタ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/812
Claims (5)
- 【請求項１】 出力信号として電流が出入する第１の電
極及び第２の電極と、前記第１の電極及び前記第２の電
極の中間位置にあって入力信号により前記電流を制御す
る第３の電極とが一つの又はそれぞれ異なる半導体層上
に形成された半導体装置において、 前記第２の電極の上部に、接地電位に接続される前記第
１の電極と繋がるシールド電極が形成されていることを
特徴とする半導体装置。 - 【請求項２】 前記シールド電極及び前記第２の電極間
に絶縁膜が形成されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記シールド電極と前記第２の電極とが
ほぼ同じ幅であることを特徴とする請求項１又は請求項
２に記載の半導体装置。 - 【請求項４】 前記第１の電極はソース電極であり、前
記第２の電極はドレイン電極であり、前記第３の電極は
ゲート電極であることを特徴とする請求項１乃至請求項
３のいずれかに記載の半導体装置。 - 【請求項５】 前記第１の電極はエミッタ電極であり、
前記第２の電極はコレクタ電極であり、前記第３の電極
はベース電極であることを特徴とする請求項１乃至請求
項３のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33399097A JP4219433B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33399097A JP4219433B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168099A true JPH11168099A (ja) | 1999-06-22 |
| JP4219433B2 JP4219433B2 (ja) | 2009-02-04 |
Family
ID=18272269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33399097A Expired - Fee Related JP4219433B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
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| JP (1) | JP4219433B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998679B2 (en) | 2002-03-29 | 2006-02-14 | Fujitsu Quantum Devices Limited | Semiconductor device and method of fabricating the same |
| JP2006286952A (ja) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | 半導体装置およびその製造方法 |
| JP2007537593A (ja) * | 2004-05-11 | 2007-12-20 | クリー インコーポレイテッド | ソース接続フィールドプレートを備えるワイドバンドギャップｈｅｍｔ |
| JP2009123932A (ja) * | 2007-11-15 | 2009-06-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2013183061A (ja) * | 2012-03-02 | 2013-09-12 | Toshiba Corp | 半導体装置 |
| JP2013183062A (ja) * | 2012-03-02 | 2013-09-12 | Toshiba Corp | 半導体装置 |
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| JP2013182992A (ja) * | 2012-03-01 | 2013-09-12 | Toshiba Corp | 半導体装置 |
| JP2014165280A (ja) * | 2013-02-22 | 2014-09-08 | Toshiba Corp | 半導体装置 |
| JP2015046445A (ja) * | 2013-08-27 | 2015-03-12 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
-
1997
- 1997-12-04 JP JP33399097A patent/JP4219433B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998679B2 (en) | 2002-03-29 | 2006-02-14 | Fujitsu Quantum Devices Limited | Semiconductor device and method of fabricating the same |
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| US8779470B2 (en) | 2012-03-02 | 2014-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP2634811A3 (en) * | 2012-03-02 | 2014-08-06 | Kabushiki Kaisha Toshiba | Field effect transistor |
| EP2634808A3 (en) * | 2012-03-02 | 2014-08-06 | Kabushiki Kaisha Toshiba | Field effect transistor |
| US8816393B2 (en) | 2012-03-02 | 2014-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8890263B2 (en) | 2012-03-02 | 2014-11-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2014165280A (ja) * | 2013-02-22 | 2014-09-08 | Toshiba Corp | 半導体装置 |
| JP2015046445A (ja) * | 2013-08-27 | 2015-03-12 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
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| JP4219433B2 (ja) | 2009-02-04 |
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