JPH1117016A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 冗長救済に用いられるヒューズの面積を小さ
くし、かつ冗長効率を大幅に向上する。 【解決手段】 ＤＲＡＭの不良ビットを冗長ビットに置
き換えて救済する冗長回路に、半導体素子などを保護す
るパッシベーション膜に窓を開け、該パッシベーション
膜の形成後に救済を行う開口ヒューズと、最上配線層に
形成し、パッシベーション膜の形成前に救済を行う非開
口ヒューズの２種類を設ける。そして、プローブテスト
を行い、メモリの不良ビットを検出し、非開口ヒューズ
を用いて不良ビットの救済を行う。その後、最上層に形
成される保護膜であるパッシベーション膜を形成し、再
びプローブ検査を行い、パッシベーション膜の形成時の
熱処理などによって劣化した不良ビットを検出し、開口
ヒューズの切断を行い、不良ビットの救済を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、冗長回路の救済歩
留まりの向上に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭ（Dynamic Random Access Memory) などのメモリ
では、メモリ素子において製造工程で作られる欠陥を救
済する冗長回路が設けられている。

【０００３】この冗長回路は、メモリ配列中に欠陥の行
または列あるいはメモリセルが存在した場合、スペアの
行や列を何本か用意しておき、欠陥部分に相当するアド
レス信号が入ったとき、代わりにスペアの行や列を選択
し、欠陥を含みながらも良品として使用することができ
るものである。

【０００４】そして、冗長回路は、たとえば、レーザな
どによってヒューズを切断し、半導体チップによってラ
ンダムに発生する欠陥個所に対応するアドレスをスペア
部分に割つけることにより選択を行っている。

【０００５】また、この冗長回路の選択に用いられるヒ
ューズは、最上配線層に形成を行うことによってヒュー
ズ面積を小さくし、半導体素子などを外部雰囲気や機械
的な衝撃などから保護するパッシベーション膜の形成前
に救済を行う、いわゆる、非開口ヒューズと、前述した
パッシベーション膜に窓を開け、該パッシベーション膜
の形成後に救済を行う、いわゆる、非開口ヒューズのい
ずれかが用いられている。

【０００６】なお、この種の半導体装置について詳しく
述べてある例としては、昭和６２年２月１０日、株式会
社培風館発行、香山晋（編）、「超高速ディジタル・デ
バイス・シリーズ 超高速ＭＯＳデバイス」Ｐ３２９〜
Ｐ３３１があり、この文献には、ＭＯＳメモリの冗長回
路技術について記載されている。

【０００７】

【発明が解決しようとする課題】ところが、上記のよう
な冗長回路技術に用いられるヒューズでは、次のような
問題点があることが本発明者により見い出された。

【０００８】すなわち、非開口ヒューズでは、パッシベ
ーション膜の形成工程における熱処理の影響などにより
不良ビットが出現した場合、その後に行われるプローブ
検査において不良ビットを検出してもその不良ビットを
救済できないという問題がある。

【０００９】また、開口ヒューズにおいては、パッシベ
ーション膜に窓が開けられているので、アクティブ領域
へ可動イオン汚染物や水分などが入り込むのを防止する
ために配線層およびそのコンタクト層によってヒューズ
を隔離するガードリングが形成されており、レイアウト
面積が大きくなってしまい、救済効率が低下してしまう
という問題がある。

【００１０】本発明の目的は、冗長救済に用いられるヒ
ューズの面積を小さくし、かつ冗長効率を大幅に向上す
ることのできる半導体集積回路装置およびその製造方法
を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１３】すなわち、本発明の半導体集積回路装置
は、切断することにより不良ビットを冗長ビットに置換
するヒューズが、最終パッシベーション膜の形成後に切
断が行われる第１のヒューズと、最終パッシベーション
膜の形成前に切断が行われる第２のヒューズとよりなる
ものである。

【００１４】また、本発明の半導体集積回路装置は、前
記第１のヒューズが、当該第１のヒューズが位置する最
終パッシベーション膜の一部に開口が形成された開口ヒ
ューズよりなり、前記第２のヒューズが、最終パッシベ
ーション膜で被膜された非開口ヒューズよりなりもので
ある。

【００１５】それらにより、最終パッシベーション膜の
形成前の救済に用いられる開口ヒューズと、最終パッシ
ベーション膜の形成前の救済に用いられる非開口ヒュー
ズを半導体集積回路装置に設けることにより、それらヒ
ューズのレイアウト面積を増加させることなく、救済効
率を向上することができる。

【００１６】さらに、本発明の半導体集積回路装置の製
造方法は、最終パッシベーション膜の形成前にメモリセ
ルの電気的特性を検査するメモリセル試験を行う第１の
試験工程と、その第１の試験工程により検出された不良
ビットを開口ヒューズを切断することにより冗長ビット
に置換し、ビット救済を行う第１のビット救済工程と、
該第１のビット救済工程の後に最終パッシベーション膜
を形成する工程と、最終パッシベーション膜が形成され
た後にメモリセルの電気的特性を検査するメモリセル試
験を行う第２の試験工程と、その第２の試験工程によっ
て検出された不良ビットを非開口ヒューズを切断するこ
とによって冗長ビットに置換し、ビット救済を行う第２
のビット救済工程とを有するものである。

【００１７】また、本発明の半導体集積回路装置の製造
方法は、前記開口ヒューズおよび前記非開口ヒューズの
切断をレーザビームまたは収束イオンビームを照射する
ことにより行うものである。

【００１８】それらにより、最終パッシベーション膜の
形成前および形成後の両方において不良ビットの救済を
行うことができるので、冗長回路による救済効率を向上
することができる。

【００１９】以上のことにより、製品となる半導体集積
回路装置の歩留まりを大幅に向上することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリの半導体チップにおけるレイアウトの説明図、図
３は、本発明の一実施の形態によるメモリに設けられた
開口ヒューズの説明図、図４は、図３のＡ−Ａ’線断面
の説明図、図５は、本発明の一実施の形態によるメモリ
に設けられた非開口ヒューズの説明図、図６は、図５の
Ａ−Ａ’線断面の説明図、図７は、本発明の一実施の形
態による不良ビットの救済工程のフローチャートであ
る。

【００２２】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１は、記憶の最小単位であ
るメモリセルが規則正しくアレイ状に並べられてメモリ
マット２が設けられている。

【００２３】また、メモリ１には、メモリマット２の
内、ロー（行）方向のワード線を選択するローデコーダ
３ならびに該ローデコーダ３の出力を受けてワード線に
選択パルス電圧を与えるロードライバ４が設けられてい
る。

【００２４】さらに、メモリ１は、メモリマット２の
内、カラム（列）方向のビット線を選択するカラムデコ
ーダ５および該カラムデコーダ５の出力を受けてビット
線に選択パルス電圧を与えるカラムドライバ６が設けら
れている。また、メモリ１には、メモリマット２のセル
読み出し信号を増幅するセンスアンプ７が設けられてい
る。

【００２５】次に、メモリ１は、ロー方向のアドレス信
号が入力され、それぞれの内部アドレス信号を発生させ
てローデコーダ３に出力するローアドレスバッファ８が
設けられている。

【００２６】また、メモリ１には、カラム方向のアドレ
ス信号が入力され、それぞれの内部アドレス信号を発生
させてカラムデコーダ５に出力するカラムアドレスバッ
ファ９が設けられている。

【００２７】さらに、メモリ１は、入力データを所定の
タイミングにより取り込むデータ入力バッファ１０およ
び出力データを所定のタイミングによって出力するデー
タ出力バッファ１１が設けられている。

【００２８】また、メモリ１には、データ入力バッファ
１０、データ出力バッファ１１により入出力されるデー
タの制御を行う入出力制御回路１２が設けられており、
この入出力制御回路１２を介してセンスアンプ７とデー
タ入力バッファ１０、データ出力バッファ１１のデータ
のやり取りが行われるようになっている。

【００２９】さらに、メモリ１は、メモリセルまたはメ
モリラインをスペアの行や列すなわち、冗長ワード線な
らびに冗長ビット線を任意のヒューズを切断することに
より選択し、冗長ビットに置き換えて救済する冗長回路
１３が設けられている。また、メモリ１における冗長回
路１３のヒューズは、後述する開口ヒューズと非開口ヒ
ューズの２種類が設けられている。

【００３０】そして、これらローデコーダ３、ロードラ
イバ４、カラムデコーダ５、カラムドライバ６、センス
アンプ７、ローアドレスバッファ８、カラムアドレスバ
ッファ９、データ入力バッファ１０、データ出力バッフ
ァ１１、入出力制御回路１２および冗長回路１３によ
り、周辺回路ＳＣが構成されている。

【００３１】次に、メモリ１の半導体チップＣＨにおけ
るレイアウトについて説明する。

【００３２】まず、単結晶シリコンなどの半導体ウエハ
上に半導体素子が形成された半導体チップＣＨは、図２
に示すように、半導体チップＣＨの周辺部にメモリマッ
ト２が分割して設けられている。

【００３３】また、そのメモリアレイ２の中央部におけ
る縦方向の位置には、周辺回路ＳＣ（点線で示した部
分）が形成されている。そして、この周辺回路ＳＣが形
成されているエリアの中央部近傍に冗長回路１３（ハッ
チング部分）が形成されている。なお、図２におけるハ
ッチングは、冗長回路１３が形成されたエリアを示すも
のであり、断面を示すものではない。

【００３４】さらに、冗長回路１３が形成されているエ
リアには、可動イオン汚染物や耐湿性など信頼度の点か
ら該冗長回路１３のエリアにレイアウトされる制約を受
ける開口ヒューズが設けられている。一方、非開口ヒュ
ーズは、半導体チップＣＨの最上層に形成されるパッシ
ベーション膜により保護されるので、レイアウト上の制
約はなく、たとえば、メモリマット２内などに配置され
ることが可能となる。

【００３５】次に、メモリ１に形成された開口ヒューズ
（第１のヒューズ）ＫＦについて、図３、図４を用いて
説明する。

【００３６】なお、図４においては、最上層のパッシベ
ーション膜以外の絶縁膜を図示していない。

【００３７】まず、開口ヒューズＫＦは、ビット救済時
に切断されるヒューズ素子Ｆ１が、第２層のアルミニウ
ム配線などの配線Ｍ２により形成されており、タングス
テンからなるスルーホールＴＨ１を介して同じく第３層
のアルミニウム配線層である配線Ｍ３と電気的に接続さ
れている。

【００３８】また、開口ヒューズＫＦは、ヒューズ素子
Ｆ１を囲うようにして配線Ｍ３、配線Ｍ２、その配線Ｍ
３と配線Ｍ２を電気的に接続する、たとえば、タングス
テンからなるスルーホールＴＨ２ならびに配線Ｍ２、第
１層のタングステン配線からなる配線Ｍ１、その配線Ｍ
２と配線Ｍ１を電気的に接続する、同じくタングステン
のスルーホールＴＨ３とからなるガードリングＧＲによ
り構成されている。

【００３９】また、このガードリングＧＲは、コンタク
トホールＣを介して、半導体基板上に形成されたグラン
ド電位である半導体領域ＳＲと電気的に接続されてい
る。

【００４０】そして、配線Ｍ３が形成された最上配線層
の上方には、最上層のパッシベーション膜（最終パッシ
ベーション膜）ＰＣが形成されているが、ヒューズ素子
Ｆ１が位置する領域には、窓、すなわち、パッシベーシ
ョン膜ＰＣが形成されていないヒューズ開口部（図４、
点線により示した領域）が設けられている。

【００４１】よって、パッシベーション膜ＰＣを形成し
た最終的なプローブ検査を行った後でも、ヒューズの切
断が可能となり、不良ビットの救済を行うことができ
る。

【００４２】また、このヒューズ開口部においては、ヒ
ューズ素子Ｆ１の上部の絶縁膜が他の部分よりも薄く形
成されており、レーザによるヒューズ素子Ｆ１の切断を
容易に行えるようになっている。

【００４３】次に、同じくメモリ１に形成された非開口
ヒューズ（第２のヒューズ）ＮＦについて、図５、図６
を用いて説明する。

【００４４】なお、図６においても、最上層のパッシベ
ーション膜以外の絶縁膜を図示していない。

【００４５】非開口ヒューズＮＦは、ビット救済時に切
断されるヒューズ素子Ｆ２が、最上配線層である第３層
のアルミニウム配線からなる配線Ｍ３により形成されて
いる。

【００４６】また、ヒューズ素子Ｆ２において、図６の
点線により示した領域は、前述したヒューズ素子Ｆ１と
同様に、ヒューズ素子Ｆ２の上部の絶縁膜が他の部分よ
りも薄く形成されており、レーザによるヒューズ素子Ｆ
２の切断を容易に行えるようになっている。

【００４７】さらに、ヒューズ素子Ｆ２の上方には、図
６に示すように、最上層のパッシベーション膜ＰＣが形
成されるので、パッシベーション膜ＰＣの形成後にはヒ
ューズ素子Ｆ２の切断は行えないことになるが、前述し
たガードリングＧＲが不要となり、かつヒューズ素子Ｆ
２の配置間隔がレーザ照射のスポット径だけでよいの
で、非開口ヒューズＮＦを用いることによりレイアウト
面積を大幅に少なくすることができる。

【００４８】次に、メモリ１におけるビット救済の工程
を図７のフローチャートを用いて説明する。

【００４９】まず、半導体ウエハ上に半導体素子や配線
層が形成され、最上配線層の上部に配線層を保護する絶
縁膜が形成されると（ステップＳ１０１）、各々の半導
体チップにおける電子回路やメモリセルなどの電気的特
性の検査を行うプローブテストを行う（ステップＳ１０
２）。そして、このプローブ検査により、メモリセルに
おけるリードライトテストならびにリフレッシュ特性の
テストを行い、不良ビットを検出する。

【００５０】次に、ステップＳ１０２の工程により検出
された欠陥の不良ビットを救済するために、非開口ヒュ
ーズＮＫ（図５、図６）を用いて、すなわち、救済を行
うビットに対応する非開口ヒューズＮＫを、たとえば、
レーザビームを照射することによって切断し、不良ビッ
トの救済を行う（ステップＳ１０３）。

【００５１】ここで、非開口ヒューズＮＫは、前述した
ようにガードリングＧＲが不要となり、かつヒューズ素
子Ｆ２の配置間隔を小さくできるので、たとえば、２０
００ビット程度の救済が行える数が、メモリマット２内
などに形成されている。

【００５２】そして、ステップＳ１０３の工程後、最上
層に形成される保護膜であるパッシベーション膜ＰＣを
形成し（ステップＳ１０４）、再び、プローブ検査を行
う（ステップＳ１０５）。

【００５３】このプローブ検査において、再度、リフレ
ッシュ特性のテストを行い、ステップＳ１０４の工程で
行われる熱処理などによってリフレッシュ特性の劣化し
たビット、いわゆる、落ちこぼれビットを検出し、前述
したようにパッシベーション膜ＰＣを形成した後に、た
とえば、レーザビームを照射することによって開口ヒュ
ーズＫＦ（図３、図４）の切断を行い、不良ビットの救
済を行う（ステップＳ１０６）。

【００５４】ここで、ステップＳ１０６の処理において
救済されるビットは少数でありので、たとえば、２０ビ
ット程度の救済が行える数の開口ヒューズＫＦが可動イ
オン汚染物や耐湿性など信頼度の点から該冗長回路１３
のエリアに設けられている。

【００５５】それにより、本実施の形態では、開口ヒュ
ーズＫＦならびに非開口ヒューズＮＦをメモリ１に設
け、救済ビットの多い、パッシベーション膜ＰＣの形成
前のプローブ検査においては非開口ヒューズＮＦを用
い、救済ビットの少ないパッシベーション膜形ＰＣ成後
のプローブ検査の場合には開口ヒューズＫＦを用いてビ
ット救済を行うことにより、少ない面積で冗長効率を大
幅に向上することのできる。

【００５６】また、パッシベーション膜ＰＣ形成後の落
ちこぼれビットの救済を行うことができるので、メモリ
１のリフレッシュ性能を向上することができる。

【００５７】さらに、パッシベーション膜ＰＣの形成前
のビットおよびパッシベーション膜ＰＣ形成後の落ちこ
ぼれビットの両方を救済することができるので、製品と
なるメモリ１の歩留まりを向上することができる。

【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５９】たとえば、前記実施の形態では、非開口ヒ
ューズおよび開口ヒューズをレーザビームを照射するこ
とによって切断していたが、これらヒューズの切断はレ
ーザビームの照射以外でもよく、収束イオンビームなど
を用いてヒューズを切断するようにしてもよい。

【００６０】また、通常配線ではヒューズが切れた状態
とし、ビット救済時にヒューズを収束イオンビーム装置
を用いてパターンニングを行い、ヒューズを電気的に接
続するようにしてもよい。

【００６１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６２】（１）本発明によれば、最終パッシベーシ
ョン膜の形成前のビット救済に用いられる開口ヒューズ
と、最終パッシベーション膜の形成前のビット救済に用
いられる非開口ヒューズを半導体集積回路装置に設ける
ことにより、それらヒューズのレイアウト面積を増加さ
せることなく、救済効率を向上することができる。

【００６３】（２）また、本発明では、最終パッシベー
ション膜の形成前および形成後の両方において不良ビッ
トの救済を行うことができるので、冗長回路による救済
効率を向上することができる。

【００６４】（３）さらに、本発明においては、上記
（１），（２）により、製品となる半導体集積回路装置
の歩留まりを大幅に向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリのブロック
図である。

【図２】本発明の一実施の形態によるメモリの半導体チ
ップにおけるレイアウトの説明図である。

【図３】本発明の一実施の形態によるメモリに設けられ
た開口ヒューズの説明図である。

【図４】図３のＡ−Ａ’線断面の説明図である。

【図５】本発明の一実施の形態によるメモリに設けられ
た非開口ヒューズの説明図である。

【図６】図５のＡ−Ａ’線断面の説明図である。

【図７】本発明の一実施の形態による不良ビットの救済
工程のフローチャートである。

【符号の説明】

１ メモリ（半導体集積回路装置） ２ メモリマット ３ ローデコーダ ４ ロードライバ ５ カラムデコーダ ６ カラムドライバ ７ センスアンプ ８ ローアドレスバッファ ９ カラムアドレスバッファ １０ データ入力バッファ １１ データ出力バッファ １２ 入出力制御回路 １３ 冗長回路 ＳＣ 周辺回路 ＣＨ 半導体チップ ＫＦ 開口ヒューズ（第１のヒューズ） Ｆ１ ヒューズ素子 ＧＲ ガードリング ＮＦ 非開口ヒューズ（第２のヒューズ） Ｆ２ ヒューズ素子 Ｍ１ 配線 Ｍ２ 配線 Ｍ３ 配線 ＴＨ１〜ＴＨ３ スルーホール Ｃ コンタクトホール ＳＲ 半導体領域 ＰＣ パッシベーション膜（最終パッシベーション膜）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 冗長ビットを有し、ヒューズを切断する
   ことにより不良ビットを前記冗長ビットに置換する冗長
   回路が設けられた半導体集積回路装置であって、前記ヒ
   ューズが、最終パッシベーション膜の形成後に切断が行
   われる第１のヒューズと、最終パッシベーション膜の形
   成前に切断が行われる第２のヒューズとよりなることを
   特徴とする特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記第１のヒューズが、前記第１のヒューズの位
   置する最終パッシベーション膜の一部に開口が形成され
   た開口ヒューズよりなり、前記第２のヒューズが、最終
   パッシベーション膜で被膜された非開口ヒューズよりな
   りことを特徴とする半導体集積回路装置。
3. 【請求項３】 最終パッシベーション膜の形成前にメモ
   リセルの電気的特性を検査するメモリセル試験を行う第
   １の試験工程と、前記第１の試験工程により検出された
   不良ビットを開口ヒューズを切断することにより冗長ビ
   ットに置換し、ビット救済を行う第１のビット救済工程
   と、前記第１のビット救済工程の後に最終パッシベーシ
   ョン膜を形成する工程と、最終パッシベーション膜が形
   成された後にメモリセルの電気的特性を検査するメモリ
   セル試験を行う第２の試験工程と、前記第２の試験工程
   によって検出された不良ビットを非開口ヒューズを切断
   することにより冗長ビットに置換し、ビット救済を行う
   第２のビット救済工程とを有することを特徴とする半導
   体集積回路装置の製造方法。
4. 【請求項４】 請求項３記載の半導体集積回路装置の製
   造方法において、前記開口ヒューズおよび前記非開口ヒ
   ューズの切断を、レーザビームまたは収束イオンビーム
   を照射することにより行うことを特徴とする半導体集積
   回路装置の製造方法。