JPH1117024A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1117024A JPH1117024A JP9168791A JP16879197A JPH1117024A JP H1117024 A JPH1117024 A JP H1117024A JP 9168791 A JP9168791 A JP 9168791A JP 16879197 A JP16879197 A JP 16879197A JP H1117024 A JPH1117024 A JP H1117024A
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Abstract
(57)【要約】
【課題】ゲート電極形成時のエッチング加工おいて、一
方のトランジスタのゲート絶縁膜上にゲート電極を構成
する材料のエッチング残渣が生じたり、あるいはゲート
絶縁膜が破壊されたりする不具合を低減可能で、エッチ
ング加工時のプロセスマージンを拡大することが可能な
半導体装置の製造方法を提供する。 【解決手段】ｎ型ゲート電極を有するＮＭＯＳおよびｐ
型ゲート電極を有するＰＭＯＳトランジスタを同一基板
に有する半導体装置の製造方法であって、ゲート絶縁層
２を介して半導体基板３上に形成されたゲート電極層４
のエッチング加工によって除去される各除去領域４ｂ
に、各除去領域４ｂの不純物組成を相互に等しくまたは
近似させるように不純物をイオン注入法によって導入
し、その後に当該除去領域４ｂをエッチング加工して除
去し、所定パターンのゲート電極４ａを形成する。
方のトランジスタのゲート絶縁膜上にゲート電極を構成
する材料のエッチング残渣が生じたり、あるいはゲート
絶縁膜が破壊されたりする不具合を低減可能で、エッチ
ング加工時のプロセスマージンを拡大することが可能な
半導体装置の製造方法を提供する。 【解決手段】ｎ型ゲート電極を有するＮＭＯＳおよびｐ
型ゲート電極を有するＰＭＯＳトランジスタを同一基板
に有する半導体装置の製造方法であって、ゲート絶縁層
２を介して半導体基板３上に形成されたゲート電極層４
のエッチング加工によって除去される各除去領域４ｂ
に、各除去領域４ｂの不純物組成を相互に等しくまたは
近似させるように不純物をイオン注入法によって導入
し、その後に当該除去領域４ｂをエッチング加工して除
去し、所定パターンのゲート電極４ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ（Comple
mentary MOS)等の同一基板に異なる導電型の絶縁ゲート
型電界効果トランジスタを有する半導体装置の製造方法
に関する。
mentary MOS)等の同一基板に異なる導電型の絶縁ゲート
型電界効果トランジスタを有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】半導体装置における素子寸法の微細化の
時流に伴い、理想的なゲート電極を得る加工プロセスは
難しいものになってきている。その原因として、ゲート
長の短縮化に伴うリソグラフィー技術の困難さに加え
て、ゲート電極のエッチングプロセス自体もまたいくつ
かの課題を抱えていることが挙げられる。
時流に伴い、理想的なゲート電極を得る加工プロセスは
難しいものになってきている。その原因として、ゲート
長の短縮化に伴うリソグラフィー技術の困難さに加え
て、ゲート電極のエッチングプロセス自体もまたいくつ
かの課題を抱えていることが挙げられる。
【０００３】例えば、ｎチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳという）およびｐチャネルＭＯＳトラ
ンジスタ（以下、ＰＭＯＳという）が混在した半導体装
置の場合、ゲート電極の低抵抗化およびしきい値電圧制
御性能の観点から、ＮＭＯＳのゲート電極に対してはｎ
型不純物、ＰＭＯＳのゲート電極に対してはｐ型不純物
をイオン注入する場合がある。図１２は、エッチング加
工によりゲート電極を形成する際の様子を示す説明図で
あって、図１２（ａ）はＮＭＯＳの場合であり、図１２
（ｂ）はＰＭＯＳの場合である。図１２において、半導
体基板１０３上にはゲート絶縁膜１０２を介して例えば
ポリシリコンからなるゲート電極層１０５が形成され
る。このゲート電極層１０５の形成後、上記したよう
に、ＮＭＯＳに対してはｎ型不純物、ＰＭＯＳに対して
はｐ型不純物がイオン注入される。各不純物のイオン注
入が完了すると、ゲート電極層１０５には、所定のゲー
ト電極パターンからなるレジスト１０６が形成され、こ
のレジスト１０６をマスクとしてゲート電極層１０５の
除去領域１０５ａをエッチング加工して除去する。
（以下、ＮＭＯＳという）およびｐチャネルＭＯＳトラ
ンジスタ（以下、ＰＭＯＳという）が混在した半導体装
置の場合、ゲート電極の低抵抗化およびしきい値電圧制
御性能の観点から、ＮＭＯＳのゲート電極に対してはｎ
型不純物、ＰＭＯＳのゲート電極に対してはｐ型不純物
をイオン注入する場合がある。図１２は、エッチング加
工によりゲート電極を形成する際の様子を示す説明図で
あって、図１２（ａ）はＮＭＯＳの場合であり、図１２
（ｂ）はＰＭＯＳの場合である。図１２において、半導
体基板１０３上にはゲート絶縁膜１０２を介して例えば
ポリシリコンからなるゲート電極層１０５が形成され
る。このゲート電極層１０５の形成後、上記したよう
に、ＮＭＯＳに対してはｎ型不純物、ＰＭＯＳに対して
はｐ型不純物がイオン注入される。各不純物のイオン注
入が完了すると、ゲート電極層１０５には、所定のゲー
ト電極パターンからなるレジスト１０６が形成され、こ
のレジスト１０６をマスクとしてゲート電極層１０５の
除去領域１０５ａをエッチング加工して除去する。
【０００４】このとき、エッチング加工により除去すべ
き除去領域１０５ａに注入された不純物の種類は、ＮＭ
ＯＳのゲート電極層１０５とＰＭＯＳのゲート電極層１
０５とでは異なるため、エッチング速度が互いに異なる
ことになる。
き除去領域１０５ａに注入された不純物の種類は、ＮＭ
ＯＳのゲート電極層１０５とＰＭＯＳのゲート電極層１
０５とでは異なるため、エッチング速度が互いに異なる
ことになる。
【０００５】
【発明が解決しようとする課題】このため、一方のゲー
ト電極におけるエッチング速度から見積もったエッチン
グ時間によってエッチング加工を行うと、他方のゲート
電極においては、当該他方のゲート電極層１０５のエッ
チング速度が一方よりも遅い場合にはエッチング残渣が
生じたり、逆に速い場合にはゲート絶縁膜１０２が破壊
する等の問題が起こりやすく、プロセスマージンが極め
て狭いものになっている。特に、ゲート絶縁膜１０２の
破壊は、ゲート絶縁膜１０２が薄くなるにしたがって起
こりやすく、微細化が進むにしたがってシビアになるこ
とが予測される。
ト電極におけるエッチング速度から見積もったエッチン
グ時間によってエッチング加工を行うと、他方のゲート
電極においては、当該他方のゲート電極層１０５のエッ
チング速度が一方よりも遅い場合にはエッチング残渣が
生じたり、逆に速い場合にはゲート絶縁膜１０２が破壊
する等の問題が起こりやすく、プロセスマージンが極め
て狭いものになっている。特に、ゲート絶縁膜１０２の
破壊は、ゲート絶縁膜１０２が薄くなるにしたがって起
こりやすく、微細化が進むにしたがってシビアになるこ
とが予測される。
【０００６】本発明は、上記したようなゲート電極形成
時のエッチング加工おいて、一方のトランジスタのゲー
ト絶縁膜上にゲート電極を構成する材料のエッチング残
渣が生じたり、あるいはゲート絶縁膜が破壊されたりす
る不具合を低減可能で、エッチング加工時のプロセスマ
ージンを拡大することが可能な半導体装置の製造方法を
提供することを目的とする。
時のエッチング加工おいて、一方のトランジスタのゲー
ト絶縁膜上にゲート電極を構成する材料のエッチング残
渣が生じたり、あるいはゲート絶縁膜が破壊されたりす
る不具合を低減可能で、エッチング加工時のプロセスマ
ージンを拡大することが可能な半導体装置の製造方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、互いに異なる導電型の絶縁ゲート型電界
効果トランジスタを同一基板に有し、かつ当該トランジ
スタの導電型と同じ導電型の不純物がゲート電極に導入
された半導体装置の製造方法であって、ゲート絶縁層を
介して半導体基板上に形成されたゲート電極層のエッチ
ング加工によって除去される各除去領域に、当該各除去
領域の不純物組成を相互に等しくまたは近似させるよう
に不純物をイオン注入法によって導入し、その後に当該
除去領域をエッチング加工して除去し、所定パターンの
ゲート電極を形成する。
の製造方法は、互いに異なる導電型の絶縁ゲート型電界
効果トランジスタを同一基板に有し、かつ当該トランジ
スタの導電型と同じ導電型の不純物がゲート電極に導入
された半導体装置の製造方法であって、ゲート絶縁層を
介して半導体基板上に形成されたゲート電極層のエッチ
ング加工によって除去される各除去領域に、当該各除去
領域の不純物組成を相互に等しくまたは近似させるよう
に不純物をイオン注入法によって導入し、その後に当該
除去領域をエッチング加工して除去し、所定パターンの
ゲート電極を形成する。
【０００８】本発明では、ゲート電極層のエッチング加
工によって除去される除去領域に不純物をイオン注入法
によって導入し、ゲート絶縁層の各除去領域の不純物組
成を相互に等しくまたは近似させることによって、各除
去領域の相互のエッチング速度が等しくまたは近接する
ことになる。この結果、互いに異なる導電型の絶縁ゲー
ト型電界効果トランジスタの各々のゲート電極をエッチ
ング加工によって形成する際に、双方のゲート電極層の
エッチング速度が等しくまたは近接し、いずれか一方の
ゲート絶縁膜上にゲート電極を構成する材料のエッチン
グ残渣が生じたり、あるいはいずれか一方のゲート絶縁
膜が破壊されたりする不具合が解消される。
工によって除去される除去領域に不純物をイオン注入法
によって導入し、ゲート絶縁層の各除去領域の不純物組
成を相互に等しくまたは近似させることによって、各除
去領域の相互のエッチング速度が等しくまたは近接する
ことになる。この結果、互いに異なる導電型の絶縁ゲー
ト型電界効果トランジスタの各々のゲート電極をエッチ
ング加工によって形成する際に、双方のゲート電極層の
エッチング速度が等しくまたは近接し、いずれか一方の
ゲート絶縁膜上にゲート電極を構成する材料のエッチン
グ残渣が生じたり、あるいはいずれか一方のゲート絶縁
膜が破壊されたりする不具合が解消される。
【０００９】本発明に係る半導体装置の製造方法は、前
記第１のイオン注入工程において、前記ゲート電極層の
ｎ型の絶縁ゲート型電界効果トランジスタの形成領域に
はｎ型の不純物を導入し、ｐ型の絶縁ゲート型電界効果
トランジスタの形成領域にはｐ型の不純物を導入し、前
記第２のイオン注入工程においては、前記ゲート電極層
のすべての除去領域に前記第１のイオン注入工程で用い
たｐ型不純物およびｎ型不純物の双方を導入する。これ
により、ゲート電極層の各除去領域の不純物組成は同一
にはならないが、不純物組成が近似することになる。
記第１のイオン注入工程において、前記ゲート電極層の
ｎ型の絶縁ゲート型電界効果トランジスタの形成領域に
はｎ型の不純物を導入し、ｐ型の絶縁ゲート型電界効果
トランジスタの形成領域にはｐ型の不純物を導入し、前
記第２のイオン注入工程においては、前記ゲート電極層
のすべての除去領域に前記第１のイオン注入工程で用い
たｐ型不純物およびｎ型不純物の双方を導入する。これ
により、ゲート電極層の各除去領域の不純物組成は同一
にはならないが、不純物組成が近似することになる。
【００１０】前記第１のイオン注入工程において、前記
ゲート電極層のｎ型の絶縁ゲート型電界効果トランジス
タの形成領域にはｎ型の不純物を導入し、ｐ型の絶縁ゲ
ート型電界効果トランジスタの形成領域にはｐ型の不純
物を導入し、前記第２のイオン注入工程においては、前
記ゲート電極層のすべての除去領域にｐ型不純物および
ｎ型不純物のいずれか一方を導入することも可能であ
る。この場合に、前記第１のイオン注入工程における不
純物のドーズ量よりも前記第２の不純物のイオン注入工
程のドーズ量を大きくして、除去領域における不純物の
濃度を十分に大きくすれば、各除去領域におけるエッチ
ング速度に大きく寄与する不純物組成が相互に近似し、
各除去領域におけるエッチング速度を同等にすることが
できる。
ゲート電極層のｎ型の絶縁ゲート型電界効果トランジス
タの形成領域にはｎ型の不純物を導入し、ｐ型の絶縁ゲ
ート型電界効果トランジスタの形成領域にはｐ型の不純
物を導入し、前記第２のイオン注入工程においては、前
記ゲート電極層のすべての除去領域にｐ型不純物および
ｎ型不純物のいずれか一方を導入することも可能であ
る。この場合に、前記第１のイオン注入工程における不
純物のドーズ量よりも前記第２の不純物のイオン注入工
程のドーズ量を大きくして、除去領域における不純物の
濃度を十分に大きくすれば、各除去領域におけるエッチ
ング速度に大きく寄与する不純物組成が相互に近似し、
各除去領域におけるエッチング速度を同等にすることが
できる。
【００１１】前記第２のイオン注入工程においては、前
記第１のイオン注入工程において用いた不純物とは異な
る種類の不純物を前記ゲート電極層の除去領域に導入す
ることも可能である。この場合、第１イオン注入工程に
おいて、ｐ型不純物にボロン、ｎ型不純物に砒素を用
い、第２イオン注入工程において、不純物として燐を十
分量用いれば、十分量の燐はこれに比較して少量の砒素
およびボロンよりもエッチング速度の支配力が大きいた
め、各除去領域におけるエッチング速度を同等にするこ
とができる。
記第１のイオン注入工程において用いた不純物とは異な
る種類の不純物を前記ゲート電極層の除去領域に導入す
ることも可能である。この場合、第１イオン注入工程に
おいて、ｐ型不純物にボロン、ｎ型不純物に砒素を用
い、第２イオン注入工程において、不純物として燐を十
分量用いれば、十分量の燐はこれに比較して少量の砒素
およびボロンよりもエッチング速度の支配力が大きいた
め、各除去領域におけるエッチング速度を同等にするこ
とができる。
【００１２】本発明に係る半導体装置の製造方法は、前
記第１のイオン注入工程において、前記ゲート電極層の
ｐ型の絶縁ゲート型電界効果トランジスタ形成領域にｐ
型不純物を導入し、ｎ型の絶縁ゲート型電界効果トラン
ジスタ形成領域にｎ型不純物を導入し、前記第２のイオ
ン注入工程においては、前記ゲート電極層のｐ型の絶縁
ゲート型電界効果トランジスタ形成領域の除去領域に前
記第１のイオン注入工程で用いたｎ型不純物を同じドー
ズ量で導入し、ｎ型の絶縁ゲート型電界効果トランジス
タ形成領域の前記除去領域に前記第１のイオン注入工程
で用いたｐ型不純物を同じドーズ量でイオン注入する。
記第１のイオン注入工程において、前記ゲート電極層の
ｐ型の絶縁ゲート型電界効果トランジスタ形成領域にｐ
型不純物を導入し、ｎ型の絶縁ゲート型電界効果トラン
ジスタ形成領域にｎ型不純物を導入し、前記第２のイオ
ン注入工程においては、前記ゲート電極層のｐ型の絶縁
ゲート型電界効果トランジスタ形成領域の除去領域に前
記第１のイオン注入工程で用いたｎ型不純物を同じドー
ズ量で導入し、ｎ型の絶縁ゲート型電界効果トランジス
タ形成領域の前記除去領域に前記第１のイオン注入工程
で用いたｐ型不純物を同じドーズ量でイオン注入する。
【００１３】これにより、ＰＭＯＳおよびＮＭＯＳのゲ
ート電極層の各除去領域の不純物組成を同一にすること
ができ、各除去領域のエッチング速度を同一とすること
ができる。
ート電極層の各除去領域の不純物組成を同一にすること
ができ、各除去領域のエッチング速度を同一とすること
ができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。第１実施形態 図１〜図６は、本発明の第１実施形態に係る半導体装置
の製造工程を示す説明図である。また、本実施形態は、
本発明の具体的な適用例として、いわゆるDual Gate 構
造のＣＭＯＳ型の半導体装置の場合について説明する。前工程 まず、シリコンウェハ等の半導体基板３を準備し、半導
体基板３にｎチャネルを有するＭＯＳトランジスタ（以
下、ＮＭＯＳという）及びｐチャネルを有するＭＯＳト
ランジスタ（以下、ＰＭＯＳという）の能動領域とし
て、ウェルを形成し、半導体基板３の各トランジスタ領
域境界部分に、厚い酸化膜からなる素子分離領域を形成
し、各トランジスタ領域間を分離する。
て図面を参照して詳細に説明する。第１実施形態 図１〜図６は、本発明の第１実施形態に係る半導体装置
の製造工程を示す説明図である。また、本実施形態は、
本発明の具体的な適用例として、いわゆるDual Gate 構
造のＣＭＯＳ型の半導体装置の場合について説明する。前工程 まず、シリコンウェハ等の半導体基板３を準備し、半導
体基板３にｎチャネルを有するＭＯＳトランジスタ（以
下、ＮＭＯＳという）及びｐチャネルを有するＭＯＳト
ランジスタ（以下、ＰＭＯＳという）の能動領域とし
て、ウェルを形成し、半導体基板３の各トランジスタ領
域境界部分に、厚い酸化膜からなる素子分離領域を形成
し、各トランジスタ領域間を分離する。
【００１５】ゲート絶縁膜およびゲート電極層形成工程 次いで、図１に示すように、上記の半導体基板３上に、
ゲート絶縁膜２を形成する。ゲート絶縁膜２は、例え
ば、ＳｉＯ2 を熱酸化法によって半導体基板３上に形成
する。次いで、ゲート絶縁膜２上には、例えばポリシリ
コンからなるゲート電極層４をＣＶＤ法によって形成す
る。
ゲート絶縁膜２を形成する。ゲート絶縁膜２は、例え
ば、ＳｉＯ2 を熱酸化法によって半導体基板３上に形成
する。次いで、ゲート絶縁膜２上には、例えばポリシリ
コンからなるゲート電極層４をＣＶＤ法によって形成す
る。
【００１６】第１イオン注入工程 次いで、ゲート電極層４のＮＭＯＳの形成領域にはｎ型
不純物をイオン注入し、ＰＭＯＳの形成領域にはｐ型不
純物をイオン注入する。ゲート電極層４のＮＭＯＳの形
成領域へのｎ型不純物の打ち込みは、図２に示すよう
に、ＰＭＯＳの形成領域をレジスト５によってマスキン
グした状態で行う。例えば、イオン種として砒素イオン
（Ａｓ+ ）を用い、エネルギ；１０〜４０ＫｅＶ，ドー
ズ量；１×１０15〜１×１０16／ｃｍ2 で打ち込む。こ
れにより、ゲート電極層４のＮＭＯＳの形成領域の導電
化は行われる。
不純物をイオン注入し、ＰＭＯＳの形成領域にはｐ型不
純物をイオン注入する。ゲート電極層４のＮＭＯＳの形
成領域へのｎ型不純物の打ち込みは、図２に示すよう
に、ＰＭＯＳの形成領域をレジスト５によってマスキン
グした状態で行う。例えば、イオン種として砒素イオン
（Ａｓ+ ）を用い、エネルギ；１０〜４０ＫｅＶ，ドー
ズ量；１×１０15〜１×１０16／ｃｍ2 で打ち込む。こ
れにより、ゲート電極層４のＮＭＯＳの形成領域の導電
化は行われる。
【００１７】一方、ゲート電極層４のＰＭＯＳの形成領
域へのｐ型不純物の打ち込みは、図３に示すように、図
２に示した工程を経たＮＭＯＳの形成領域をレジスト６
によってマスキングした状態で行う。例えば、イオン種
としてフッ化ホウ素イオン（ＢＦ2 + ）を用い、エネル
ギ；１０〜４０ＫｅＶ，ドーズ量；１×１０15〜１×１
０16／ｃｍ2 で打ち込む。これにより、ゲート電極層４
のＰＭＯＳの形成領域の導電化は行われる。
域へのｐ型不純物の打ち込みは、図３に示すように、図
２に示した工程を経たＮＭＯＳの形成領域をレジスト６
によってマスキングした状態で行う。例えば、イオン種
としてフッ化ホウ素イオン（ＢＦ2 + ）を用い、エネル
ギ；１０〜４０ＫｅＶ，ドーズ量；１×１０15〜１×１
０16／ｃｍ2 で打ち込む。これにより、ゲート電極層４
のＰＭＯＳの形成領域の導電化は行われる。
【００１８】マスク層形成工程 次いで、ゲート電極層４上にゲート電極パターンからな
るゲート電極形成用のマスク層８を形成する。マスク層
８は、フォトリソグラフィ法を用いて、図４に示すよう
に、ゲート電極パターンからなるレジストをＮＭＯＳお
よびＰＭＯＳ形成領域の双方に形成する。
るゲート電極形成用のマスク層８を形成する。マスク層
８は、フォトリソグラフィ法を用いて、図４に示すよう
に、ゲート電極パターンからなるレジストをＮＭＯＳお
よびＰＭＯＳ形成領域の双方に形成する。
【００１９】第２イオン注入工程 次いで、上記のマスク層８をマスクとして、ゲート電極
層４の全面に向けて不純物を再度イオン注入する。打ち
込む不純物には、上記した第１イオン注入工程において
用いた不純物を用いる。すなわち、イオン種としてＡｓ
+ およびＢＦ2 + の両方を用い、各イオン種を順次打ち
込む。このとき、Ａｓ+ およびＢＦ2 + のドーズ量を、
第１イオン注入工程におけるドーズ量の例えば数倍程度
の十分大きなドーズ量とする。Ａｓ+ およびＢＦ2 + を
打ち込むことにより、図５に示すように、ゲート電極層
４のマスク層８によってマスクされていない除去領域４
ｂには、ｎ型不純物およびＰ型不純物が混在して導入さ
れた状態となる。このゲート電極層４の除去領域４ｂに
おけるｎ型およびｐ型不純物の組成は、ＮＭＯＳ形成領
域とＰＭＯＳ形成領域では厳密には異なるが、Ａｓ+ お
よびＢＦ2 + のドーズ量を、第１イオン注入工程におけ
るドーズ量よりも十分大きなドーズ量としているため、
両者の組成は近似したものとなる。本実施形態では、ゲ
ート電極層４の除去領域４ｂにおける不純物組成が、Ｎ
ＭＯＳ形成領域とＰＭＯＳ形成領域で全く同一である必
要はなく、ＮＭＯＳ形成領域とＰＭＯＳ形成領域の除去
領域４ｂのその後のエッチング加工の際のエッチング速
度が略等しくなる程度あればよい。
層４の全面に向けて不純物を再度イオン注入する。打ち
込む不純物には、上記した第１イオン注入工程において
用いた不純物を用いる。すなわち、イオン種としてＡｓ
+ およびＢＦ2 + の両方を用い、各イオン種を順次打ち
込む。このとき、Ａｓ+ およびＢＦ2 + のドーズ量を、
第１イオン注入工程におけるドーズ量の例えば数倍程度
の十分大きなドーズ量とする。Ａｓ+ およびＢＦ2 + を
打ち込むことにより、図５に示すように、ゲート電極層
４のマスク層８によってマスクされていない除去領域４
ｂには、ｎ型不純物およびＰ型不純物が混在して導入さ
れた状態となる。このゲート電極層４の除去領域４ｂに
おけるｎ型およびｐ型不純物の組成は、ＮＭＯＳ形成領
域とＰＭＯＳ形成領域では厳密には異なるが、Ａｓ+ お
よびＢＦ2 + のドーズ量を、第１イオン注入工程におけ
るドーズ量よりも十分大きなドーズ量としているため、
両者の組成は近似したものとなる。本実施形態では、ゲ
ート電極層４の除去領域４ｂにおける不純物組成が、Ｎ
ＭＯＳ形成領域とＰＭＯＳ形成領域で全く同一である必
要はなく、ＮＭＯＳ形成領域とＰＭＯＳ形成領域の除去
領域４ｂのその後のエッチング加工の際のエッチング速
度が略等しくなる程度あればよい。
【００２０】エッチング工程 次いで、上記のマスク層８をマスクとしてゲート電極層
４の除去領域４ｂをエッチング加工してゲート電極を形
成する。ゲート電極層４をマスク層８をマスクとしてエ
ッチングすると、ＮＭＯＳ形成領域とＰＭＯＳ形成領域
の除去領域４ｂのエッチング速度は、両者の不純物の組
成が近似しているため、略等しくなり、両者の除去領域
４ｂのエッチングに要する時間は略等しくなる。このた
め、ＮＭＯＳ形成領域とＰＭＯＳ形成領域の除去領域４
ｂのエッチングを同時に開始した場合、一方のゲート絶
縁膜２上にエッチング残渣が生じたり、ゲート絶縁膜２
が破壊されにくくなり、プロセスマージンが拡大するこ
とになる。エッチングを所定の時間行うと、図６に示す
ように、ｎ型およびｐ型のゲート電極４ａがＮＭＯＳと
ＰＭＯＳとの双方に形成される。
４の除去領域４ｂをエッチング加工してゲート電極を形
成する。ゲート電極層４をマスク層８をマスクとしてエ
ッチングすると、ＮＭＯＳ形成領域とＰＭＯＳ形成領域
の除去領域４ｂのエッチング速度は、両者の不純物の組
成が近似しているため、略等しくなり、両者の除去領域
４ｂのエッチングに要する時間は略等しくなる。このた
め、ＮＭＯＳ形成領域とＰＭＯＳ形成領域の除去領域４
ｂのエッチングを同時に開始した場合、一方のゲート絶
縁膜２上にエッチング残渣が生じたり、ゲート絶縁膜２
が破壊されにくくなり、プロセスマージンが拡大するこ
とになる。エッチングを所定の時間行うと、図６に示す
ように、ｎ型およびｐ型のゲート電極４ａがＮＭＯＳと
ＰＭＯＳとの双方に形成される。
【００２１】後続工程 ＮＭＯＳおよびＰＭＯＳのゲート電極４ａの形成が完了
すると、その後は通常の製造工程にしたがって、半導体
基板３のゲート電極４ａの両側にソース・ドレイン領域
を形成し、ソース電極およびドレイン電極を取り付け等
の工程を経て半導体装置が完成する。
すると、その後は通常の製造工程にしたがって、半導体
基板３のゲート電極４ａの両側にソース・ドレイン領域
を形成し、ソース電極およびドレイン電極を取り付け等
の工程を経て半導体装置が完成する。
【００２２】以上のように本実施形態に係る半導体装置
の製造方法によれば、ＮＭＯＳおよびＰＭＯＳのそれぞ
れのゲート電極４ａをエッチングによって形成する際
に、ゲート電極層４の除去領域４ｂの不純物組成がＮＭ
ＯＳ形成領域とＰＭＯＳ形成領域で近似しているため、
エッチング工程における除去領域４ｂのエッチング速度
をＮＭＯＳ形成領域とＰＭＯＳ形成領域とで略等しくす
ることができる。このため、ゲート絶縁膜２上にゲート
電極を構成する材料のエッチング残渣が生じたり、ある
いはゲート絶縁膜２が破壊されたりする不具合を低減す
ることができ、エッチング加工時のプロセスマージンを
拡大することが可能である。また、本実施形態では、第
２イオン注入工程において、ゲート電極を形成するため
のマスク層８を利用してゲート電極層４の除去領域４ｂ
への選択的な不純物の導入を行うため、フォトリソグラ
フィを再度行う必要はなく、従来の製造工程にイオン注
入のみを行う第２イオン注入工程を追加するのみでプロ
セスマージンの拡大を図ることができる。
の製造方法によれば、ＮＭＯＳおよびＰＭＯＳのそれぞ
れのゲート電極４ａをエッチングによって形成する際
に、ゲート電極層４の除去領域４ｂの不純物組成がＮＭ
ＯＳ形成領域とＰＭＯＳ形成領域で近似しているため、
エッチング工程における除去領域４ｂのエッチング速度
をＮＭＯＳ形成領域とＰＭＯＳ形成領域とで略等しくす
ることができる。このため、ゲート絶縁膜２上にゲート
電極を構成する材料のエッチング残渣が生じたり、ある
いはゲート絶縁膜２が破壊されたりする不具合を低減す
ることができ、エッチング加工時のプロセスマージンを
拡大することが可能である。また、本実施形態では、第
２イオン注入工程において、ゲート電極を形成するため
のマスク層８を利用してゲート電極層４の除去領域４ｂ
への選択的な不純物の導入を行うため、フォトリソグラ
フィを再度行う必要はなく、従来の製造工程にイオン注
入のみを行う第２イオン注入工程を追加するのみでプロ
セスマージンの拡大を図ることができる。
【００２３】第２実施形態 図７および図８は、本発明の第２の実施形態に係る半導
体装置の製造方法の要部を示す断面図である。第２の実
施形態に係る半導体装置の製造方法は、第１の実施形態
の半導体装置の製造方法のマスク層形成工程までは同一
の工程である。本実施形態では、第２イオン注入工程に
おいて、ゲート電極層４上にゲート電極パターンからな
るゲート電極形成用のマスク層８を形成した状態で、ゲ
ート電極層４の全面に向けて燐イオン（Ｐ+ ）を上記の
Ａｓ+ およびＢＦ2 + のドープ量よりも多く（例えば、
数倍程度）打ち込む。これにより、図８に示すように、
ゲート電極層４の除去領域４ｂは、ＮＭＯＳ側ではＡｓ
+ とＰ+ からなるｎ型のみの不純物組成となり、ＰＭＯ
Ｓ側ではＢＦ2 + およびＰ+ からなるｎ型およびｐ型が
混在した状態となり、同時にＮＭＯＳ形成領域およびＰ
ＭＯＳ形成領域の双方における除去領域４ｂの不純物組
成はＰ+ が大部分を占めることになり、両者の不純物組
成は近似したものとなる。。
体装置の製造方法の要部を示す断面図である。第２の実
施形態に係る半導体装置の製造方法は、第１の実施形態
の半導体装置の製造方法のマスク層形成工程までは同一
の工程である。本実施形態では、第２イオン注入工程に
おいて、ゲート電極層４上にゲート電極パターンからな
るゲート電極形成用のマスク層８を形成した状態で、ゲ
ート電極層４の全面に向けて燐イオン（Ｐ+ ）を上記の
Ａｓ+ およびＢＦ2 + のドープ量よりも多く（例えば、
数倍程度）打ち込む。これにより、図８に示すように、
ゲート電極層４の除去領域４ｂは、ＮＭＯＳ側ではＡｓ
+ とＰ+ からなるｎ型のみの不純物組成となり、ＰＭＯ
Ｓ側ではＢＦ2 + およびＰ+ からなるｎ型およびｐ型が
混在した状態となり、同時にＮＭＯＳ形成領域およびＰ
ＭＯＳ形成領域の双方における除去領域４ｂの不純物組
成はＰ+ が大部分を占めることになり、両者の不純物組
成は近似したものとなる。。
【００２４】したがって、ＮＭＯＳ形成領域およびＰＭ
ＯＳ形成領域の双方における除去領域４ｂのエッチング
速度は、十分量のＰ+ によって支配的となるため、両者
のエッチング速度は略等しくなる。これにより、上記し
た第１実施形態の場合と同様の効果が奏されることにな
る。
ＯＳ形成領域の双方における除去領域４ｂのエッチング
速度は、十分量のＰ+ によって支配的となるため、両者
のエッチング速度は略等しくなる。これにより、上記し
た第１実施形態の場合と同様の効果が奏されることにな
る。
【００２５】なお、本実施形態では、Ｐ+ を打ち込む場
合について説明したが、本発明はこれに限定されるわけ
ではなく、第１イオン注入工程において導入するｐ型お
よびｎ型不純物よりも、ゲート電極層４のエッチング速
度に対する支配力が大きい不純物であればよい。
合について説明したが、本発明はこれに限定されるわけ
ではなく、第１イオン注入工程において導入するｐ型お
よびｎ型不純物よりも、ゲート電極層４のエッチング速
度に対する支配力が大きい不純物であればよい。
【００２６】第３実施形態 図９〜図１１は、本発明の第３の実施形態に係る半導体
装置の製造方法の要部を示す断面図である。本発明の第
３の実施形態に係る半導体装置の製造方法は、第１実施
形態と第１イオン注入工程までは全く同じである。上記
第１および第２の実施形態では、マスク層８をフォトレ
ジストによって形成したが、本発明の第３の実施形態に
係る半導体装置の製造方法では、マスク層８を、例えば
ＳｉＯ2 等の無機材料から形成する。このマスク層８
は、エッチングによりゲート電極を形成する際にマスク
として機能するとともに、ゲート電極の両側に形成され
るサイドウォールスペーサのためのオフセット酸化膜と
して機能する。
装置の製造方法の要部を示す断面図である。本発明の第
３の実施形態に係る半導体装置の製造方法は、第１実施
形態と第１イオン注入工程までは全く同じである。上記
第１および第２の実施形態では、マスク層８をフォトレ
ジストによって形成したが、本発明の第３の実施形態に
係る半導体装置の製造方法では、マスク層８を、例えば
ＳｉＯ2 等の無機材料から形成する。このマスク層８
は、エッチングによりゲート電極を形成する際にマスク
として機能するとともに、ゲート電極の両側に形成され
るサイドウォールスペーサのためのオフセット酸化膜と
して機能する。
【００２７】図９に示すように、ＮＭＯＳ形成領域およ
びＰＭＯＳ形成領域上にＳｉＯ2 からなるマスク層１８
を形成する。マスク層１８はゲート電極のパターンに形
成されているが、この形成は、例えばＣＶＤ法によって
ＳｉＯ2 膜１８をゲート電極層４上に形成し、このＳｉ
Ｏ2膜１８上にリソグラフィによってレジストパターン
を形成したのち、ＳｉＯ2 膜１８をゲート電極パターン
にエッチングする。
びＰＭＯＳ形成領域上にＳｉＯ2 からなるマスク層１８
を形成する。マスク層１８はゲート電極のパターンに形
成されているが、この形成は、例えばＣＶＤ法によって
ＳｉＯ2 膜１８をゲート電極層４上に形成し、このＳｉ
Ｏ2膜１８上にリソグラフィによってレジストパターン
を形成したのち、ＳｉＯ2 膜１８をゲート電極パターン
にエッチングする。
【００２８】そして、図９に示すように、ＰＭＯＳ形成
領域にリソグラフィによってフォトレジストを形成し、
これをマスクとして全面にＢＦ2 + をイオン注入する。
このときのイオン注入条件は、エネルギおよびドーズ量
ともに、第１イオン注入工程の場合と同じにする。これ
によって、図９に示すように、ＮＭＯＳ形成領域のゲー
ト電極層４の除去領域４ｂには、ｎ型およびｐ型の不純
物が混在することになる。
領域にリソグラフィによってフォトレジストを形成し、
これをマスクとして全面にＢＦ2 + をイオン注入する。
このときのイオン注入条件は、エネルギおよびドーズ量
ともに、第１イオン注入工程の場合と同じにする。これ
によって、図９に示すように、ＮＭＯＳ形成領域のゲー
ト電極層４の除去領域４ｂには、ｎ型およびｐ型の不純
物が混在することになる。
【００２９】次いで、図１０に示すように、ＮＭＯＳ形
成領域にリソグラフィによってフォトレジストを形成
し、これをマスクとして全面にＡｓ+ をイオン注入す
る。このときのイオン注入条件も、エネルギおよびドー
ズ量ともに、第１イオン注入工程の場合と同じにする。
これによって、図１０に示すように、ＰＭＯＳ形成領域
のゲート電極層４の除去領域４ｂには、ｎ型およびｐ型
の不純物が混在することになり、かつＰＭＯＳ形成領域
およびＮＭＯＳ形成領域それぞれのゲート電極層４の除
去領域４ｂの不純物組成は同一になる。
成領域にリソグラフィによってフォトレジストを形成
し、これをマスクとして全面にＡｓ+ をイオン注入す
る。このときのイオン注入条件も、エネルギおよびドー
ズ量ともに、第１イオン注入工程の場合と同じにする。
これによって、図１０に示すように、ＰＭＯＳ形成領域
のゲート電極層４の除去領域４ｂには、ｎ型およびｐ型
の不純物が混在することになり、かつＰＭＯＳ形成領域
およびＮＭＯＳ形成領域それぞれのゲート電極層４の除
去領域４ｂの不純物組成は同一になる。
【００３０】ＰＭＯＳ形成領域およびＮＭＯＳ形成領域
それぞれのゲート電極層４の除去領域４ｂの不純物組成
が同一の状態で、当該除去領域４ｂをエッチング加工す
ると、エッチング速度を最も理想的な状態とすることが
できる。すなわち、上記第１および第２実施形態と比較
して、ＰＭＯＳ形成領域およびＮＭＯＳ形成領域でのゲ
ート電極層４のエッチング速度が一層均一化される。な
お、ゲート電極層４のエッチングが完了した後、所定の
工程を経てサイドウォールスペーサ２２を形成した状態
を図１１に示す。
それぞれのゲート電極層４の除去領域４ｂの不純物組成
が同一の状態で、当該除去領域４ｂをエッチング加工す
ると、エッチング速度を最も理想的な状態とすることが
できる。すなわち、上記第１および第２実施形態と比較
して、ＰＭＯＳ形成領域およびＮＭＯＳ形成領域でのゲ
ート電極層４のエッチング速度が一層均一化される。な
お、ゲート電極層４のエッチングが完了した後、所定の
工程を経てサイドウォールスペーサ２２を形成した状態
を図１１に示す。
【００３１】以上のように、マスク層８をフォトレジス
トで形成した場合には、マスク層８をパターニングした
状態でＮＭＯＳ形成領域およびＰＭＯＳ形成領域に不純
物をうち分けるためのレジストをさらに重ねてパターニ
ングし、イオン注入およびエッチングすることは難しい
が、本実施形態では、マスク層８が例えばＳｉＯ2 等の
無機材料から形成されているため、これが可能となり、
ＰＭＯＳ形成領域およびＮＭＯＳ形成領域でのゲート電
極層４のエッチング速度をより一層均一化することがで
きる。
トで形成した場合には、マスク層８をパターニングした
状態でＮＭＯＳ形成領域およびＰＭＯＳ形成領域に不純
物をうち分けるためのレジストをさらに重ねてパターニ
ングし、イオン注入およびエッチングすることは難しい
が、本実施形態では、マスク層８が例えばＳｉＯ2 等の
無機材料から形成されているため、これが可能となり、
ＰＭＯＳ形成領域およびＮＭＯＳ形成領域でのゲート電
極層４のエッチング速度をより一層均一化することがで
きる。
【００３２】第４実施形態 上記第１および第２の実施形態では、ゲート電極層４の
ＮＭＯＳの形成領域およびＰＭＯＳの形成領域に、それ
ぞれｎ型不純物およびｐ型不純物をイオン注入した後、
ゲート電極層４を所定のゲート電極パターンにエッチン
グし、その後に、半導体基板３にソース・ドレイン領域
を形成する場合について説明した。しかしながら、ゲー
ト電極層４のＰＭＯＳの形成領域に、既にボロン（Ｂ）
が打ち込まれていると、ソース・ドレイン領域を形成す
るまでに、Ｂがゲート絶縁膜２を突き抜けてしまうおそ
れがある。
ＮＭＯＳの形成領域およびＰＭＯＳの形成領域に、それ
ぞれｎ型不純物およびｐ型不純物をイオン注入した後、
ゲート電極層４を所定のゲート電極パターンにエッチン
グし、その後に、半導体基板３にソース・ドレイン領域
を形成する場合について説明した。しかしながら、ゲー
ト電極層４のＰＭＯＳの形成領域に、既にボロン（Ｂ）
が打ち込まれていると、ソース・ドレイン領域を形成す
るまでに、Ｂがゲート絶縁膜２を突き抜けてしまうおそ
れがある。
【００３３】このため、本実施形態では、上記した第１
イオン注入工程において、ゲート電極層４にｎ型の不純
物である砒素（Ａｓ）のみを打ち込む。すなわち、第１
イオン注入工程においては、ゲート電極層４のＮＭＯＳ
の形成領域にのみ不純物を打ち込み、ソース・ドレイン
領域を形成する際にＰＭＯＳのゲート電極に一括してＢ
をイオン注入する。これにより、第１イオン注入工程に
おいてゲート電極層４にＢが導入されていないために、
ソース・ドレイン領域を形成するまでにＢの突き抜けが
発生するのを防止することができる。
イオン注入工程において、ゲート電極層４にｎ型の不純
物である砒素（Ａｓ）のみを打ち込む。すなわち、第１
イオン注入工程においては、ゲート電極層４のＮＭＯＳ
の形成領域にのみ不純物を打ち込み、ソース・ドレイン
領域を形成する際にＰＭＯＳのゲート電極に一括してＢ
をイオン注入する。これにより、第１イオン注入工程に
おいてゲート電極層４にＢが導入されていないために、
ソース・ドレイン領域を形成するまでにＢの突き抜けが
発生するのを防止することができる。
【００３４】
【発明の効果】本発明によれば、それぞれ異なるエッチ
ングレートをもつＮＭＯＳおよびＰＭＯＳのゲート電極
のエッチング加工を容易にすることができ、プロセスマ
ージンを拡大することができる。また、本発明によれ
ば、従来の製造工程に第１のイオン注入工程を１回追加
するのみでプロセスマージンを拡大することができ、リ
ソグラフィを利用しないため、工程数の増加を最小限に
抑えることができる。
ングレートをもつＮＭＯＳおよびＰＭＯＳのゲート電極
のエッチング加工を容易にすることができ、プロセスマ
ージンを拡大することができる。また、本発明によれ
ば、従来の製造工程に第１のイオン注入工程を１回追加
するのみでプロセスマージンを拡大することができ、リ
ソグラフィを利用しないため、工程数の増加を最小限に
抑えることができる。
【図１】本発明の第１実施形態に係る半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図２】図１に続く本発明の第１実施形態に係る半導体
装置の製造工程を示す説明図である。
装置の製造工程を示す説明図である。
【図３】図２に続く本発明の第１実施形態に係る半導体
装置の製造工程を示す説明図である。
装置の製造工程を示す説明図である。
【図４】図３に続く本発明の第１実施形態に係る半導体
装置の製造工程を示す説明図である。
装置の製造工程を示す説明図である。
【図５】図４に続く本発明の第１実施形態に係る半導体
装置の製造工程を示す説明図である。
装置の製造工程を示す説明図である。
【図６】図５に続く本発明の第１実施形態に係る半導体
装置の製造工程を示す説明図である。
装置の製造工程を示す説明図である。
【図７】本発明の第２実施形態に係る半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図８】図７に続く本発明の第２実施形態に係る半導体
装置の製造工程を示す説明図である。
装置の製造工程を示す説明図である。
【図９】本発明の第３実施形態に係る半導体装置の製造
工程を示す説明図である。
工程を示す説明図である。
【図１０】図９に続く本発明の第３実施形態に係る半導
体装置の製造工程を示す説明図である。
体装置の製造工程を示す説明図である。
【図１１】図１０に続く本発明の第３実施形態に係る半
導体装置の製造工程を示す説明図である。
導体装置の製造工程を示す説明図である。
【図１２】従来のＮＭＯＳおよびＰＭＯＳを有する半導
体装置の製造方法の一例を示す説明図である。
体装置の製造方法の一例を示す説明図である。
２…ゲート絶縁膜、３…半導体基板、４…ゲート電極
層、４ａ…ゲート電極形成領域、４ｂ…除去領域、５，
６…レジスト、８…レジスト。
層、４ａ…ゲート電極形成領域、４ｂ…除去領域、５，
６…レジスト、８…レジスト。
Claims (12)
- 【請求項１】互いに異なる導電型の絶縁ゲート型電界効
果トランジスタを同一基板に有し、かつ当該トランジス
タの導電型と同じ導電型の不純物がゲート電極に導入さ
れた半導体装置の製造方法であって、 ゲート絶縁層を介して半導体基板上に形成されたゲート
電極層のエッチング加工によって除去される各除去領域
に、当該各除去領域の不純物組成を相互に等しくまたは
近似させるように不純物をイオン注入法によって導入
し、 その後に当該除去領域をエッチング加工して除去し、所
定パターンのゲート電極を形成する半導体装置の製造方
法。 - 【請求項２】半導体基板上にゲート絶縁膜を形成するゲ
ート絶縁膜形成工程と、 前記ゲート絶縁膜上にゲート電極層を形成するゲート電
極層形成工程と、 前記ゲート電極層のｎ型の絶縁ゲート型電界効果トラン
ジスタおよびｐ型の絶縁ゲート型電界効果トランジスタ
を形成する各領域の少なくとも一方の領域に対応する導
電型の不純物をイオン注入法によって導入する第１のイ
オン注入工程と、 前記ゲート電極層上に所定のゲート電極パターンからな
るマスク層を形成するマスク層形成工程と、 前記マスク層をマスクとして、前記ゲート電極層の除去
領域に不純物を再度イオン注入法によって導入する第２
のイオン注入工程と、 前記マスク層をマスクとして前記ゲート電極層の除去領
域をエッチング加工してゲート電極を形成するエッチン
グ工程とを有する請求項１に記載の半導体装置の製造方
法。 - 【請求項３】前記第１のイオン注入工程において、前記
ゲート電極層のｎ型の絶縁ゲート型電界効果トランジス
タの形成領域にはｎ型の不純物を導入し、ｐ型の絶縁ゲ
ート型電界効果トランジスタの形成領域にはｐ型の不純
物を導入し、 前記第２のイオン注入工程においては、前記ゲート電極
層のすべての除去領域に前記第１のイオン注入工程にお
いて用いたｐ型不純物およびｎ型不純物の双方を導入す
る請求項２に記載の半導体装置の製造方法。 - 【請求項４】前記第１のイオン注入工程において、前記
ゲート電極層のｎ型の絶縁ゲート型電界効果トランジス
タの形成領域にはｎ型の不純物を導入し、ｐ型の絶縁ゲ
ート型電界効果トランジスタの形成領域にはｐ型の不純
物を導入し、 前記第２のイオン注入工程においては、前記ゲート電極
層のすべての除去領域に前記第１のイオン注入工程にお
いて用いたｐ型不純物およびｎ型不純物のいずれか一方
を導入する請求項２に記載の半導体装置の製造方法。 - 【請求項５】前記第１のイオン注入工程における不純物
のドーズ量よりも前記第２の不純物のイオン注入工程の
ドーズ量を大きくする請求項２に記載の半導体装置の製
造方法。 - 【請求項６】前記第２のイオン注入工程においては、前
記第１のイオン注入工程において用いた不純物とは異な
る種類の不純物を前記ゲート電極層の除去領域に導入す
る請求項２に記載の半導体装置の製造方法。 - 【請求項７】前記第２のイオン注入工程に用いる不純物
は、前記第１のイオン注入工程に用いた不純物よりも前
記ゲート電極層の除去領域のエッチング速度を支配する
不純物である請求項６に記載の半導体装置。 - 【請求項８】前記マスク層形成工程において、前記マス
ク層をフォトレジストによって形成する請求項２に記載
の半導体装置の製造方法。 - 【請求項９】前記第１のイオン注入工程において、前記
ゲート電極層のｐ型の絶縁ゲート型電界効果トランジス
タ形成領域にｐ型不純物を導入し、ｎ型の絶縁ゲート型
電界効果トランジスタ形成領域にｎ型不純物を導入し、
前記第２のイオン注入工程においては、前記ゲート電極
層のｐ型の絶縁ゲート型電界効果トランジスタ形成領域
の除去領域に前記第１のイオン注入工程で用いたｎ型不
純物を同じドーズ量で導入し、ｎ型の絶縁ゲート型電界
効果トランジスタ形成領域の前記除去領域に前記第１の
イオン注入工程で用いたｐ型不純物を同じドーズ量でイ
オン注入する請求項２に記載の半導体装置の製造方法。 - 【請求項１０】前記マスク層形成工程では、前記マスク
層を無機材料で形成する請求項９に記載の半導体装置の
製造方法。 - 【請求項１１】前記第１のイオン注入工程において、ｐ
型不純物にボロン、ｎ型不純物に砒素を用いる請求項２
に記載の半導体装置の製造方法。 - 【請求項１２】前記第１のイオン注入工程において、ｐ
型不純物にボロン、ｎ型不純物に砒素を用い、前記第２
のイオン注入工程において、不純物として燐を用いる請
求項６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168791A JPH1117024A (ja) | 1997-06-25 | 1997-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168791A JPH1117024A (ja) | 1997-06-25 | 1997-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117024A true JPH1117024A (ja) | 1999-01-22 |
Family
ID=15874548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9168791A Pending JPH1117024A (ja) | 1997-06-25 | 1997-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117024A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822291B2 (en) * | 2000-01-31 | 2004-11-23 | Koninklijke Philips Electronics N.V. | Optimized gate implants for reducing dopant effects during gate etching |
| US7611947B2 (en) | 2007-03-28 | 2009-11-03 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
| US8159034B2 (en) | 2007-07-23 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device having insulated gate field effect transistors and method of manufacturing the same |
| US8467048B2 (en) | 2007-05-02 | 2013-06-18 | Hitachi High-Technologies Corporation | Pattern defect inspection apparatus and method |
| CN107464746A (zh) * | 2016-06-06 | 2017-12-12 | 格罗方德半导体公司 | 用于半导体装置的阈值电压及井植入方法 |
-
1997
- 1997-06-25 JP JP9168791A patent/JPH1117024A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822291B2 (en) * | 2000-01-31 | 2004-11-23 | Koninklijke Philips Electronics N.V. | Optimized gate implants for reducing dopant effects during gate etching |
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| US8467048B2 (en) | 2007-05-02 | 2013-06-18 | Hitachi High-Technologies Corporation | Pattern defect inspection apparatus and method |
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| CN107464746A (zh) * | 2016-06-06 | 2017-12-12 | 格罗方德半导体公司 | 用于半导体装置的阈值电压及井植入方法 |
| CN107464746B (zh) * | 2016-06-06 | 2020-10-13 | 格罗方德半导体公司 | 用于半导体装置的阈值电压及井植入方法 |
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