JPH0322539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0322539A JPH0322539A JP15897189A JP15897189A JPH0322539A JP H0322539 A JPH0322539 A JP H0322539A JP 15897189 A JP15897189 A JP 15897189A JP 15897189 A JP15897189 A JP 15897189A JP H0322539 A JPH0322539 A JP H0322539A
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- Japan
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- melting point
- film
- point metal
- concentration impurity
- titanium
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に半導体
装置における電界効果型１・ランジスクの形成方法に係
るものである。
装置における電界効果型１・ランジスクの形成方法に係
るものである。
第２図（ａ）〜（ｄ）は従来の１・ラノジスタ、特にＬ
Ｄ Ｄ （Ｌｉｇｈｔｉｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）型トランジスタを形成する主要な工程を示す断面図
である。この図において、１はｐ型シリコノ基板、２は
素子間を分離するフィールド酸化膜、３ばゲート酸化膜
、４はゲート電極、５は低濃度不純物領域、６はサイド
ウォール、８は高濃度不純物領域である。
Ｄ Ｄ （Ｌｉｇｈｔｉｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）型トランジスタを形成する主要な工程を示す断面図
である。この図において、１はｐ型シリコノ基板、２は
素子間を分離するフィールド酸化膜、３ばゲート酸化膜
、４はゲート電極、５は低濃度不純物領域、６はサイド
ウォール、８は高濃度不純物領域である。
以下、従来のＬＤＤ型１・ランジスタの製造方法ついて
説明する。
説明する。
まず、第２図（ａ）に示すように、ｐ型シリコン基板１
に素子分離用のフィールド酸化膜２およびゲート酸化膜
３を形成した後、ボリンリコン膜を全面に被着させ、写
真製版わよびエッチングに上りゲート電極４を形成する
。次に第２図（ｂ）に示すように、リンイオンを注入し
て低濃度不純物領（１） （２） 域５を形成した後、第２図（Ｃ）に示すように、酸化膜
をＣＶＤ法により全面被着させ、さらに異方性エッチン
グを施しサイドウォール６を形成する。
に素子分離用のフィールド酸化膜２およびゲート酸化膜
３を形成した後、ボリンリコン膜を全面に被着させ、写
真製版わよびエッチングに上りゲート電極４を形成する
。次に第２図（ｂ）に示すように、リンイオンを注入し
て低濃度不純物領（１） （２） 域５を形成した後、第２図（Ｃ）に示すように、酸化膜
をＣＶＤ法により全面被着させ、さらに異方性エッチン
グを施しサイドウォール６を形成する。
次に第２図（ｄ）に示すように、砒素イオンを注入して
高濃度不純物領域８を形成することにより、ＬＤＤ構造
のＮＭＯＳ＋−ラノジスタを得る。
高濃度不純物領域８を形成することにより、ＬＤＤ構造
のＮＭＯＳ＋−ラノジスタを得る。
しかしながら、第２図に示したように、従来の１・ラン
ンスタの製造方法では、ソース，ドレインの形成のため
に砒素を４ Ｘ １ ０ １５ｃ ｍ −２程度の高濃
度でイオン注入する必要がある。乙の際、通常ＣＭＯＳ
を形成する場合、ＰＭＯＳを形成する領域をフォ１・レ
ジス１−（図示せず）でイオン注入のマスクとして覆う
ため、高濃度のイオンによりフォ１・レジス１・がチャ
ージアップしていき、限界を越えたところで放電による
ゲート酸化膜３の絶縁破壊を引き起こし、歩留りの低下
および信頼性の低下をもたらす欠点があった。
ンスタの製造方法では、ソース，ドレインの形成のため
に砒素を４ Ｘ １ ０ １５ｃ ｍ −２程度の高濃
度でイオン注入する必要がある。乙の際、通常ＣＭＯＳ
を形成する場合、ＰＭＯＳを形成する領域をフォ１・レ
ジス１−（図示せず）でイオン注入のマスクとして覆う
ため、高濃度のイオンによりフォ１・レジス１・がチャ
ージアップしていき、限界を越えたところで放電による
ゲート酸化膜３の絶縁破壊を引き起こし、歩留りの低下
および信頼性の低下をもたらす欠点があった。
この発明は、上記のような従来の問題点を解消するため
になされたもので、イオン注入のチャジアップによる絶
縁破壊を防止し、さらにゲ−１・および拡散層の低抵抗
化をはかった半導体装置の製造方法を得ることを目的と
する。
になされたもので、イオン注入のチャジアップによる絶
縁破壊を防止し、さらにゲ−１・および拡散層の低抵抗
化をはかった半導体装置の製造方法を得ることを目的と
する。
この発明に係る半導体装置の製造方法は、半導体基板上
にゲーｌ・酸化膜および素子分離のためのフィールド酸
化膜を形成する工程，ゲ−１・酸化膜上にゲーｌ−電極
を形成する工程，半導体ユ（板のソス，ドレイン領域に
低濃度不純物イオンを注入し、低濃度不純物領域を形成
する工程，ゲ−１・電極の側壁に絶縁物によるサイドウ
ォ−ルを形成する工程，全面に高融点金属を被着させろ
工程，高融点金属の上から高濃度の不純物イ４ノを注入
し、高濃度不純物領域を形成する工程，高融点金属とゲ
−１・電極および拡散層を形成する半導体基板の接する
部分をシリサイド化させる工程，シリ→ノイド化した部
分以外の高融点金属を除去する工程な少なくとも含むも
のである。
にゲーｌ・酸化膜および素子分離のためのフィールド酸
化膜を形成する工程，ゲ−１・酸化膜上にゲーｌ−電極
を形成する工程，半導体ユ（板のソス，ドレイン領域に
低濃度不純物イオンを注入し、低濃度不純物領域を形成
する工程，ゲ−１・電極の側壁に絶縁物によるサイドウ
ォ−ルを形成する工程，全面に高融点金属を被着させろ
工程，高融点金属の上から高濃度の不純物イ４ノを注入
し、高濃度不純物領域を形成する工程，高融点金属とゲ
−１・電極および拡散層を形成する半導体基板の接する
部分をシリサイド化させる工程，シリ→ノイド化した部
分以外の高融点金属を除去する工程な少なくとも含むも
のである。
この発明においては、拡散層を形成するための（３）
（４）
高濃度のイオン注入を行う際、表面全面にわたって高融
点金属を被看させることによりフォ１・レジス１・にチ
ャージアップした電荷が前記高融点金属により逃げてい
き、絶縁破壊を防止することができ、また、ゲート電極
上および拡散層上に高融点金属をシリサイド物として残
すため、ゲート電極および拡散層の低抵抗化をはかるこ
とができる。
点金属を被看させることによりフォ１・レジス１・にチ
ャージアップした電荷が前記高融点金属により逃げてい
き、絶縁破壊を防止することができ、また、ゲート電極
上および拡散層上に高融点金属をシリサイド物として残
すため、ゲート電極および拡散層の低抵抗化をはかるこ
とができる。
以下、この発明の一実施例について説明する。
第１図（．）〜（ｆ）はこの発明の半導体装置の製造方
法の一実施例を示す工程断面図である。
法の一実施例を示す工程断面図である。
第１図（．）〜（Ｃ）に示すように、第２図（ａ）〜（
Ｃ）に示す従来例と同様に低濃度不純物領域５を形成し
た後、ゲーＩ一電極４の側壁にサイドウォル６を形成す
る。次に第１図（ｄ）に示すように、表面全面にわたっ
て高融点金属、例えばチタン７を被着させる。次にチタ
ノ７上からフォ１・レジス１・１０をマスクにして砒素
をイオン注入することにより第１図（ｅ）に示すように
、高濃度不純物領域８を形成した後， Ｒ Ｔ Ａ （
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により
アニールを行う。これによりゲート電極４のポリシリコ
ンおよび高濃度不純物領域８のシリコン表面とチタン７
が接した界面でンリサイド化反応が起こり、第１図（ｆ
）に示すように、チタンシリサイド（Ｔ Ｉ Ｓ １２
） ９となる。次に化学的エッチノグ処理を施すこと
により、シリサイド化していないフィールド酸化膜２お
よびサイドウォール６上のチタン７を選択的に除去する
乙とにより、ＬＤＤ型ＮＭＯＳＩ−ランジスタが得られ
る。
Ｃ）に示す従来例と同様に低濃度不純物領域５を形成し
た後、ゲーＩ一電極４の側壁にサイドウォル６を形成す
る。次に第１図（ｄ）に示すように、表面全面にわたっ
て高融点金属、例えばチタン７を被着させる。次にチタ
ノ７上からフォ１・レジス１・１０をマスクにして砒素
をイオン注入することにより第１図（ｅ）に示すように
、高濃度不純物領域８を形成した後， Ｒ Ｔ Ａ （
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により
アニールを行う。これによりゲート電極４のポリシリコ
ンおよび高濃度不純物領域８のシリコン表面とチタン７
が接した界面でンリサイド化反応が起こり、第１図（ｆ
）に示すように、チタンシリサイド（Ｔ Ｉ Ｓ １２
） ９となる。次に化学的エッチノグ処理を施すこと
により、シリサイド化していないフィールド酸化膜２お
よびサイドウォール６上のチタン７を選択的に除去する
乙とにより、ＬＤＤ型ＮＭＯＳＩ−ランジスタが得られ
る。
上記方法によれば、砒素を高濃度イオン注入ずる際、フ
ォ１・レジス１・１０上にチャージアップした電荷が高
融点金属であるチタン７を通して逃げていき、絶縁破壊
を引き起こすには至らない。さらに、シリサイド化反応
とチタン７の選択除去によりゲート電極４上および拡散
層上に低抵抗層としてチタンシリサイド９が形成される
ため、低いゲート抵抗および拡散抵抗を得る乙とができ
る。
ォ１・レジス１・１０上にチャージアップした電荷が高
融点金属であるチタン７を通して逃げていき、絶縁破壊
を引き起こすには至らない。さらに、シリサイド化反応
とチタン７の選択除去によりゲート電極４上および拡散
層上に低抵抗層としてチタンシリサイド９が形成される
ため、低いゲート抵抗および拡散抵抗を得る乙とができ
る。
なお、上記実施例では高融点金属としてチタン７を用い
たが、同様の性質を有する他の高融点金属を用いても同
様の効果を得る。
たが、同様の性質を有する他の高融点金属を用いても同
様の効果を得る。
（５）
（６）
また、上記実施例ではＮＭＯＳＩ−ランジスタの形成に
ついて説明したが、ＰＭＯＳ＋・ランジスタの形成にお
い′（も同様の効果を得る。
ついて説明したが、ＰＭＯＳ＋・ランジスタの形成にお
い′（も同様の効果を得る。
以上説１ｊＪＪ シたように、この発明は、半導体基板
上にゲ−１・酸化膜および素子分離のためのフィルド酸
化膜を形成ずる工程，ゲート酸化股上にゲ１・電極を形
成する工程，半導体基板のソース，ドレイノ領域に低濃
度不純物イオンを注入し、低濃度不純物領域を形成する
工程，ゲート電極の側壁に絶縁物によるサイドウォール
を形成する工程，全面に高融点金属を被着させる工程，
高融点金属の上から高濃度の不純物イオンを注入し、高
濃度不純物領域を形成する工程，高融点金属とゲー１一
電極および拡散層を形成する半導体基板の接する部分を
シリサイド化させる工程，シリサイド化した部分以外の
高融点金属を除去する工程により形成するので、高濃度
イオン注入によるフォ１・レジスｌ・のチャージアップ
した電荷は高融点金属を通して逃がすことができる。し
たがって、ゲート酸化膜の絶縁破壊を防止でき、また、
ンリサイド物の形成により、ゲート抵抗および拡散抵抗
の低抵抗化をはかることができるため、不良率の低い高
信頼性で、かつ高性能を有する半導体装置ナｆＱること
ができる効果がある。
上にゲ−１・酸化膜および素子分離のためのフィルド酸
化膜を形成ずる工程，ゲート酸化股上にゲ１・電極を形
成する工程，半導体基板のソース，ドレイノ領域に低濃
度不純物イオンを注入し、低濃度不純物領域を形成する
工程，ゲート電極の側壁に絶縁物によるサイドウォール
を形成する工程，全面に高融点金属を被着させる工程，
高融点金属の上から高濃度の不純物イオンを注入し、高
濃度不純物領域を形成する工程，高融点金属とゲー１一
電極および拡散層を形成する半導体基板の接する部分を
シリサイド化させる工程，シリサイド化した部分以外の
高融点金属を除去する工程により形成するので、高濃度
イオン注入によるフォ１・レジスｌ・のチャージアップ
した電荷は高融点金属を通して逃がすことができる。し
たがって、ゲート酸化膜の絶縁破壊を防止でき、また、
ンリサイド物の形成により、ゲート抵抗および拡散抵抗
の低抵抗化をはかることができるため、不良率の低い高
信頼性で、かつ高性能を有する半導体装置ナｆＱること
ができる効果がある。
第１図はこの発明の一実施例によるＬＤＤ型ＮＭＯＳＩ
・ランジスタの形成工程を示す断面図、第２図は従来の
ＬＤＤ型ＮＭＯＳＩ・ランジスタの形成工程を示す断面
図である。 図において、１はｐ型ンリコノ基板、２はフィノ１ド酸
化膜、３はゲート酸化膜、４はゲ−１・電極、５は低濃
度不純物領域、６はサイドウォ−ル、７はチタン、８は
高濃度不純物領域、９はチタンシリサイド、１０【よフ
ォ１〜レジス１・である。 なお、各図中の同一符号は同一または相当部分を示す。
・ランジスタの形成工程を示す断面図、第２図は従来の
ＬＤＤ型ＮＭＯＳＩ・ランジスタの形成工程を示す断面
図である。 図において、１はｐ型ンリコノ基板、２はフィノ１ド酸
化膜、３はゲート酸化膜、４はゲ−１・電極、５は低濃
度不純物領域、６はサイドウォ−ル、７はチタン、８は
高濃度不純物領域、９はチタンシリサイド、１０【よフ
ォ１〜レジス１・である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 半導体基板上にゲート酸化膜および素子分離のためのフ
ィールド酸化膜を形成する工程、前記ゲート酸化膜上に
ゲート電極を形成する工程、前記半導体基板のソース、
ドレイン領域に低濃度不純物イオンを注入し、低濃度不
純物領域を形成する工程、前記ゲート電極の側壁に絶縁
物によるサイドウォールを形成する工程、全面に高融点
金属を被着させる工程、前記高融点金属の上から高濃度
の不純物イオンを注入し、高濃度不純物領域を形成する
工程、前記高融点金属と前記ゲート電極および拡散層を
形成する前記半導体基板の接する部分をシリサイド化さ
せる工程、前記シリサイド化した部分以外の高融点金属
を除去する工程を少なくとも含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897189A JPH0322539A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897189A JPH0322539A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322539A true JPH0322539A (ja) | 1991-01-30 |
Family
ID=15683377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15897189A Pending JPH0322539A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322539A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368122A (ja) * | 1991-06-17 | 1992-12-21 | Sharp Corp | 半導体素子のイオン注入方法 |
| US5932130A (en) * | 1997-01-27 | 1999-08-03 | Sanyo Electric Co., Ltd. | Cooking device with demonstration mode |
| KR100246332B1 (ko) * | 1997-03-13 | 2000-03-15 | 김영환 | 반도체소자의 살리사이드 제조방법 |
| KR100272482B1 (ko) * | 1997-06-20 | 2000-12-01 | 클라크 3세 존 엠. | 실리사이드증착마스크방법및금속실리사이드층형성방법 |
| KR20010046323A (ko) * | 1999-11-11 | 2001-06-15 | 황인길 | 모스형 전계효과 트랜지스터의 실리사이드 형성 방법 |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101075A (ja) * | 1984-10-24 | 1986-05-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6312168A (ja) * | 1986-07-03 | 1988-01-19 | Oki Electric Ind Co Ltd | Ｌｄｄｍｉｓ型電界効果トランジスタ |
-
1989
- 1989-06-20 JP JP15897189A patent/JPH0322539A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101075A (ja) * | 1984-10-24 | 1986-05-19 | Hitachi Ltd | 半導体装置の製造方法 |
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