JPH1117111A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH1117111A JPH1117111A JP9166404A JP16640497A JPH1117111A JP H1117111 A JPH1117111 A JP H1117111A JP 9166404 A JP9166404 A JP 9166404A JP 16640497 A JP16640497 A JP 16640497A JP H1117111 A JPH1117111 A JP H1117111A
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- capacitance
- lpf
- substrate
- pll
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】高精度なＰＬＬを構成するＬＰＦ（ローパスフ
ィルター）の一部である容量が他の回路（ウエル）のス
イッチングノイズ等からおこる基板電流により、ノイズ
を受けＰＬＬの特性が劣化してしまう。 【解決手段】ウエハー基板と反対型の半導体ウエル内
に、トランジスタ構造を利用したゲート膜容量を構成し
て、その容量が属するウエルは他の回路が属するウエル
から独立させ、その容量をＬＰＦの一部として使う。 【効果】他の回路（ウエル）から発生される基板電流に
よるノイズから容量をガードし、安定した容量素子を形
成し、高精度なＰＬＬを構成する。
ィルター）の一部である容量が他の回路（ウエル）のス
イッチングノイズ等からおこる基板電流により、ノイズ
を受けＰＬＬの特性が劣化してしまう。 【解決手段】ウエハー基板と反対型の半導体ウエル内
に、トランジスタ構造を利用したゲート膜容量を構成し
て、その容量が属するウエルは他の回路が属するウエル
から独立させ、その容量をＬＰＦの一部として使う。 【効果】他の回路（ウエル）から発生される基板電流に
よるノイズから容量をガードし、安定した容量素子を形
成し、高精度なＰＬＬを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フィルターを内蔵
するＰＬＬ（フェイズ・ロックド・ループ）の容量の形
成方法に関する。
するＰＬＬ（フェイズ・ロックド・ループ）の容量の形
成方法に関する。
【０００２】
【従来の技術】従来、ＰＬＬフィルターのゲート膜容量
は図２のような構成となっていた。
は図２のような構成となっていた。
【０００３】図２は、ここの例ではではウエハー２００
がＰ基板となっておりＮウエル２０２とＰウエル２０１
が形成されている。通常ＰウエルにはＧＮＤ電位が、ま
たＮウエルにはＶＤＤ電位が与えられている。そしてト
ランジスタのソースとドレインはそれぞれＮ＋拡散２０
３とＮ＋拡散２０４であるが双方共にやはりＧＮＤ電位
が与えられている。そしてゲート端子２０７とＧＮＤ電
位を持つＰウエル２０１との間に絶縁膜２１１を介して
容量２０８が形成される。
がＰ基板となっておりＮウエル２０２とＰウエル２０１
が形成されている。通常ＰウエルにはＧＮＤ電位が、ま
たＮウエルにはＶＤＤ電位が与えられている。そしてト
ランジスタのソースとドレインはそれぞれＮ＋拡散２０
３とＮ＋拡散２０４であるが双方共にやはりＧＮＤ電位
が与えられている。そしてゲート端子２０７とＧＮＤ電
位を持つＰウエル２０１との間に絶縁膜２１１を介して
容量２０８が形成される。
【０００４】
【発明が解決しようとする課題】しかしながら従来の構
成はいくつかの閉じたＰウエルどうしはＰ基板２００を
介してＰ型導体の抵抗成分により電気的に接続されてい
ることになり、他のＰウエルに形成された回路が発生す
る基板電流によるノイズを受けやすいと言う欠点があっ
た。つまり配線層のシールドや回路レイアウトでいくら
対策を施しても基板から回り込んでくるノイズは防ぐこ
とができなかった。特に高精度なＰＬＬほどローパスフ
ィルタ（以降ＬＰＦという）の微小な電位変動に対する
制御系の感度が非常に高く、ＰＬＬの特性を劣化させる
原因となっていた。
成はいくつかの閉じたＰウエルどうしはＰ基板２００を
介してＰ型導体の抵抗成分により電気的に接続されてい
ることになり、他のＰウエルに形成された回路が発生す
る基板電流によるノイズを受けやすいと言う欠点があっ
た。つまり配線層のシールドや回路レイアウトでいくら
対策を施しても基板から回り込んでくるノイズは防ぐこ
とができなかった。特に高精度なＰＬＬほどローパスフ
ィルタ（以降ＬＰＦという）の微小な電位変動に対する
制御系の感度が非常に高く、ＰＬＬの特性を劣化させる
原因となっていた。
【０００５】この様子を図３に表す。Ｐウエハー基板３
００に存在するＰ型半導体の抵抗成分３０５を介して２
つのＰウエル３０１と３０３は電気的に接続されてい
る。チップ面積にもよるが通常この抵抗値は数キロから
数オームである。今ＬＰＦの容量がＰウエル３０１内に
あり、他の回路（例えばデジタル回路）がＰウエル３０
３に形成されている場合、Ｐウエル３０３で発生したス
イッチングノイズ等による基板電流（ノイズ成分）３０
６が抵抗３０５を介してＰウエル３０１のＬＰＦ容量を
揺るがしてしまう。各Ｐウエルどうしは静的にはＧＮＤ
電位で等しいはずであるが、回路のスイッチング時など
には突入電流がトランジスタのソースまたはドレインか
らＰウエル内にもれ、瞬間そのＰウエルの電位はＧＮＤ
ではなくなって、他のＰウエルとの間に電位差が生じて
しまうからである。また図３はツインウエルの例である
が、シングルタブの場合でもＰウエルが無いだけで３０
１のＰ型エリアと３０３のＰ型エリアがＰ基板抵抗を介
してつなっがってしまうと言う本質的な問題は同じであ
る。
００に存在するＰ型半導体の抵抗成分３０５を介して２
つのＰウエル３０１と３０３は電気的に接続されてい
る。チップ面積にもよるが通常この抵抗値は数キロから
数オームである。今ＬＰＦの容量がＰウエル３０１内に
あり、他の回路（例えばデジタル回路）がＰウエル３０
３に形成されている場合、Ｐウエル３０３で発生したス
イッチングノイズ等による基板電流（ノイズ成分）３０
６が抵抗３０５を介してＰウエル３０１のＬＰＦ容量を
揺るがしてしまう。各Ｐウエルどうしは静的にはＧＮＤ
電位で等しいはずであるが、回路のスイッチング時など
には突入電流がトランジスタのソースまたはドレインか
らＰウエル内にもれ、瞬間そのＰウエルの電位はＧＮＤ
ではなくなって、他のＰウエルとの間に電位差が生じて
しまうからである。また図３はツインウエルの例である
が、シングルタブの場合でもＰウエルが無いだけで３０
１のＰ型エリアと３０３のＰ型エリアがＰ基板抵抗を介
してつなっがってしまうと言う本質的な問題は同じであ
る。
【０００６】
【課題を解決するための手段】本発明によ半導体集積装
置は、 （１）ウエハー基板の表面にＰ型とＮ型のウエルから作
られるいわゆるツインウエル（ツインタブ）構造を持つ
半導体において、ＬＰＦ（ローパスフィルター）を内蔵
するＰＬＬ（フェイズロックドループ）があり、該ＬＰ
Ｆは少なくとその一部に容量を有する回路であり、該容
量はＣＭＯＳのゲート膜とトランジスタチャネルの垂直
構造で形成されるいわゆるゲート膜容量であり、該容量
はウエハー基板と反対の半導体型のウエルに形成された
トランジスタで形成されることを特徴とする。
置は、 （１）ウエハー基板の表面にＰ型とＮ型のウエルから作
られるいわゆるツインウエル（ツインタブ）構造を持つ
半導体において、ＬＰＦ（ローパスフィルター）を内蔵
するＰＬＬ（フェイズロックドループ）があり、該ＬＰ
Ｆは少なくとその一部に容量を有する回路であり、該容
量はＣＭＯＳのゲート膜とトランジスタチャネルの垂直
構造で形成されるいわゆるゲート膜容量であり、該容量
はウエハー基板と反対の半導体型のウエルに形成された
トランジスタで形成されることを特徴とする。
【０００７】（２）ウエハー基板の表面にウエハー基板
と反対型の半導体で形成されるウエルを持ついわゆるシ
ングルタブ構造を持つ半導体において、ＬＰＦ（ローパ
スフィルター）を内蔵するＰＬＬ（フェイズロックドル
ープ）があり、該ＬＰＦは少なくとその一部に容量を有
する回路であり、該容量はCMOSのゲート膜とトランジス
タチャネルの垂直構造で形成されるいわゆるゲート膜容
量であり、該容量はウエハー基板と反対の半導体型のウ
エルに形成されたトランジスタで形成されたことを特徴
とする。
と反対型の半導体で形成されるウエルを持ついわゆるシ
ングルタブ構造を持つ半導体において、ＬＰＦ（ローパ
スフィルター）を内蔵するＰＬＬ（フェイズロックドル
ープ）があり、該ＬＰＦは少なくとその一部に容量を有
する回路であり、該容量はCMOSのゲート膜とトランジス
タチャネルの垂直構造で形成されるいわゆるゲート膜容
量であり、該容量はウエハー基板と反対の半導体型のウ
エルに形成されたトランジスタで形成されたことを特徴
とする。
【０００８】
【作用】ウエハー基板と反対の半導体型ウエルが複数あ
った場合、ウエルとウエハー基板はＰ／Ｎ型逆方行接合
となるため、各ウエルどうしは電気的に導通しない。よ
ってＬＰＦの容量セルが属する他のウエルが発生する基
板電流からノイズの影響をうけない。
った場合、ウエルとウエハー基板はＰ／Ｎ型逆方行接合
となるため、各ウエルどうしは電気的に導通しない。よ
ってＬＰＦの容量セルが属する他のウエルが発生する基
板電流からノイズの影響をうけない。
【０００９】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００１０】図１に本発明により構成されたＬＰＦの容
量構造の第一例を示す。ここではウエハーがＰ基板でツ
インウエル構造の場合を例にとる。Ｐ型ウエハー基板１
００の表面にＮ型ウエル１０１とＰウエル１０２があ
る。Ｐウエル１０２にはＰ＋ストッパー１０９を介して
ＧＮＤ電位がＧＮＤ端子１１０より与えられている。ま
たＮウエル１０１にはＮ＋ストッパー１１２を介してＶ
ＤＤピン１０６よりＶＤＤ電位が与えられている。そし
てＮウエル１０１エリア内にはＰ＋拡散によるソース１
０３とドレイン１０４があり、さらにその上にはポリシ
リコンによるゲート１０５がありＰＭＯＳトランジスタ
ー構造をつくる。但し、このソース１０３とドレイン１
０４にはＶＤＤ電位が与えられている。ゲート電極１０
５の先はＬＰＦーＣ端子１０７）でＬＰＦのコンデンサ
端子である。つまり酸化ゲート膜１１１を介してＬＰＦ
ーＣ端子（１０７）とＶＤＤに接続されたＮウエル１０
１との間にＬＰＦの容量１０８が形成されるのである。
量構造の第一例を示す。ここではウエハーがＰ基板でツ
インウエル構造の場合を例にとる。Ｐ型ウエハー基板１
００の表面にＮ型ウエル１０１とＰウエル１０２があ
る。Ｐウエル１０２にはＰ＋ストッパー１０９を介して
ＧＮＤ電位がＧＮＤ端子１１０より与えられている。ま
たＮウエル１０１にはＮ＋ストッパー１１２を介してＶ
ＤＤピン１０６よりＶＤＤ電位が与えられている。そし
てＮウエル１０１エリア内にはＰ＋拡散によるソース１
０３とドレイン１０４があり、さらにその上にはポリシ
リコンによるゲート１０５がありＰＭＯＳトランジスタ
ー構造をつくる。但し、このソース１０３とドレイン１
０４にはＶＤＤ電位が与えられている。ゲート電極１０
５の先はＬＰＦーＣ端子１０７）でＬＰＦのコンデンサ
端子である。つまり酸化ゲート膜１１１を介してＬＰＦ
ーＣ端子（１０７）とＶＤＤに接続されたＮウエル１０
１との間にＬＰＦの容量１０８が形成されるのである。
【００１１】ここが本発明の最も特長的な点であるが、
ＬＰＦの容量が属するＮウエル１０１にはＶＤＤが、ウ
エハーのＰ基板１００にはＧＮＤが与えられているた
め、Ｎウエル１０１とＰ基板１００はＰ／Ｎ逆接合とな
るので、この外にＮウエルがいくつあっても互いのＮウ
エルどうしは電気的に接続されない。よってＬＰＦの容
量１０８は基板ノイズから守られるのである。これはＬ
ＰＦの容量が属するＮウエルがウエハー基板と逆の半導
体型で構成される為にできるからである。
ＬＰＦの容量が属するＮウエル１０１にはＶＤＤが、ウ
エハーのＰ基板１００にはＧＮＤが与えられているた
め、Ｎウエル１０１とＰ基板１００はＰ／Ｎ逆接合とな
るので、この外にＮウエルがいくつあっても互いのＮウ
エルどうしは電気的に接続されない。よってＬＰＦの容
量１０８は基板ノイズから守られるのである。これはＬ
ＰＦの容量が属するＮウエルがウエハー基板と逆の半導
体型で構成される為にできるからである。
【００１２】図４は図１の構造を有する容量をもつ場合
のＰＬＬブロック図である。Ｆｉｎ端子４１１は基準ク
ロック入力、ＰＦＤ４００は位相比較回路、ＣＰ４０３
はチャージポンプ、ＶＣＯ４０８は電圧制御発振回路、
Ｎ４０９はＮ分周回路、そしてＦｏｕｔ端子４０９はこ
のＰＬＬの出力である。この場合出力周波数はＦｏｕｔ
＝Ｆｉｎ＊Ｎとなる。そして抵抗４０５（Ｒ）及び容量
４０６（Ｃ）からなるＬＰＦがＣＰ４０３とＶＣＯ４０
８の間にある。（ここでは簡単に１次フィルターとした
が、二次フィルタやアクティブフィルタでも本発明の主
旨はなんらかわるものでは無い）容量４０６の抵抗側端
子４０７は図１の１０７（ＬＰＦ−Ｃ）端子に相当す
る。また容量４０６のＶＤＤ電源側端子４１５は図１の
Ｎウエル１０１に相当する。
のＰＬＬブロック図である。Ｆｉｎ端子４１１は基準ク
ロック入力、ＰＦＤ４００は位相比較回路、ＣＰ４０３
はチャージポンプ、ＶＣＯ４０８は電圧制御発振回路、
Ｎ４０９はＮ分周回路、そしてＦｏｕｔ端子４０９はこ
のＰＬＬの出力である。この場合出力周波数はＦｏｕｔ
＝Ｆｉｎ＊Ｎとなる。そして抵抗４０５（Ｒ）及び容量
４０６（Ｃ）からなるＬＰＦがＣＰ４０３とＶＣＯ４０
８の間にある。（ここでは簡単に１次フィルターとした
が、二次フィルタやアクティブフィルタでも本発明の主
旨はなんらかわるものでは無い）容量４０６の抵抗側端
子４０７は図１の１０７（ＬＰＦ−Ｃ）端子に相当す
る。また容量４０６のＶＤＤ電源側端子４１５は図１の
Ｎウエル１０１に相当する。
【００１３】図５は本発明により構成されたＬＰＦの容
量構造の第２例を示す。ここではウエハーがＰ基板でシ
ングルタブ構造の場合を例にとる。今度はＰウエルはな
いがＰ型ウエハー基板５００の表面に２つのＮ型ウエル
５０１とＮウエル５０２がある。Ｐ型ウエハー基板５０
０にはＰ＋ストッパー５０９を介してＧＮＤ電位がＧＮ
Ｄ端子５１０より与えられている。またＮウエル５０１
にはＮ＋ストッパー５１２を介してＶＤＤピン５０６よ
りＶＤＤ電位が与えられている。そしてＮウエル５０１
エリア内にはＰ＋拡散によりソース５０３とドレイン５
０４およびポリシリコンによりゲート５０５がありＰＭ
ＯＳトランジスター構造をつくる。但し、このソース５
０３とドレイン５０４はＶＤＤ電位が与えられている。
ゲート電極５０５の先は５０７（ＬＰＦ−Ｃ）でＬＰＦ
のコンデンサ端子である。つまり酸化ゲート膜５１１を
介してＬＰＦ−Ｃ端子（５０７）とＶＤＤに接続された
Ｎウエル５０１との間にＬＰＦの容量５０８が形成され
るのである。ここでもう１つのＮウエル５０２が基板電
流を発生してもＰウエハー基板５００をかいしてＮウエ
ル５０１に影響を及ぼすことは無い。よってＬＰＦの容
量５０８の安定性は保たれるのである。
量構造の第２例を示す。ここではウエハーがＰ基板でシ
ングルタブ構造の場合を例にとる。今度はＰウエルはな
いがＰ型ウエハー基板５００の表面に２つのＮ型ウエル
５０１とＮウエル５０２がある。Ｐ型ウエハー基板５０
０にはＰ＋ストッパー５０９を介してＧＮＤ電位がＧＮ
Ｄ端子５１０より与えられている。またＮウエル５０１
にはＮ＋ストッパー５１２を介してＶＤＤピン５０６よ
りＶＤＤ電位が与えられている。そしてＮウエル５０１
エリア内にはＰ＋拡散によりソース５０３とドレイン５
０４およびポリシリコンによりゲート５０５がありＰＭ
ＯＳトランジスター構造をつくる。但し、このソース５
０３とドレイン５０４はＶＤＤ電位が与えられている。
ゲート電極５０５の先は５０７（ＬＰＦ−Ｃ）でＬＰＦ
のコンデンサ端子である。つまり酸化ゲート膜５１１を
介してＬＰＦ−Ｃ端子（５０７）とＶＤＤに接続された
Ｎウエル５０１との間にＬＰＦの容量５０８が形成され
るのである。ここでもう１つのＮウエル５０２が基板電
流を発生してもＰウエハー基板５００をかいしてＮウエ
ル５０１に影響を及ぼすことは無い。よってＬＰＦの容
量５０８の安定性は保たれるのである。
【００１４】この様にシングルタブ構造のウエハーにお
いても本発明はその本質を失なわなずに適用できる。
いても本発明はその本質を失なわなずに適用できる。
【００１５】図１及び図５の例において、ＬＰＦ容量が
属するＮウエルのＶＤＤ電位を供給するＶＤＤの半導体
端子（パッド）を他のノイズを発生しやすい回路のＶＤ
Ｄの半導体端子（パッド）から分離しておけばさらにＬ
ＰＦ容量の安定性の効果は高まる。
属するＮウエルのＶＤＤ電位を供給するＶＤＤの半導体
端子（パッド）を他のノイズを発生しやすい回路のＶＤ
Ｄの半導体端子（パッド）から分離しておけばさらにＬ
ＰＦ容量の安定性の効果は高まる。
【００１６】図６に本発明により構成されたＬＰＦの容
量構造の第３例を示す。ここではウエハーがＮ基板でツ
インウエル構造の場合を例にとる。Ｎ型ウエハー基板６
００の表面にＰ型ウエル６０１とＮウエル６０２があ
る。Ｎウエル６０２にはＮ＋ストッパー６０９を介して
ＶＤＤ電位がＶＤＤ端子６１０より与えられている。ま
たＰウエル６０１にはＰ＋ストッパー６１２を介してＧ
ＮＤピン６０６よりＧＮＤ電位が与えられている。そし
てＰウエル６０１エリア内にはＮ＋拡散によりソース６
０３とドレイン６０４およびポリシリコンによりゲート
６０５がありＮＭＯＳトランジスター構造をつくる。但
し、このソース６０３とドレイン６０４はＧＮＤ電位が
与えられている。ゲート電極６０５の先は６０７（ＬＰ
Ｆ−Ｃ端子）でＬＰＦのコンデンサ端子である。つまり
酸化ゲート膜６１１を介してＬＰＦ−Ｃ端子（６０７）
とＧＮＤに接続されたＰウエル６０１との間にＬＰＦの
容量６０８が形成されるのである。
量構造の第３例を示す。ここではウエハーがＮ基板でツ
インウエル構造の場合を例にとる。Ｎ型ウエハー基板６
００の表面にＰ型ウエル６０１とＮウエル６０２があ
る。Ｎウエル６０２にはＮ＋ストッパー６０９を介して
ＶＤＤ電位がＶＤＤ端子６１０より与えられている。ま
たＰウエル６０１にはＰ＋ストッパー６１２を介してＧ
ＮＤピン６０６よりＧＮＤ電位が与えられている。そし
てＰウエル６０１エリア内にはＮ＋拡散によりソース６
０３とドレイン６０４およびポリシリコンによりゲート
６０５がありＮＭＯＳトランジスター構造をつくる。但
し、このソース６０３とドレイン６０４はＧＮＤ電位が
与えられている。ゲート電極６０５の先は６０７（ＬＰ
Ｆ−Ｃ端子）でＬＰＦのコンデンサ端子である。つまり
酸化ゲート膜６１１を介してＬＰＦ−Ｃ端子（６０７）
とＧＮＤに接続されたＰウエル６０１との間にＬＰＦの
容量６０８が形成されるのである。
【００１７】そして本例のＮ型ウエハー基板では、ＬＰ
Ｆの容量が属するＰウエル６０１にはＧＮＤが、ウエハ
ーのＮ基板６００にはＶＤＤが与えられているため、Ｐ
ウエル６０１とＮ基板６００はＰ／Ｎ逆接合となるの
で、この外にＰウエルがいくつあっても互いのＰウエル
どうしは電気的に接続されない。よってＬＰＦの容量６
０８は基板ノイズから守られるのである。これはＬＰＦ
の容量が属するＰウエルがウエハー基板と逆の半導体型
で構成される為にできるからである。
Ｆの容量が属するＰウエル６０１にはＧＮＤが、ウエハ
ーのＮ基板６００にはＶＤＤが与えられているため、Ｐ
ウエル６０１とＮ基板６００はＰ／Ｎ逆接合となるの
で、この外にＰウエルがいくつあっても互いのＰウエル
どうしは電気的に接続されない。よってＬＰＦの容量６
０８は基板ノイズから守られるのである。これはＬＰＦ
の容量が属するＰウエルがウエハー基板と逆の半導体型
で構成される為にできるからである。
【００１８】図７は図６の構造を有する容量をもつ場合
のＰＬＬブロック図である。
のＰＬＬブロック図である。
【００１９】Ｆｉｎ端子７１１は基準クロック入力、Ｐ
ＦＤ７００は位相比較回路、ＣＰ７０３はチャージポン
プ、ＶＣＯ７０８は電圧制御オシレータ、Ｎ７０９はＮ
分周回路、そしてＦｏｕｔ端子７０９はこのＰＬＬの出
力である。この場合出力周波数はＦｏｕｔ＝Ｆｉｎ＊Ｎ
となる。そして抵抗７０５（Ｒ）及び容量７０６（Ｃ）
からなるＬＰＦがＣＰ７０３とＶＣＯ７０８の間にあ
る。（ここでは簡単に１次フィルターとしたが、二次フ
ィルタやアクティブフィルタでも本発明の主旨はなんら
かわるものでは無い）容量７０６の抵抗側端子７０７は
図６の６０７（ＬＰＦ−Ｃ）端子に相当する。また容量
７０６のＧＮＤ電源側端子７０８は図６のＰウエル６０
１に相当する。図４の例と図７の例ではＬＰＦの容量の
電源がそれぞれＶＤＤとＧＮＤであるが、ＰＬＬの特性
から言えば同様に機能する。
ＦＤ７００は位相比較回路、ＣＰ７０３はチャージポン
プ、ＶＣＯ７０８は電圧制御オシレータ、Ｎ７０９はＮ
分周回路、そしてＦｏｕｔ端子７０９はこのＰＬＬの出
力である。この場合出力周波数はＦｏｕｔ＝Ｆｉｎ＊Ｎ
となる。そして抵抗７０５（Ｒ）及び容量７０６（Ｃ）
からなるＬＰＦがＣＰ７０３とＶＣＯ７０８の間にあ
る。（ここでは簡単に１次フィルターとしたが、二次フ
ィルタやアクティブフィルタでも本発明の主旨はなんら
かわるものでは無い）容量７０６の抵抗側端子７０７は
図６の６０７（ＬＰＦ−Ｃ）端子に相当する。また容量
７０６のＧＮＤ電源側端子７０８は図６のＰウエル６０
１に相当する。図４の例と図７の例ではＬＰＦの容量の
電源がそれぞれＶＤＤとＧＮＤであるが、ＰＬＬの特性
から言えば同様に機能する。
【００２０】また、構造は容易に推測されるため詳細は
省くが、本発明の第４例としてウエハーがＮ型基板でシ
ングルタブ構造の場合も本発明の主旨をなんら変えるこ
となく適応できることは、いうまでもない。
省くが、本発明の第４例としてウエハーがＮ型基板でシ
ングルタブ構造の場合も本発明の主旨をなんら変えるこ
となく適応できることは、いうまでもない。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体集積装置によれば、他の回路から発生するウエハー基
板を介して注入されるノイズを防ぐことができ、高精度
なＰＬＬのＬＰＦを構成することができる。
体集積装置によれば、他の回路から発生するウエハー基
板を介して注入されるノイズを防ぐことができ、高精度
なＰＬＬのＬＰＦを構成することができる。
【００２２】また一般的に容量を構成する方法として２
層ポリシリコンどうしの容量、金属配線層どうしの容
量、ポリシリコン層と金属配線層の容量等があるが、こ
れらはいずれもその絶縁層の厚さが数１０００オングス
トロームと厚いため、単位面積当りの容量値はちさい。
ところが本発明のゲート膜容量の絶縁膜の厚さは数１０
０オングストロームと薄いので、小さな面積で大きな容
量値を得られるという効果もある。
層ポリシリコンどうしの容量、金属配線層どうしの容
量、ポリシリコン層と金属配線層の容量等があるが、こ
れらはいずれもその絶縁層の厚さが数１０００オングス
トロームと厚いため、単位面積当りの容量値はちさい。
ところが本発明のゲート膜容量の絶縁膜の厚さは数１０
０オングストロームと薄いので、小さな面積で大きな容
量値を得られるという効果もある。
【図１】本発明による第１例（Ｐ基板、ツインウエル）
の容量の構造図。
の容量の構造図。
【図２】従来の構成による（Ｐ基板、ツインウエル）の
容量の構造図。
容量の構造図。
【図３】従来の構成による（Ｐ基板、ツインウエル）基
板電流の説明図。
板電流の説明図。
【図４】本発明による第１例（Ｐ基板、ツインウエル）
のＰＬＬブロック図。
のＰＬＬブロック図。
【図５】本発明による第２例（Ｐ基板、シングルタブ）
の容量の構造図。
の容量の構造図。
【図６】本発明による第３例（Ｎ基板、ツインウエル）
の容量の構造図。
の容量の構造図。
【図７】本発明による第３例（Ｎ基板、ツインウエル）
のＰＬＬブロック図。
のＰＬＬブロック図。
１００・・Ｐ型ウエハー基板 １０１・・Ｎ型ウエル １０２・・Ｐ型ウエル １０５・・ポリシリコンゲート １０６・・ＶＤＤ電源端子 １０７・・ＬＰＦの容量端子 １０８・・ＬＰＦの容量 １０９・・Ｐ＋ストッパー １１０・・ＧＮＤ電源端子 １１１・・ゲート酸化膜 １１２・・Ｎ＋ストッパー ４００・・ＰＦＤ（位相比較回路） ４０２・・ＣＰ（チャージポンプ回路） ４０５・・ＬＰＦの抵抗 ４０６・・ＬＰＦの容量 ４０８・・ＶＣＯ（電圧制御発振回路） ４０９・・Ｎ分周回路
Claims (2)
- 【請求項１】ウエハー基板の表面にＰ型とＮ型のウエル
から作られ半導体において、ローパスフィルターを内蔵
するＰＬＬがあり、該ＬＰＦは少なくとその一部に容量
を有する回路であり、該容量はＣＭＯＳのゲート膜とト
ランジスタチャネルの垂直構造で形成されるゲート膜容
量であり、該容量はウエハー基板と反対の半導体型のウ
エルに形成されたトランジスタで形成されたことを特徴
とする半導体集積装置。 - 【請求項２】ウエハー基板の表面にウエハー基板と反対
型の半導体で形成されるウエルを持つ半導体において、
ローパスフィルターを内蔵するＰＬＬがあり、該ＬＰＦ
は少なくとその一部に容量を有する回路であり、該容量
はＣＭＯＣのゲート膜とトランジスタチャネルの垂直構
造で形成されるいわゆるゲート膜容量であり、該容量は
ウエハー基板と反対の半導体型のウエルに形成されたト
ランジスタで形成されたことを特徴とする半導体集積装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166404A JPH1117111A (ja) | 1997-06-23 | 1997-06-23 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166404A JPH1117111A (ja) | 1997-06-23 | 1997-06-23 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117111A true JPH1117111A (ja) | 1999-01-22 |
Family
ID=15830800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166404A Pending JPH1117111A (ja) | 1997-06-23 | 1997-06-23 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013157206A1 (ja) * | 2012-04-17 | 2013-10-24 | 株式会社デンソー | 半導体集積回路 |
-
1997
- 1997-06-23 JP JP9166404A patent/JPH1117111A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013157206A1 (ja) * | 2012-04-17 | 2013-10-24 | 株式会社デンソー | 半導体集積回路 |
| JP2013222851A (ja) * | 2012-04-17 | 2013-10-28 | Denso Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |