JPS63246018A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS63246018A JPS63246018A JP8021787A JP8021787A JPS63246018A JP S63246018 A JPS63246018 A JP S63246018A JP 8021787 A JP8021787 A JP 8021787A JP 8021787 A JP8021787 A JP 8021787A JP S63246018 A JPS63246018 A JP S63246018A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- temperature
- mos
- capacitor
- voltage source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路に関し、特に半導体集積回路により形
成される遅延回路に関する。
成される遅延回路に関する。
従来、この種の遅延回路は、第５図に一例が示されるよ
うに、入力端子５９および出力端子６０に対応して、抵
抗素子１１とキャパシター１２とが接続された回路が用
いられている。抵抗素子１１は一導電型半導体基板の表
面近傍に形成される逆導電型の不純物拡散層、または不
純物をドーピングした多結晶シリコン層で形成され、キ
ャパシター１２はＭＯＳキャパシターあるいは多層多結
晶シリコン層間の絶縁膜で形成されている。
うに、入力端子５９および出力端子６０に対応して、抵
抗素子１１とキャパシター１２とが接続された回路が用
いられている。抵抗素子１１は一導電型半導体基板の表
面近傍に形成される逆導電型の不純物拡散層、または不
純物をドーピングした多結晶シリコン層で形成され、キ
ャパシター１２はＭＯＳキャパシターあるいは多層多結
晶シリコン層間の絶縁膜で形成されている。
上述した従来の遅延回路においては、抵抗素子１１は、
−導電型の半導体基板の表面近傍に形成される逆導電型
の不純物拡散層を用いるか、あるいは不純物をドーピン
グした多結晶シリコン層を用いて形成されるが、上記い
ずれの場合においても、温度上昇にともない、キャリア
のモビリティが低下するなめ、その抵抗値は、第６図（
ａ）に示されるように温度上昇とともに増大する。また
、キャパシター１２は、ＭＯＳキャパシターあるいは多
層多結晶シリコン層間の絶縁膜により形成されており、
温度による容量変化は見られない。
−導電型の半導体基板の表面近傍に形成される逆導電型
の不純物拡散層を用いるか、あるいは不純物をドーピン
グした多結晶シリコン層を用いて形成されるが、上記い
ずれの場合においても、温度上昇にともない、キャリア
のモビリティが低下するなめ、その抵抗値は、第６図（
ａ）に示されるように温度上昇とともに増大する。また
、キャパシター１２は、ＭＯＳキャパシターあるいは多
層多結晶シリコン層間の絶縁膜により形成されており、
温度による容量変化は見られない。
従っ′ｒ１７、抵抗素子１１の抵抗値と、キャパシ旨
ター１２の容量値との積で定まる遅延回路の遅延時間４
ｉ、第６図＜ ｂ ＞ ｃ’＝示されるように温度上昇
にともない増大する。すなわち、従来の遅延回路は、遅
延時間が温度４．：より変動す、８いう欠点ふある。
ｉ、第６図＜ ｂ ＞ ｃ’＝示されるように温度上昇
にともない増大する。すなわち、従来の遅延回路は、遅
延時間が温度４．：より変動す、８いう欠点ふある。
本発明の遅延回路は、温度上昇にともない出力電圧が上
昇する特性を有する電圧源と、前記電圧源の出力をゲー
ト入力とし、ドレインが入力端子に接続され、ソースが
所定のキャパシターを介して接地されるとともに出力端
子に接続されるＭＯＳトランジスタと、を備えて構成さ
れる。
昇する特性を有する電圧源と、前記電圧源の出力をゲー
ト入力とし、ドレインが入力端子に接続され、ソースが
所定のキャパシターを介して接地されるとともに出力端
子に接続されるＭＯＳトランジスタと、を備えて構成さ
れる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部を示す回路図である。
第１図に示されるように、本実施例は、昇圧回路１およ
びリミッタ−として作用するダイオード２を含む電圧源
３と、ＭＯＳトランジスタ４と、キャパシター５とを備
えている。
びリミッタ−として作用するダイオード２を含む電圧源
３と、ＭＯＳトランジスタ４と、キャパシター５とを備
えている。
第１図において、端子５１からは所定の電圧ＶＣＣが供
給され、端子５２および５３からは相互に逆相のクロッ
ク信号Φ１およびΦ２がそれぞれ入力される。昇圧回路
１においては、前記電圧ＶＣＣが昇圧されて高電圧が生
成合れるが、その出力電圧はダイオード２により形成さ
れるリミッタ−の飽和電圧により定まる。ダイオード２
は、不純物濃度が約Ｉ Ｘ １０ ”ｃｍ””のｐ型拡
散層と不純物濃度が約Ｉ Ｘ １０ ”ｃｍ−３のｎ型
拡散層とから成るＰＮ接合で、リミッタ−の飽和電圧と
なるＰＮ接合の降伏電圧は、室温において約１０■（ボ
ルト）である。この降伏電圧は、第３図に示されるよう
に温度上昇にともない増大し、その変化量は５０℃につ
き約１Ｖ程度である。従って、電圧源３の出力電圧は、
第２図（ｂ）に示されるように、温度上昇にともなって
上昇し、その変化量は概略５０℃につき１０％程度とな
る。
給され、端子５２および５３からは相互に逆相のクロッ
ク信号Φ１およびΦ２がそれぞれ入力される。昇圧回路
１においては、前記電圧ＶＣＣが昇圧されて高電圧が生
成合れるが、その出力電圧はダイオード２により形成さ
れるリミッタ−の飽和電圧により定まる。ダイオード２
は、不純物濃度が約Ｉ Ｘ １０ ”ｃｍ””のｐ型拡
散層と不純物濃度が約Ｉ Ｘ １０ ”ｃｍ−３のｎ型
拡散層とから成るＰＮ接合で、リミッタ−の飽和電圧と
なるＰＮ接合の降伏電圧は、室温において約１０■（ボ
ルト）である。この降伏電圧は、第３図に示されるよう
に温度上昇にともない増大し、その変化量は５０℃につ
き約１Ｖ程度である。従って、電圧源３の出力電圧は、
第２図（ｂ）に示されるように、温度上昇にともなって
上昇し、その変化量は概略５０℃につき１０％程度とな
る。
他方、ＭＯＳ）ランジスタの二極管動作領域を抵抗素子
として用いる場合には、一定のゲート電圧における抵抗
値の温度による変化は、第２図（ａ）に示されるように
、温度上昇にともないキャリアのモビリティ−が減少す
るため漸次増大する。その抵抗の変化量は、概略５０℃
につき１０％程度である。
として用いる場合には、一定のゲート電圧における抵抗
値の温度による変化は、第２図（ａ）に示されるように
、温度上昇にともないキャリアのモビリティ−が減少す
るため漸次増大する。その抵抗の変化量は、概略５０℃
につき１０％程度である。
従って、Ｍ ＯＳ ）ランジスタ４における温度上昇に
ともなうモビリティ低下による抵抗の増大は、ＭＯＳ）
ランジスタ４にゲート電位を供給する電圧源３の温度上
昇にともなう出力電圧の増大により補償される。すなわ
ち、ＭＯＳトランジスタ４の抵抗素子としての温度依存
性は、第２図（Ｃ）に示されるように抑制され、その抵
抗値は温度変動に対して一定に保持される。この結果、
ＭＯＳトランジスタ４の抵抗素子とキャパシター５とに
より規定される遅延時間の温度による変化は、第２図（
ｄ）に示されるように抑制され、一定に保持される。
ともなうモビリティ低下による抵抗の増大は、ＭＯＳ）
ランジスタ４にゲート電位を供給する電圧源３の温度上
昇にともなう出力電圧の増大により補償される。すなわ
ち、ＭＯＳトランジスタ４の抵抗素子としての温度依存
性は、第２図（Ｃ）に示されるように抑制され、その抵
抗値は温度変動に対して一定に保持される。この結果、
ＭＯＳトランジスタ４の抵抗素子とキャパシター５とに
より規定される遅延時間の温度による変化は、第２図（
ｄ）に示されるように抑制され、一定に保持される。
次に、本発明の第２の実施例について説明する。第４図
は第２図の実施例の要部を示す回路図である。第４図に
示されるように、本実施例はｐチャネルのＭＯＳ）ラン
ジスタロおよび負荷素子７より成る電圧源８と、Ｎチャ
ネルのＭＯＳトランジスタ９と、キャパシター１０と、
を備えている。
は第２図の実施例の要部を示す回路図である。第４図に
示されるように、本実施例はｐチャネルのＭＯＳ）ラン
ジスタロおよび負荷素子７より成る電圧源８と、Ｎチャ
ネルのＭＯＳトランジスタ９と、キャパシター１０と、
を備えている。
第４図において、端子５６からは電源電圧■ｃｃが入力
され、ＭＯＳトランジスタ６のソースに供給される。Ｍ
ＯＳトランジスタ６のゲートとドレインとは接続され、
負荷素子７を介して接地される。負荷素子７の抵抗値は
、十分に大きい値に設定され、ＭＯＳ）ランジスタロの
ゲートとドレインの接続点から出力される電圧源８の出
力電圧は、Ｖｃｃ ＩＶＴＰＩとして出力される。こ
こにＶ７ｐは、ＭＯＳトランジスタ６のしきい値電圧で
あり、１Ｖｔｐｌは、第３図に示されるように、温度の
上昇にともない低下する。従って、電圧源８の出力電圧
は温度の上昇にともない増大する。
され、ＭＯＳトランジスタ６のソースに供給される。Ｍ
ＯＳトランジスタ６のゲートとドレインとは接続され、
負荷素子７を介して接地される。負荷素子７の抵抗値は
、十分に大きい値に設定され、ＭＯＳ）ランジスタロの
ゲートとドレインの接続点から出力される電圧源８の出
力電圧は、Ｖｃｃ ＩＶＴＰＩとして出力される。こ
こにＶ７ｐは、ＭＯＳトランジスタ６のしきい値電圧で
あり、１Ｖｔｐｌは、第３図に示されるように、温度の
上昇にともない低下する。従って、電圧源８の出力電圧
は温度の上昇にともない増大する。
一方、遅延回路の抵抗素子として作用するＭＯＳトラン
ジスタ９とキャパシター１０とは、前述の第１の実施例
と同様の温度特性を有しており、ＭＯＳトランジスタ９
の抵抗素子としての抵抗値は、温度上昇にともないキャ
リアのモビリティが減少するため第２図（ａ）に示され
るように増大する。しかしながら、前述のように、温度
上昇にともないＭＯＳトランジスタ９のベースに印加さ
れている電圧源８の出力電圧が増大するなめ、前記キャ
リアのモビリティの減少が補償され、ＭＯＳトランジス
タ９は、その抵抗値が温度変動に対して一定となるよう
に動作する。すなわち、端子５７を入力端子、端子５８
を出力端子とし、抵抗素子として動作するＭＯＳトラン
ジスタ９とキャパシター１０によって形成される遅延回
路の遅延時間は、第１の実施例の場合と同様、第２図（
ｄ）に示されるように温度変動に対して一定に保持され
る。
ジスタ９とキャパシター１０とは、前述の第１の実施例
と同様の温度特性を有しており、ＭＯＳトランジスタ９
の抵抗素子としての抵抗値は、温度上昇にともないキャ
リアのモビリティが減少するため第２図（ａ）に示され
るように増大する。しかしながら、前述のように、温度
上昇にともないＭＯＳトランジスタ９のベースに印加さ
れている電圧源８の出力電圧が増大するなめ、前記キャ
リアのモビリティの減少が補償され、ＭＯＳトランジス
タ９は、その抵抗値が温度変動に対して一定となるよう
に動作する。すなわち、端子５７を入力端子、端子５８
を出力端子とし、抵抗素子として動作するＭＯＳトラン
ジスタ９とキャパシター１０によって形成される遅延回
路の遅延時間は、第１の実施例の場合と同様、第２図（
ｄ）に示されるように温度変動に対して一定に保持され
る。
以上説明したように、本発明は、温度上昇にともない出
力電圧が増大する温度特性を有する電圧源を備え、抵抗
素子として動作するＭＯＳトランジスタのゲートに前記
出力電圧を印加し、抵抗素子としての前記ＭＯ３）ラン
ジスタとキャパシターとにより遅延回路に構成すること
により、温度変動に対して遅延時間を一定に保持するこ
とのできる遅延回路を提供することができるという効果
がある。
力電圧が増大する温度特性を有する電圧源を備え、抵抗
素子として動作するＭＯＳトランジスタのゲートに前記
出力電圧を印加し、抵抗素子としての前記ＭＯ３）ラン
ジスタとキャパシターとにより遅延回路に構成すること
により、温度変動に対して遅延時間を一定に保持するこ
とのできる遅延回路を提供することができるという効果
がある。
第１図は本発明の第１の実施例の要部を示す回路図、第
２図（ａ）、（ｂ）、（ｃ）および（ｄ）は、ＭＯＳト
ランジスタの抵抗値、電圧源の出力電圧および遅延時間
等に関係する温度特性図、第３図は、ダイオードの降伏
電圧およびＭＯＳトランジスタのスレッショルド電圧の
温度特性図、第４図は本発明の第２の実施例の要部を示
す回路図、第５図は、従来の遅延回路の要部を示す回路
図、第６図（ａ）および（ｂ）は、従来の遅延回路にお
ける抵抗素子の抵抗値および遅延時間の温度特性図であ
る。 図において、１・・・昇圧回路、２・・・ダイオード、
３．８・・・電圧源、４，６．９・・・ＭＯＳトランジ
スタ、５，１０．１２・・・キャパシター、７・・・負
荷素子、１１・・・抵抗。 代理人 弁理士 内 原 晋・：：）ｌｊ、 ＼、− 第１ 圓 五没 第３ ワ 牛４ ■ 第Ｓ図 手６ 図
２図（ａ）、（ｂ）、（ｃ）および（ｄ）は、ＭＯＳト
ランジスタの抵抗値、電圧源の出力電圧および遅延時間
等に関係する温度特性図、第３図は、ダイオードの降伏
電圧およびＭＯＳトランジスタのスレッショルド電圧の
温度特性図、第４図は本発明の第２の実施例の要部を示
す回路図、第５図は、従来の遅延回路の要部を示す回路
図、第６図（ａ）および（ｂ）は、従来の遅延回路にお
ける抵抗素子の抵抗値および遅延時間の温度特性図であ
る。 図において、１・・・昇圧回路、２・・・ダイオード、
３．８・・・電圧源、４，６．９・・・ＭＯＳトランジ
スタ、５，１０．１２・・・キャパシター、７・・・負
荷素子、１１・・・抵抗。 代理人 弁理士 内 原 晋・：：）ｌｊ、 ＼、− 第１ 圓 五没 第３ ワ 牛４ ■ 第Ｓ図 手６ 図
Claims (1)
- 温度上昇にともない出力電圧が上昇する特性を有する電
圧源と、前記電圧源の出力をゲート入力とし、ドレイン
が入力端子に接続され、ソースが所定のキャパシターを
介して接地されるとともに出力端子に接続されるＭＯＳ
トランジスタと、を備えることを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021787A JPS63246018A (ja) | 1987-03-31 | 1987-03-31 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021787A JPS63246018A (ja) | 1987-03-31 | 1987-03-31 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246018A true JPS63246018A (ja) | 1988-10-13 |
| JPH0581083B2 JPH0581083B2 (ja) | 1993-11-11 |
Family
ID=13712211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021787A Granted JPS63246018A (ja) | 1987-03-31 | 1987-03-31 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246018A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9150342B2 (en) | 2003-04-16 | 2015-10-06 | Intercontinental Great Brands Llc | Resealable tray container |
| US7963413B2 (en) | 2006-05-23 | 2011-06-21 | Kraft Foods Global Brands Llc | Tamper evident resealable closure |
| US8308363B2 (en) | 2006-05-23 | 2012-11-13 | Kraft Foods Global Brands Llc | Package integrity indicator for container closure |
| US8408792B2 (en) | 2007-03-30 | 2013-04-02 | Kraft Foods Global Brands Llc | Package integrity indicating closure |
| PL2368811T3 (pl) | 2010-03-23 | 2012-11-30 | Biscuit Gle | Opakowanie na produkty żywnościowe z możliwością wielokrotnego szczelnego zamykania i sposób wytwarzania |
-
1987
- 1987-03-31 JP JP8021787A patent/JPS63246018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581083B2 (ja) | 1993-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0116820B1 (en) | Complementary mos circuit | |
| JP3304539B2 (ja) | 基準電圧発生回路 | |
| CN1042269C (zh) | 使用cmos晶体管的基准电压发生器 | |
| JPH0951266A (ja) | 基板電圧を所望の値に維持するための回路及び方法 | |
| JPH05289760A (ja) | 基準電圧発生回路 | |
| JPH04312107A (ja) | 定電圧回路 | |
| US10938382B2 (en) | Electronic circuit and electronic device | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| US4158804A (en) | MOSFET Reference voltage circuit | |
| JPH0821680B2 (ja) | 集積回路 | |
| JP2528794B2 (ja) | ラツチアツプ保護回路付き集積回路 | |
| US4009432A (en) | Constant current supply | |
| JP2710113B2 (ja) | 相補性回路技術による集積回路 | |
| US5635869A (en) | Current reference circuit | |
| JPH07154964A (ja) | 低電圧チャージポンプ | |
| JP2528795B2 (ja) | ラツチアツプ保護回路付き集積回路 | |
| JP2809768B2 (ja) | 基準電位発生回路 | |
| JPS63246018A (ja) | 遅延回路 | |
| JP3324562B2 (ja) | 半導体集積回路 | |
| JP2560018B2 (ja) | Ｃｍｏｓ回路 | |
| JPH0794988A (ja) | Ｍｏｓ型半導体クランプ回路 | |
| KR930009056A (ko) | 제1전압 부스팅 회로를 가진 집적 회로 | |
| JPH065747B2 (ja) | Ｍｏｓ型半導体装置 | |
| TWI654510B (zh) | 偏壓電路 | |
| JPS63217970A (ja) | 半導体集積回路 |