JPH1117123A - Non-volatile memory element - Google Patents
Non-volatile memory elementInfo
- Publication number
- JPH1117123A JPH1117123A JP9165924A JP16592497A JPH1117123A JP H1117123 A JPH1117123 A JP H1117123A JP 9165924 A JP9165924 A JP 9165924A JP 16592497 A JP16592497 A JP 16592497A JP H1117123 A JPH1117123 A JP H1117123A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- information
- ferroelectric
- stored
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 87
- 239000003990 capacitor Substances 0.000 claims abstract description 212
- 239000000463 material Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 7
- 230000010287 polarization Effects 0.000 abstract description 23
- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000000126 substance Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910020684 PbZr Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、不揮発性記憶素
子に関し、特に、強誘電体のヒステリシス特性を利用し
て情報を記憶する技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory element, and more particularly to a technique for storing information using a hysteresis characteristic of a ferroelectric.
【０００２】[0002]
【従来の技術】不揮発性メモリとして、強誘電体膜を用
いたＦＥＴ（電界効果型トランジスタ）が提案されてい
る。強誘電体膜（たとえば、ＰＺＴ（ＰbＺrxＴi
1-xＯ3））を用いたＦＥＴの一例を図１０に示す。図１
０に示すＦＥＴ１２は、ＭＦＭＩＳ（Metal Ferroelect
ric Metal Insulator Silicon）構造のＦＥＴと呼ば
れ、半導体基板２のチャネル形成領域ＣＨの上に、ゲー
ト酸化膜４、フローティングゲート６、強誘電体膜８、
コントロールゲート１０をこの順に形成したものであ
る。2. Description of the Related Art As a nonvolatile memory, a field effect transistor (FET) using a ferroelectric film has been proposed. Ferroelectric film (for example, PZT (PbZr x Ti)
FIG. 10 shows an example of an FET using 1-xO 3 )). FIG.
0 is an MFMIS (Metal Ferroelect).
A gate oxide film 4, a floating gate 6, a ferroelectric film 8, a gate oxide film 4,
The control gate 10 is formed in this order.
【０００３】ＦＥＴ１２（Ｎチャンネル）の基板２を接
地し、コントロールゲート１０に正の電圧＋Ｖを与える
と強誘電体膜８は分極反転を起こす。コントロールゲー
ト１０の電圧を除去しても、強誘電体膜８の残留分極に
よりチャネル形成領域ＣＨには負の電荷が発生する。こ
れを「１」の状態とする。When the substrate 2 of the FET 12 (N-channel) is grounded and a positive voltage + V is applied to the control gate 10, the ferroelectric film 8 causes polarization reversal. Even if the voltage of the control gate 10 is removed, a negative charge is generated in the channel forming region CH due to the residual polarization of the ferroelectric film 8. This is referred to as "1".
【０００４】逆に、コントロールゲート１０に負の電圧
−Ｖを与えると、強誘電体膜８は逆方向に分極反転を起
こす。コントロールゲート１０の電圧を除去しても、強
誘電体膜８の残留分極によりチャネル形成領域ＣＨには
正の電荷が発生する。これを「０」の状態とする。この
ようにして、ＦＥＴ１２に情報（「１」または「０」）
を書込む。Conversely, when a negative voltage -V is applied to the control gate 10, the ferroelectric film 8 causes polarization reversal in the opposite direction. Even when the voltage of the control gate 10 is removed, a positive charge is generated in the channel formation region CH due to the residual polarization of the ferroelectric film 8. This is set to a state of “0”. Thus, the information (“1” or “0”) is stored in the FET 12.
Write.
【０００５】書込んだ情報を読み出すには、コントロー
ルゲート１０に読み出し電圧Ｖrを与える。読み出し電
圧Ｖrは、「１」の状態におけるＦＥＴ１２のしきい値
電圧Ｖth1と、「０」の状態におけるＦＥＴ１２のしき
い値電圧Ｖth0との間の値に設定されている。したがっ
て、コントロールゲート１０に読み出し電圧Ｖrを与え
たとき、所定のドレイン電流が流れたか否かを検出する
ことにより、書込まれた情報が「１」であったか「０」
であったかがわかる。読み出しを行なう際、書込まれた
情報が消えることはない。To read the written information, a read voltage Vr is applied to the control gate 10. The read voltage Vr is set to a value between the threshold voltage Vth1 of the FET 12 in the state of “1” and the threshold voltage Vth0 of the FET 12 in the state of “0”. Therefore, when the read voltage Vr is applied to the control gate 10, by detecting whether or not a predetermined drain current has flowed, the written information is "1" or "0".
You can see if it was. When reading is performed, the written information does not disappear.
【０００６】このように、強誘電体膜を用いたＦＥＴを
用いれば、いわゆる非破壊読み出しが可能となる。この
ため、従来の破壊読み出しの強誘電体メモリ（図示せ
ず）のように、読み出しを行なう際、記憶内容がいった
ん破壊されることはない。したがって、読み出し動作時
の動作速度が速い。また、消費電力が小さい。さらに、
強誘電体膜の劣化が少ないので、記憶内容保持に関する
信頼性が比較的高い。As described above, the use of the FET using the ferroelectric film enables so-called non-destructive reading. For this reason, when reading is performed as in a conventional destructive read ferroelectric memory (not shown), the stored contents are not once destroyed. Therefore, the operation speed during the read operation is high. Further, power consumption is small. further,
Since the deterioration of the ferroelectric film is small, the reliability of retaining the stored contents is relatively high.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記の
ような強誘電体膜を用いたＦＥＴには、つぎのような問
題点がある。図１１に示すように、書込み時において
は、ＦＥＴ１２は、強誘電体膜８を持つコンデンサＣf
（容量Ｃf）と、ゲート酸化膜４を持つコンデンサＣo
（容量Ｃo）とを直列に接続した形になっている。した
がって、基板２とコントロールゲート１０との間に電圧
Ｖ（＝＋Ｖまたは−Ｖ）を与えた場合、強誘電体膜８を
持つコンデンサＣfには、次式で示す分圧Ｖf、 Ｖf＝Ｃo／（Ｃf＋Ｃo）・Ｖ がかかる。However, the FET using the above ferroelectric film has the following problems. As shown in FIG. 11, at the time of writing, the FET 12 includes a capacitor Cf having a ferroelectric film 8.
(Capacitance Cf) and a capacitor Co having a gate oxide film 4
(Capacitance Co) in series. Therefore, when a voltage V (= + V or -V) is applied between the substrate 2 and the control gate 10, the capacitor Cf having the ferroelectric film 8 has divided voltages Vf, Vf = Co / (Cf + Co) · V
【０００８】書込み時に強誘電体膜８を分極反転させる
ためには、上述の分圧Ｖfをある程度大きくする必要が
ある。したがって、上式からわかるように、コンデンサ
Ｃoの容量に対するコンデンサＣfの容量をある程度小さ
くしなければならない。ところが、強誘電体膜８を構成
するＰＺＴの比誘電率εf（２００〜１０００）は、ゲ
ート酸化膜４を構成するＳiＯ2の比誘電率εo（３．
９）に比べかなり高い。In order to invert the polarization of the ferroelectric film 8 at the time of writing, it is necessary to increase the partial pressure Vf to some extent. Therefore, as can be seen from the above equation, the capacitance of the capacitor Cf with respect to the capacitance of the capacitor Co must be reduced to some extent. However, the dielectric constant .epsilon.f (200 to 1000) of PZT constituting the ferroelectric film 8, the dielectric constant of SiO 2 constituting the gate oxide film 4 .epsilon.o (3.
It is considerably higher than 9).
【０００９】このため、仮にゲート酸化膜４の厚さｔo
および強誘電体膜８の厚さｔfをそれぞれ一定とすれ
ば、上式の分圧Ｖfを大きくするには、強誘電体膜８の
面積に対しゲート酸化膜４の面積をかなり大きくしなけ
ればならない。これでは、不揮発性メモリのコンパクト
化を図ることができない。Therefore, if the thickness to of the gate oxide film 4 is assumed to be
If the thickness tf of the ferroelectric film 8 is constant, the area of the gate oxide film 4 must be considerably larger than the area of the ferroelectric film 8 in order to increase the partial pressure Vf in the above equation. No. This makes it impossible to reduce the size of the nonvolatile memory.
【００１０】一方、上式の分圧Ｖfを大きくするには、
強誘電体膜８の誘電率をゲート酸化膜４の誘電率と同程
度まで小さくすればよい。しかしながら、強誘電体膜８
の誘電率を小さくするのは容易ではない。仮に、ゲート
酸化膜４の誘電率と同程度の誘電率の強誘電体膜８を得
られたとしても、強誘電体膜の材料としては極く限られ
たものとなってしまうため、所望の特性の強誘電体膜を
得ることが難しい。On the other hand, to increase the partial pressure Vf in the above equation,
The dielectric constant of the ferroelectric film 8 may be reduced to about the same as the dielectric constant of the gate oxide film 4. However, the ferroelectric film 8
It is not easy to reduce the dielectric constant of the material. Even if the ferroelectric film 8 having the same dielectric constant as that of the gate oxide film 4 can be obtained, the material of the ferroelectric film is extremely limited. It is difficult to obtain a ferroelectric film having characteristics.
【００１１】さらに、情報を読み出す際にコントロール
ゲート１０（図１０参照）に与える読み出し電圧Ｖrに
よって強誘電体膜８の分極状態が反転することはない
が、繰り返して読み出しを行なうことにより、強誘電体
膜８の残留分極が徐々に小さくなって行き、やがて誤読
み出しが生ずる可能性がある。Further, when the information is read, the polarization state of the ferroelectric film 8 is not inverted by the read voltage Vr applied to the control gate 10 (see FIG. 10). The remanent polarization of the body film 8 gradually decreases, and there is a possibility that erroneous reading will occur in due course.
【００１２】この発明は、このような問題点を解決し、
所望の強誘電体材料を用いることができ、また、信頼性
が高く、記憶内容を破壊することなく読み出し等の処理
を行なうことが可能な不揮発性記憶素子を提供すること
を目的とする。[0012] The present invention solves such a problem,
It is an object of the present invention to provide a nonvolatile memory element which can use a desired ferroelectric material, has high reliability, and can perform processing such as reading without destroying stored contents.
【００１３】[0013]
【課題を解決するための手段】請求項１の不揮発性記憶
素子は、強誘電体のヒステリシス特性を利用して情報を
記憶する不揮発性記憶素子であって、強誘電体膜を備え
た第１のコンデンサ部と、第１のコンデンサ部の強誘電
体膜の誘電率と実質的に等しい誘電率の強誘電体膜を備
えるとともに第１のコンデンサ部と直列に接続された第
２のコンデンサ部と、を備え、直列に接続された第１の
コンデンサ部および第２のコンデンサ部の両端に、記憶
すべき情報に対応した電圧を印加することにより情報を
記憶するとともに、記憶された情報に対応して第１のコ
ンデンサ部と第２のコンデンサ部との接続部に生ずる電
圧に基づいて、所定の処理を行なうようにしたこと、を
特徴とする。According to a first aspect of the present invention, there is provided a nonvolatile memory element for storing information by utilizing a hysteresis characteristic of a ferroelectric material, wherein the first nonvolatile memory element includes a ferroelectric film. And a second capacitor unit having a ferroelectric film having a dielectric constant substantially equal to the dielectric constant of the ferroelectric film of the first capacitor unit and connected in series with the first capacitor unit. The information is stored by applying a voltage corresponding to the information to be stored to both ends of the first capacitor unit and the second capacitor unit connected in series, and corresponds to the stored information. A predetermined process is performed based on a voltage generated at a connection portion between the first capacitor portion and the second capacitor portion.
【００１４】請求項２の不揮発性記憶素子は、請求項１
の不揮発性記憶素子において、前記記憶された情報に対
応して第１のコンデンサ部と第２のコンデンサ部との接
続部に生ずる電圧に基づいて、当該記憶された情報を読
み出すようにしたこと、を特徴とする。According to a second aspect of the present invention, there is provided the nonvolatile memory element according to the first aspect.
Wherein the stored information is read based on a voltage generated at a connection between the first capacitor unit and the second capacitor unit in accordance with the stored information. It is characterized by.
【００１５】請求項３の不揮発性記憶素子は、請求項１
の不揮発性記憶素子において、前記記憶された情報に対
応して第１のコンデンサ部と第２のコンデンサ部との接
続部に生ずる電圧に基づいて、スイッチング動作を行な
うようにしたこと、を特徴とする。According to a third aspect of the present invention, there is provided the nonvolatile memory element according to the first aspect.
Wherein the switching operation is performed based on a voltage generated at a connection portion between the first capacitor portion and the second capacitor portion corresponding to the stored information. I do.
【００１６】請求項４の不揮発性記憶素子は、請求項１
ないし請求項３のいずれかの不揮発性記憶素子におい
て、前記所定の処理を行なう際に、直列に接続された第
１のコンデンサ部および第２のコンデンサ部の両端の電
位を実質的に等しくするようにしたこと、を特徴とす
る。According to a fourth aspect of the present invention, there is provided the nonvolatile memory element according to the first aspect.
4. The nonvolatile memory element according to claim 3, wherein, when performing the predetermined processing, the potentials at both ends of the first capacitor unit and the second capacitor unit connected in series are made substantially equal. Characterized in that:
【００１７】請求項５の不揮発性記憶素子は、請求項１
ないし請求項４のいずれかの不揮発性記憶素子におい
て、前記第１のコンデンサ部と第２のコンデンサ部との
接続部にゲートを接続した処理用トランジスタを設け、
当該処理用トランジスタを用いて前記所定の処理を行な
うようにしたこと、を特徴とする。According to a fifth aspect of the present invention, there is provided the nonvolatile memory element according to the first aspect.
5. The non-volatile memory element according to claim 4, wherein a processing transistor having a gate connected to a connection between the first capacitor and the second capacitor is provided.
The predetermined processing is performed using the processing transistor.
【００１８】請求項６の不揮発性記憶素子は、請求項５
の不揮発性記憶素子において、前記処理用トランジスタ
のゲート酸化膜を誘電体膜とするコンデンサ部の静電容
量が、第１のコンデンサ部の静電容量および第２のコン
デンサ部の静電容量のいずれに対しても、情報の記憶時
において実質的に無視し得る程度に小さいこと、を特徴
とする。According to a sixth aspect of the present invention, there is provided the nonvolatile memory element according to the fifth aspect.
In the nonvolatile memory element, the capacitance of the capacitor unit using the gate oxide film of the processing transistor as a dielectric film may be any one of the capacitance of the first capacitor unit and the capacitance of the second capacitor unit. Is also small enough to be substantially ignored when storing information.
【００１９】請求項７の不揮発性記憶素子は、請求項１
ないし請求項６のいずれかの不揮発性記憶素子におい
て、前記第１のコンデンサ部の静電容量および第２のコ
ンデンサ部の静電容量が実質的に等しいこと、を特徴と
する。According to a seventh aspect of the present invention, there is provided the nonvolatile storage element according to the first aspect.
7. The nonvolatile memory element according to claim 6, wherein a capacitance of the first capacitor portion and a capacitance of the second capacitor portion are substantially equal.
【００２０】請求項８の情報記憶方法は、強誘電体のヒ
ステリシス特性を利用して情報を記憶する方法であっ
て、誘電率が実質的に等しい２つのコンデンサ部であっ
て、少なくとも一方が強誘電体コンデンサ部である２つ
のコンデンサ部を直列に接続したものを用意し、直列に
接続された２つのコンデンサ部の両端に、記憶すべき情
報に対応した電圧を印加することで、強誘電体コンデン
サ部にかかる分圧に基づいて情報を記憶すること、を特
徴とする。According to an eighth aspect of the present invention, there is provided an information storage method for storing information utilizing a hysteresis characteristic of a ferroelectric substance, wherein two capacitor portions having substantially the same dielectric constant are used, and at least one of the two capacitor portions has a high dielectric constant. A capacitor in which two capacitor units, which are dielectric capacitor units, are connected in series is prepared, and a voltage corresponding to information to be stored is applied to both ends of the two capacitor units connected in series, thereby obtaining a ferroelectric substance. The information is stored based on the partial pressure applied to the capacitor unit.
【００２１】請求項９の記憶された情報に基づく処理方
法は、強誘電体のヒステリシス特性を利用して記憶され
た情報に基づいて所定の処理を行なう方法であって、誘
電率が実質的に等しい２つのコンデンサ部であって、少
なくとも一方が情報を記憶している強誘電体コンデンサ
部である２つのコンデンサ部を直列に接続したものを用
意し、直列に接続された２つのコンデンサ部の両端の電
位を実質的に等しくしたとき、記憶された情報に対応し
て２つのコンデンサ部の接続部に生ずる電圧に基づい
て、前記所定の処理を行なうこと、を特徴とする。According to a ninth aspect of the present invention, there is provided a processing method based on stored information, wherein a predetermined processing is performed based on information stored using a hysteresis characteristic of a ferroelectric substance. Two equal capacitor parts, at least one of which is a ferroelectric capacitor part storing information, is prepared by connecting two capacitor parts in series, and both ends of the two capacitor parts connected in series are prepared. When the potentials are substantially equalized, the predetermined processing is performed based on the voltage generated at the connection between the two capacitor sections in accordance with the stored information.
【００２２】[0022]
【発明の作用および効果】請求項１ないし請求項３の不
揮発性記憶素子は、強誘電体膜を備えた第１のコンデン
サ部と、第１のコンデンサ部の強誘電体膜の誘電率と実
質的に等しい誘電率の強誘電体膜を備え、第１のコンデ
ンサ部と直列に接続された第２のコンデンサ部とを備え
たことを特徴とする。According to a first aspect of the present invention, there is provided a nonvolatile memory element comprising: a first capacitor portion having a ferroelectric film; and a dielectric constant of the ferroelectric film of the first capacitor portion. A ferroelectric film having substantially the same dielectric constant, and a second capacitor unit connected in series with the first capacitor unit.
【００２３】したがって、強誘電体膜を構成する強誘電
体材料の誘電率の大きさにかかわらず、両コンデンサの
面積、強誘電体膜の厚さを調整することで、書込み時に
両コンデンサにかかる分圧比を所望の値に調整すること
ができる。このため、誘電率の制限を受けることなく、
所望の強誘電体材料を用いて、記憶素子を構成すること
ができる。Therefore, irrespective of the magnitude of the dielectric constant of the ferroelectric material constituting the ferroelectric film, by adjusting the area of both capacitors and the thickness of the ferroelectric film, it is possible to affect both capacitors during writing. The partial pressure ratio can be adjusted to a desired value. Therefore, without being restricted by the permittivity,
A storage element can be formed using a desired ferroelectric material.
【００２４】請求項４の不揮発性記憶素子は、所定の処
理を行なう際に、直列に接続された第１のコンデンサ部
および第２のコンデンサ部の両端の電位を実質的に等し
くするようにしたことを特徴とする。According to a fourth aspect of the present invention, in performing the predetermined processing, the potentials at both ends of the first capacitor portion and the second capacitor portion connected in series are made substantially equal. It is characterized by the following.
【００２５】したがって、第１のコンデンサ部と第２の
コンデンサ部との接続部に生ずる電圧に基づいて、記憶
内容の読み出しやスイッチング動作など所定の処理を行
なう際、コンデンサ部の強誘電体膜の残留分極が変化す
ることはない。このため、繰り返して所定の処理を行な
った場合でも、誤処理が生ずる可能性はほとんどない。
すなわち、記憶内容を破壊せずに所定の処理を可能とす
ることで、処理動作時の動作速度が速く、消費電力が小
さく、強誘電体膜の劣化の少ない、不揮発性記憶素子を
得ることができる上、処理回数に制限のない信頼性の極
めて高い不揮発性記憶素子を実現することができる。Therefore, when performing predetermined processing such as reading of stored contents or switching operation based on a voltage generated at a connection portion between the first capacitor portion and the second capacitor portion, the ferroelectric film of the capacitor portion is formed. The remanent polarization does not change. For this reason, even if the predetermined processing is repeatedly performed, there is almost no possibility that erroneous processing will occur.
That is, by enabling predetermined processing without destroying the stored contents, it is possible to obtain a non-volatile memory element with a high operation speed during processing operation, low power consumption, and little deterioration of the ferroelectric film. In addition, it is possible to realize a highly reliable non-volatile memory element which is not limited in the number of times of processing.
【００２６】請求項５の不揮発性記憶素子は、第１のコ
ンデンサ部と第２のコンデンサ部との接続部にゲートを
接続した処理用トランジスタを設け、当該処理用トラン
ジスタを用いて所定の処理を行なうようにしたことを特
徴とする。According to a fifth aspect of the present invention, there is provided a nonvolatile memory element, wherein a processing transistor having a gate connected to a connection portion between the first capacitor portion and the second capacitor portion is provided, and a predetermined process is performed using the processing transistor. It is characterized by performing.
【００２７】したがって、当該接続部の電位を処理用ト
ランジスタのドレイン電流に変換し、ドレイン電流の大
きさに基づいて、記憶された情報を読み出すことができ
る。すなわち、たとえばドレイン電流が、所定の基準値
より大きいか否かを検出することにより、記憶された情
報を容易かつ、正確に読み出すことができる。Therefore, the potential of the connection portion can be converted into the drain current of the processing transistor, and the stored information can be read based on the magnitude of the drain current. That is, by detecting whether or not the drain current is greater than a predetermined reference value, the stored information can be easily and accurately read.
【００２８】また、当該接続部の電位に基づいて処理用
トランジスタをスイッチングすることができる。すなわ
ち、たとえば接続部の電位が所定の基準値より大きいか
否かにより、記憶された情報に対応させて、処理用トラ
ンジスタをＯＮにしたりＯＦＦにしたりすることができ
る。Further, the processing transistor can be switched based on the potential of the connection. That is, for example, the processing transistor can be turned on or off in accordance with the stored information depending on whether or not the potential of the connection portion is higher than a predetermined reference value.
【００２９】請求項６の不揮発性記憶素子は、処理用ト
ランジスタのゲート酸化膜を誘電体膜とするコンデンサ
部の静電容量が、第１のコンデンサ部の静電容量および
第２のコンデンサ部の静電容量のいずれに対しても、情
報の記憶時において実質的に無視し得る程度に小さいこ
とを特徴とする。According to a sixth aspect of the present invention, in the nonvolatile memory element, the capacitance of the capacitor portion using the gate oxide film of the processing transistor as the dielectric film is equal to the capacitance of the first capacitor portion and the capacitance of the second capacitor portion. It is characterized in that any of the capacitances is substantially negligible when storing information.
【００３０】したがって、情報の記憶時において、直列
に接続された第１のコンデンサ部および第２のコンデン
サ部の両端に情報に対応した電圧を印加した場合、ほ
ぼ、第１のコンデンサ部および第２のコンデンサ部の静
電容量の比にしたがって、該電圧が分配される。このた
め、両コンデンサの静電容量の比を設定することによ
り、ほぼ所望の分圧比を得ることができる。Therefore, when information is stored, when a voltage corresponding to information is applied to both ends of the first capacitor unit and the second capacitor unit connected in series, almost the first capacitor unit and the second capacitor unit are connected. The voltage is distributed according to the ratio of the capacitances of the capacitor units. Therefore, by setting the ratio between the capacitances of the two capacitors, a substantially desired voltage division ratio can be obtained.
【００３１】請求項７の不揮発性記憶素子は、第１のコ
ンデンサ部の静電容量および第２のコンデンサ部の静電
容量が、実質的に等しいことを特徴とする。したがっ
て、両コンデンサ部の強誘電体膜の厚さを同一にした場
合には、両コンデンサの面積が実質的に等しくなる。こ
のため、面積効率が向上し、記憶素子をよりコンパクト
に構成することができる。According to a seventh aspect of the present invention, in the nonvolatile memory element, the capacitance of the first capacitor and the capacitance of the second capacitor are substantially equal. Therefore, when the thicknesses of the ferroelectric films of both capacitor portions are the same, the areas of both capacitors become substantially equal. Therefore, the area efficiency is improved, and the storage element can be configured more compactly.
【００３２】請求項８の情報記憶方法は、誘電率が実質
的に等しい２つのコンデンサ部であって、少なくとも一
方が強誘電体コンデンサ部である２つのコンデンサ部を
直列に接続したものを用意し、直列に接続された２つの
コンデンサ部の両端に、記憶すべき情報に対応した電圧
を印加することで、強誘電体コンデンサ部にかかる分圧
に基づいて情報を記憶することを特徴とする。したがっ
て、両コンデンサの面積、強誘電体膜の厚さを調整する
ことで、情報の記憶時に両コンデンサにかかる分圧比を
所望の値に調整することができる。According to an eighth aspect of the present invention, there is provided an information storage method in which two capacitor sections having substantially the same dielectric constant, and at least one of which is a ferroelectric capacitor section, is connected in series. By applying a voltage corresponding to information to be stored to both ends of two capacitor units connected in series, information is stored based on a partial voltage applied to the ferroelectric capacitor unit. Therefore, by adjusting the area of both capacitors and the thickness of the ferroelectric film, the voltage division ratio applied to both capacitors at the time of storing information can be adjusted to a desired value.
【００３３】請求項９の記憶された情報に基づく処理方
法は、誘電率が実質的に等しい２つのコンデンサ部であ
って、少なくとも一方は情報を記憶している強誘電体コ
ンデンサ部である２つのコンデンサ部を直列に接続した
ものを用意し、直列に接続された２つのコンデンサ部の
両端の電位を実質的に等しくしたとき、記憶された情報
に対応して２つのコンデンサ部の接続部に生ずる電圧に
基づいて、所定の処理を行なうことを特徴とする。した
がって、記憶された情報を読み出したり、記憶された情
報に基づいてスイッチング動作を行なったりした場合
に、強誘電体コンデンサ部の残留分極が変化することは
ない。このため、繰り返して処理を行なった場合でも、
誤処理を生ずる可能性はほとんどない。According to a ninth aspect of the present invention, there is provided a processing method based on stored information, wherein two capacitor units having substantially the same dielectric constant are at least one of which is a ferroelectric capacitor unit storing information. When a capacitor connected in series is prepared and the potentials at both ends of the two capacitors connected in series are made substantially equal, a voltage is generated at the connection between the two capacitors in accordance with the stored information. A predetermined process is performed based on the voltage. Therefore, when the stored information is read out or the switching operation is performed based on the stored information, the remanent polarization of the ferroelectric capacitor does not change. Therefore, even if the processing is repeated,
There is almost no possibility of erroneous processing.
【００３４】[0034]
【発明の実施の形態】図１に、この発明の一実施形態に
よる不揮発性記憶素子であるメモリセル２０を備えた不
揮発性メモリの一部を示す。メモリセル２０は、強誘電
体のヒステリシス特性を利用して情報を記憶する不揮発
性の記憶素子であって、第１のコンデンサ部であるコン
デンサＣf1と、コンデンサＣf1と直列に接続された第２
のコンデンサ部であるコンデンサＣf2とを備えている。FIG. 1 shows a part of a nonvolatile memory having a memory cell 20 as a nonvolatile storage element according to an embodiment of the present invention. The memory cell 20 is a non-volatile storage element that stores information using a hysteresis characteristic of a ferroelectric substance, and includes a capacitor Cf1 as a first capacitor unit and a second capacitor Cf1 connected in series with the capacitor Cf1.
And a capacitor Cf2, which is a capacitor section of FIG.
【００３５】後述するように、コンデンサＣf1は、強誘
電体膜３６（図３Ａ参照）を備えた強誘電体コンデンサ
である。コンデンサＣf2も、コンデンサＣf1と同一の工
程で形成される。したがって、コンデンサＣf1とコンデ
ンサＣf2とは同一の強誘電体材料（すなわち、同一の誘
電率を有する材料）で構成され、同一の厚さを持った強
誘電体コンデンサである。コンデンサＣf1とコンデンサ
Ｃf2とのカップリング比（容量比）を、それぞれのコン
デンサの上部電極３８、１３８の面積比により調整して
いる（図２参照）。この実施形態においては、コンデン
サの上部電極３８、１３８の面積比が、約２対１になる
よう設定している。As will be described later, the capacitor Cf1 is a ferroelectric capacitor provided with a ferroelectric film 36 (see FIG. 3A). The capacitor Cf2 is also formed in the same step as the capacitor Cf1. Therefore, the capacitors Cf1 and Cf2 are ferroelectric capacitors made of the same ferroelectric material (ie, a material having the same dielectric constant) and having the same thickness. The coupling ratio (capacity ratio) between the capacitors Cf1 and Cf2 is adjusted by the area ratio of the upper electrodes 38 and 138 of each capacitor (see FIG. 2). In this embodiment, the area ratio of the upper electrodes 38 and 138 of the capacitor is set to be about 2: 1.
【００３６】直列に接続されたコンデンサＣf1およびコ
ンデンサＣf2の両端、すなわちメモリセル２０の両端部
２０ａ，２０ｂは、それぞれ、選択トランジスタＳＴ１
のソース２６、選択トランジスタＳＴ２のソースに接続
されている。選択トランジスタＳＴ１のドレイン２８、
選択トランジスタＳＴ２のドレインは、それぞれ、デー
タラインＤＬ０、ＤＬ１に接続されている。選択トラン
ジスタＳＴ１、ＳＴ２のゲートは、ワードラインＷＬに
接続されている。ワードラインＷＬは、Ｙデコーダ４６
に接続されている。Ｙデコーダ４６は、制御部（図示せ
ず）からの指令により、選択トランジスタＳＴ１、ＳＴ
２をＯＮまたはＯＦＦとする。Both ends of the capacitors Cf1 and Cf2 connected in series, that is, both ends 20a and 20b of the memory cell 20 are respectively connected to the selection transistor ST1.
Of the select transistor ST2. The drain 28 of the select transistor ST1,
The drains of the selection transistors ST2 are connected to the data lines DL0 and DL1, respectively. The gates of the select transistors ST1, ST2 are connected to the word line WL. The word line WL is connected to the Y decoder 46.
It is connected to the. The Y-decoder 46 selects the selection transistors ST1, ST1 in response to a command from a control unit (not shown).
2 is turned ON or OFF.
【００３７】データラインＤＬ０、ＤＬ１は、Ｘデコー
ダ４４に接続されている。Ｘデコーダ４４は、制御部か
らの指令により、データラインＤＬ０、ＤＬ１をそれぞ
れ、「Ｈ」，「Ｌ」または「ＯＰＥＮ」状態とする。デ
ータラインＤＬ０、ＤＬ１、選択トランジスタＳＴ１、
ＳＴ２を介して、メモリセル２０の両端に、記憶すべき
情報に対応した電圧を印加することにより、メモリセル
２０に情報を書込む。The data lines DL0 and DL1 are connected to the X decoder 44. The X decoder 44 sets the data lines DL0 and DL1 to the "H", "L" or "OPEN" state, respectively, according to a command from the control unit. Data lines DL0 and DL1, select transistors ST1,
Information is written to the memory cell 20 by applying a voltage corresponding to the information to be stored to both ends of the memory cell 20 via ST2.
【００３８】メモリセル２０を構成するコンデンサＣf1
とコンデンサＣf2との接続部２０ｃ（図１参照）は、ア
ルミ配線４３、ゲート配線３１（図２参照）を介して、
処理用トランジスタＰＴのゲートに接続されている。処
理用トランジスタＰＴのゲート酸化膜を誘電体膜とする
コンデンサ（図示せず）の静電容量は、コンデンサＣf1
の静電容量およびコンデンサＣf2の静電容量のいずれに
対しても、書込み時において実質的に無視し得る程度に
小さくなるよう構成されている。The capacitor Cf1 constituting the memory cell 20
20c (see FIG. 1) between the capacitor and the capacitor Cf2 is connected via an aluminum wiring 43 and a gate wiring 31 (see FIG. 2).
It is connected to the gate of the processing transistor PT. The capacitance of a capacitor (not shown) using the gate oxide film of the processing transistor PT as a dielectric film is equal to the capacitance of the capacitor Cf1.
, And both the capacitance of the capacitor Cf2 and the capacitance of the capacitor Cf2 are configured to be substantially negligible during writing.
【００３９】処理用トランジスタＰＴのドレインはセン
スラインＳＬを介してセンスアンプ４８に接続されてい
る。The drain of the processing transistor PT is connected to the sense amplifier 48 via the sense line SL.
【００４０】メモリセル２０に記憶された情報を読み出
すには、データラインＤＬ０、ＤＬ１、選択トランジス
タＳＴ１、ＳＴ２を介して、たとえば、メモリセル２０
の両端部２０ａ，２０ｂに、接地（グランド）電位を与
える。このとき、コンデンサＣf1とコンデンサＣf2との
接続部２０ｃに生ずる電圧に基づいて記憶された情報を
読み出すようにしている。すなわち、当該接続部２０ｃ
にゲートを接続した処理用トランジスタＰＴのセンスラ
インＳＬを流れるドレイン電流をセンスアンプ４８によ
り検知することにより、書込まれた情報を読み出す。In order to read information stored in the memory cell 20, for example, via the data lines DL0 and DL1, and the select transistors ST1 and ST2, for example, the memory cell 20 is read.
Is applied to both ends 20a and 20b of the. At this time, the stored information is read based on the voltage generated at the connection 20c between the capacitor Cf1 and the capacitor Cf2. That is, the connection portion 20c
The written information is read out by detecting the drain current flowing through the sense line SL of the processing transistor PT whose gate is connected to the sense amplifier 48 by the sense amplifier 48.
【００４１】図２に、メモリセル２０および周辺部の実
体的な平面構成の一例を示す。図３Ａは、図２の断面３
Ａ−３Ａ（すなわちコンデンサＣf1の断面）を示す図面
である。図３Ｂは、図２の断面３Ｂ−３Ｂ（すなわちア
ルミ配線４３の断面）を示す図面である。FIG. 2 shows an example of a substantial plane configuration of the memory cell 20 and the peripheral portion. FIG. 3A is a cross-sectional view of FIG.
4 is a drawing showing A-3A (that is, a cross section of the capacitor Cf1). FIG. 3B is a drawing showing a cross section 3B-3B of FIG. 2 (that is, a cross section of the aluminum wiring 43).
【００４２】図３Ａに示すように、シリコン基板２２の
上部に素子分離のためのＬＯＣＯＳ２４を設け、ＬＯＣ
ＯＳ２４の上部に、層間膜３２を介してコンデンサＣf1
が形成されている。コンデンサＣf1は、下部電極３４、
強誘電体膜３６、上部電極３８をこの順に積み重ねるよ
う構成されている。As shown in FIG. 3A, a LOCOS 24 for element isolation is provided on
A capacitor Cf1 is provided above the OS 24 via an interlayer film 32.
Are formed. The capacitor Cf1 is connected to the lower electrode 34,
The ferroelectric film 36 and the upper electrode 38 are stacked in this order.
【００４３】コンデンサＣf1の上部電極３８は、アルミ
配線４０を介して、選択トランジスタＳＴ１のソース２
６に接続されている。選択トランジスタＳＴ１のドレイ
ン２８は、データラインＤＬ０に接続されている。選択
トランジスタＳＴ１のチャネル形成領域ＣＨの上方に設
けられたゲートＧは、ワードラインＷＬを介して選択ト
ランジスタＳＴ２のゲートに接続されている（図２参
照）。これらを覆うように、パッシベーション膜４２が
形成されている。The upper electrode 38 of the capacitor Cf1 is connected to the source 2 of the selection transistor ST1 via the aluminum wiring 40.
6 is connected. The drain 28 of the selection transistor ST1 is connected to the data line DL0. The gate G provided above the channel formation region CH of the select transistor ST1 is connected to the gate of the select transistor ST2 via the word line WL (see FIG. 2). A passivation film 42 is formed to cover these.
【００４４】コンデンサＣf2も、コンデンサＣf1とほぼ
同様の構成である。図２に示すように、コンデンサＣf1
およびコンデンサＣf2の強誘電体膜３６は、連続して形
成されている。また、コンデンサＣf1およびコンデンサ
Ｃf2の下部電極３４は連続して形成され、アルミ配線４
３に接続されている（図３Ｂ参照）。上述のように、ア
ルミ配線４３は、ゲート配線３１を介して、処理用トラ
ンジスタＰＴのゲートに接続されている（図２参照）。The capacitor Cf2 has substantially the same configuration as the capacitor Cf1. As shown in FIG.
The ferroelectric film 36 of the capacitor Cf2 is formed continuously. The lower electrodes 34 of the capacitors Cf1 and Cf2 are formed continuously, and the aluminum wiring 4
3 (see FIG. 3B). As described above, the aluminum wiring 43 is connected to the gate of the processing transistor PT via the gate wiring 31 (see FIG. 2).
【００４５】つぎに、図１に示すメモリセル２０に情報
を書込む場合の動作、およびメモリセル２０に書込まれ
た情報を読み出す場合の動作について説明する。図４Ａ
は、書込みの場合の動作テーブルを表わす。図４Ｂは、
読み出しの場合の動作テーブルを表わす。図５Ａは、情
報「１」を書込む場合におけるメモリセル２０の等価回
路を模式的に表わした図面である。図５Ｂは、情報
「１」を読み出す場合におけるメモリセル２０の等価回
路を模式的に表わした図面である。図６は、コンデンサ
Ｃf1の電圧と電荷の関係を表わす図面である。図７は、
メモリセル２０に書込まれた情報（「１」および
「０」）をパラメータとして表わした場合における、処
理用トランジスタＰＴのソース・ドレイン間にに印加さ
れる読み出し電圧Ｖsと、ドレイン電流Ｉddとの関係を
示す図面である。Next, an operation for writing information in the memory cell 20 shown in FIG. 1 and an operation for reading information written in the memory cell 20 will be described. FIG. 4A
Represents an operation table for writing. FIG. 4B
9 shows an operation table in the case of reading. FIG. 5A is a diagram schematically illustrating an equivalent circuit of the memory cell 20 when the information “1” is written. FIG. 5B is a diagram schematically illustrating an equivalent circuit of the memory cell 20 when information “1” is read. FIG. 6 is a diagram showing the relationship between the voltage of the capacitor Cf1 and the charge. FIG.
When the information (“1” and “0”) written in the memory cell 20 is represented as a parameter, the read voltage Vs applied between the source and the drain of the processing transistor PT and the drain current Idd It is a drawing showing a relationship.
【００４６】図１および図４Ａに基づいて、図５Ａ、図
６を参照しつつ、メモリセル２０に情報を書込む場合の
動作を説明する。メモリセル２０に情報「１」を書込む
には、図４Ａに示すように、Ｘデコーダ４４（図１参
照）によりデータラインＤＬ０を「Ｌ」にするととも
に、データラインＤＬ１を「Ｈ」にする。また、Ｙデコ
ーダ４６（図１参照）によりワードラインＷＬを「Ｈ」
にする。これにより、選択トランジスタＳＴ１，ＳＴ２
がＯＮになるので、メモリセル２０のコンデンサＣf1側
の端部２０ａが「Ｌ」になるとともに、コンデンサＣf2
側の端部２０ｂが「Ｈ」になる。An operation for writing information to the memory cell 20 will be described with reference to FIGS. 1 and 4A and FIGS. 5A and 6. To write information "1" into the memory cell 20, as shown in FIG. 4A, the data line DL0 is set to "L" and the data line DL1 is set to "H" by the X decoder 44 (see FIG. 1). . The word line WL is set to “H” by the Y decoder 46 (see FIG. 1).
To Thereby, the selection transistors ST1, ST2
Is turned ON, the end 20a of the memory cell 20 on the capacitor Cf1 side becomes "L", and the capacitor Cf2
The side end 20b becomes “H”.
【００４７】なお、センスラインＳＬは、「Ｌ」，
「Ｈ」，「ＯＰＥＮ」のいずれの状態であってもよい
し、これら以外の状態であってもよい。The sense line SL has "L",
The state may be any of "H" and "OPEN", and may be other states.
【００４８】処理用トランジスタＰＴのゲート酸化膜を
誘電体膜とするコンデンサをコンデンサＣoxとした場合
の、状態「１」を書込む際のメモリセル２０の等価回路
を図５Ａに示す。コンデンサＣf1に誘起される電荷およ
びコンデンサＣoxに誘起される電荷の和が、コンデンサ
Ｃf2に誘起される電荷に等しい。FIG. 5A shows an equivalent circuit of the memory cell 20 when the state “1” is written in the case where the capacitor Cox is used as a capacitor in which the gate oxide film of the processing transistor PT is a dielectric film. The sum of the charge induced in the capacitor Cf1 and the charge induced in the capacitor Cox is equal to the charge induced in the capacitor Cf2.
【００４９】前述のように、コンデンサＣoxの静電容量
は、コンデンサＣf1の静電容量およびコンデンサＣf2の
静電容量のいずれに対しても、書込み時において実質的
に無視し得る程度に小さくなるよう構成されているの
で、コンデンサＣoxに誘起される電荷は、実際には極め
て小さい。したがって、書込み時においては、コンデン
サＣoxの静電容量を無視することとする。また、実際に
は、コンデンサＣf1の容量およびコンデンサＣf2の容量
は、ともに一定ではなく、印加される電圧および履歴に
より異なるが、説明の便宜上、図５Ａの状態におけるコ
ンデンサＣf1の容量をＣf1とし、コンデンサＣf2の容量
をＣf2とする。As described above, the capacitance of the capacitor Cox is so small as to be substantially negligible at the time of writing to both the capacitance of the capacitor Cf1 and the capacitance of the capacitor Cf2. As a result, the charge induced in the capacitor Cox is actually extremely small. Therefore, at the time of writing, the capacitance of the capacitor Cox is ignored. Also, in practice, the capacitance of the capacitor Cf1 and the capacitance of the capacitor Cf2 are not constant, and vary depending on the applied voltage and history. However, for convenience of explanation, the capacitance of the capacitor Cf1 in the state of FIG. The capacity of Cf2 is defined as Cf2.
【００５０】いま、容量Ｃf1と容量Ｃf2との間に次の関
係 Ｃf1＝２Ｃf2 があると仮定すると、 Ｖ1＝Ｃf2／（Ｃf1＋Ｃf2）・Ｖw ＝１／３・Ｖw となる。ただし、端部２０ａ、２０ｂ間に印加される電
圧をＶw（＝＋５Ｖ）としている。Assuming that the following relationship Cf1 = 2Cf2 exists between the capacitances Cf1 and Cf2, V1 = Cf2 / (Cf1 + Cf2) .Vw = 1 / 3.Vw. However, the voltage applied between the ends 20a and 20b is Vw (= + 5V).
【００５１】このときのコンデンサＣf1の分極状態は、
図６のＰ１で表わされる。分圧Ｖ1（＝＋５／３Ｖ）に
より、コンデンサＣf1は分極反転を生じていることが分
る。The polarization state of the capacitor Cf1 at this time is
It is represented by P1 in FIG. It can be seen that polarization inversion has occurred in the capacitor Cf1 due to the partial pressure V1 (= + 5 / 3V).
【００５２】この状態から、端部２０ａ、２０ｂ間に印
加していた電圧を開放すると（すなわちスタンバイ状態
にすると）、メモリセル２０の等価回路は、図５Ｂと同
じような状態になる。すなわち、各コンデンサの電荷は
一部放電されるものの、コンデンサＣf1およびコンデン
サＣf2は強誘電体コンデンサであるので、所定量の電荷
が残留する。この結果、コンデンサＣf1には残留電荷に
基づく電圧Ｖ２が生ずる。このときのコンデンサＣf1の
分極状態は、図６のＰ２で表わされる。図５Ｂから分る
ように、この電圧Ｖ２と同じ電圧がコンデンサＣoxに生
じている。When the voltage applied between the ends 20a and 20b is released from this state (that is, when the standby state is established), the equivalent circuit of the memory cell 20 is in a state similar to that of FIG. 5B. That is, although a part of the electric charge of each capacitor is discharged, a predetermined amount of electric charge remains because the capacitors Cf1 and Cf2 are ferroelectric capacitors. As a result, a voltage V2 based on the residual charge is generated in the capacitor Cf1. The polarization state of the capacitor Cf1 at this time is represented by P2 in FIG. As can be seen from FIG. 5B, the same voltage as the voltage V2 is generated in the capacitor Cox.
【００５３】つぎに、メモリセル２０に情報「０」を書
込むには、情報「１」を書込む場合とは逆に、図４Ａに
示すように、データラインＤＬ０を「Ｈ」にするととも
に、データラインＤＬ１を「Ｌ」にすればよい。これに
より、メモリセル２０のコンデンサＣf1側の端部２０ａ
が「Ｈ」になるとともに、コンデンサＣf2側の端部２０
ｂが「Ｌ」になる。Next, to write information "0" into the memory cell 20, the data line DL0 is set to "H" as shown in FIG. , The data line DL1 may be set to “L”. Thereby, the end 20a of the memory cell 20 on the capacitor Cf1 side is formed.
Becomes “H” and the end 20 on the capacitor Cf2 side
b becomes “L”.
【００５４】このときのコンデンサＣf1の分極状態は、
図６のＰ３で表わされる。コンデンサＣf1にかかる分圧
Ｖ３により、コンデンサＣf1は分極反転を生じているこ
とが分る。分極反転の方向は、情報「１」を書込んだ場
合と逆の方向である。The polarization state of the capacitor Cf1 at this time is as follows.
It is represented by P3 in FIG. It can be seen from the voltage division V3 applied to the capacitor Cf1 that the capacitor Cf1 has undergone polarization reversal. The direction of the polarization reversal is opposite to the direction in which the information “1” is written.
【００５５】この状態から、端部２０ａ、２０ｂ間に印
加していた電圧を開放すると、コンデンサＣf1の分極状
態は、図６のＰ４に移る。When the voltage applied between the ends 20a and 20b is released from this state, the polarization state of the capacitor Cf1 shifts to P4 in FIG.
【００５６】つぎに、図１および図４Ｂに基づいて、図
５Ｂ、図６、図７を参照しつつ、メモリセル２０に書込
まれた情報を読み出す場合の動作を説明する。メモリセ
ル２０から情報を読み出すには、図４Ｂに示すように、
Ｘデコーダ４４（図１参照）によりデータラインＤＬ
０、ＤＬ１をともに「Ｌ」にする。また、Ｙデコーダ４
６（図１参照）によりワードラインＷＬを「Ｈ」にす
る。これにより、選択トランジスタＳＴ１，ＳＴ２がＯ
Ｎになるので、メモリセル２０のコンデンサＣf1側の端
部２０ａ、および、コンデンサＣf2側の端部２０ｂはと
もに「Ｌ」になる。また、センスラインＳＬには、読み
出し電圧Ｖsが与えられる。Next, an operation for reading information written in the memory cell 20 will be described based on FIGS. 1 and 4B and with reference to FIGS. 5B, 6, and 7. To read information from the memory cell 20, as shown in FIG. 4B,
The X decoder 44 (see FIG. 1) provides the data line DL
0 and DL1 are both set to “L”. Also, the Y decoder 4
6 (see FIG. 1), the word line WL is set to "H". As a result, the select transistors ST1 and ST2
Therefore, the end 20a on the capacitor Cf1 side and the end 20b on the capacitor Cf2 side of the memory cell 20 both become "L". The read voltage Vs is applied to the sense line SL.
【００５７】いま、メモリセル２０に情報「１」が書込
まれていると仮定すると、このときのコンデンサＣf1の
分極状態は、図６のＰ２で表わされる。すなわち、端部
２０ａ、２０ｂ間に印加していた電圧を開放した状態
（つまりスタンバイ状態）と同じである。このとき、図
１の接続点２０ｃの電圧、すなわち処理用トランジスタ
ＰＴのゲートにかかる電圧は、前述のＶ２（正）であ
る。Assuming that information "1" is written in the memory cell 20, the polarization state of the capacitor Cf1 at this time is represented by P2 in FIG. That is, this is the same as the state where the voltage applied between the ends 20a and 20b is released (that is, the standby state). At this time, the voltage at the connection point 20c in FIG. 1, that is, the voltage applied to the gate of the processing transistor PT is V2 (positive) described above.
【００５８】一方、メモリセル２０に情報「０」が書込
まれていると仮定すると、このときのコンデンサＣf1の
分極状態は、図６のＰ４で表わされる。このとき、接続
点２０ｃの電圧、すなわち処理用トランジスタＰＴのゲ
ートにかかる電圧はＶ４（負）である。On the other hand, assuming that information "0" is written in memory cell 20, the polarization state of capacitor Cf1 at this time is represented by P4 in FIG. At this time, the voltage at the connection point 20c, that is, the voltage applied to the gate of the processing transistor PT is V4 (negative).
【００５９】上述のように、図７はメモリセル２０に書
込まれた情報（「１」および「０」）、すなわち処理用
トランジスタＰＴのゲートにかかる電圧（Ｖ２（正）お
よびＶ４（負））をパラメータとして表わした場合にお
ける、処理用トランジスタＰＴのソース・ドレイン間に
印加される読み出し電圧Ｖsと、ドレイン電流Ｉddとの
関係を示す図面である。As described above, FIG. 7 shows the information ("1" and "0") written in the memory cell 20, that is, the voltages (V2 (positive) and V4 (negative)) applied to the gate of the processing transistor PT. 4) is a drawing showing a relationship between a read voltage Vs applied between the source and the drain of the processing transistor PT and a drain current Idd in the case where) is expressed as a parameter.
【００６０】図７に示すように、読み出し電圧Ｖsを、
たとえば０．７５Ｖに設定すると、メモリセル２０に書
込まれた情報（「Ｈ」または「Ｌ」）に対応するドレイ
ン電流Ｉddの比は、約１０8：１となることが分る。こ
のときのドレイン電流Ｉddをセンスアンプ４８により検
出することにより、書込まれた情報が何であったかを知
ることができる。As shown in FIG. 7, the read voltage Vs is
For example, when the voltage is set to 0.75 V, the ratio of the drain current Idd corresponding to the information (“H” or “L”) written in the memory cell 20 is about 10 8 : 1. By detecting the drain current Idd at this time by the sense amplifier 48, it is possible to know what the written information was.
【００６１】上述のように、読み出し動作時におけるコ
ンデンサＣf1の分極状態は、スタンバイ状態、すなわ
ち、端部２０ａ、２０ｂ間に印加していた電圧を開放し
た状態と同じであるから、読み出し動作によってコンデ
ンサＣf1の分極状態が変動することはない。同様に、コ
ンデンサＣf2の分極状態も変動することはない。このた
め、読み出し動作を何回行なっても、メモリセル２０に
書込まれた情報が変化することはない。As described above, the polarization state of the capacitor Cf1 during the read operation is the same as the standby state, that is, the state in which the voltage applied between the ends 20a and 20b is released. The polarization state of Cf1 does not change. Similarly, the polarization state of the capacitor Cf2 does not change. Therefore, no matter how many times the read operation is performed, the information written in the memory cell 20 does not change.
【００６２】なお、読み出し動作の場合、データライン
ＤＬ１を「Ｌ」としたが、データラインＤＬ１は「ＯＰ
ＥＮ」であってもよい。In the read operation, the data line DL1 is set to "L", but the data line DL1 is set to "OP".
EN ”.
【００６３】つぎに、図８に、この発明の他の実施形態
であるＰＬＤ（Programmable LogicDevice）の一部を示
す。このＰＬＤは、前述の不揮発性メモリ（図１参照）
同様、不揮発性記憶素子であるメモリセル２０を備えて
いる。ただし、図８のＰＬＤは、センスアンプ４８を備
えていない点で、図１の不揮発性メモリと異なる。図８
のＰＬＤにおいては、処理用トランジスタＰＴは、スイ
ッチングトランジスタとして機能する。FIG. 8 shows a part of a PLD (Programmable Logic Device) according to another embodiment of the present invention. This PLD uses the above-mentioned nonvolatile memory (see FIG. 1).
Similarly, a memory cell 20 which is a nonvolatile storage element is provided. However, the PLD of FIG. 8 differs from the nonvolatile memory of FIG. 1 in that it does not include the sense amplifier 48. FIG.
In the PLD, the processing transistor PT functions as a switching transistor.
【００６４】すなわち、メモリセル２０に書込んだ情報
に対応させて、処理用トランジスタＰＴをＯＮまたはＯ
ＦＦとし、これにより、処理用トランジスタＰＴのドレ
イン側の端子５０とソース側の端子５２とを電気的に接
続したり、切断したりする。処理用トランジスタＰＴの
ドレイン側の端子５０、ソース側の端子５２には、論理
素子（図示せず）などが接続されている。したがって、
多数のメモリセル２０および処理用トランジスタＰＴを
設け、それぞれのメモリセル２０に、適当に情報を記憶
させることで、複数の論理素子等を組合せ、所望の機能
を奏する論理回路装置を得ることができる。また、メモ
リセル２０に記憶させる情報を書換えることにより、該
機能を随時変更することができる。That is, the processing transistor PT is turned on or off in accordance with the information written in the memory cell 20.
The FF is used to electrically connect or disconnect the drain-side terminal 50 and the source-side terminal 52 of the processing transistor PT. A logic element (not shown) and the like are connected to the terminal 50 on the drain side and the terminal 52 on the source side of the processing transistor PT. Therefore,
By providing a large number of memory cells 20 and processing transistors PT, and by appropriately storing information in each memory cell 20, a plurality of logic elements and the like can be combined to obtain a logic circuit device having a desired function. . In addition, the function can be changed at any time by rewriting the information stored in the memory cell 20.
【００６５】図９Ａは、メモリセル２０に情報を書込む
場合の動作テーブルである。図９Ｂは、スイッチング動
作を行なう場合の動作テーブルである。メモリセル２０
に情報を書込む場合の動作は、前述の不揮発性メモリの
場合（図４Ａ参照）と同様である。FIG. 9A is an operation table for writing information in the memory cell 20. FIG. 9B is an operation table for performing a switching operation. Memory cell 20
The operation when writing information to the non-volatile memory is the same as that for the above-described nonvolatile memory (see FIG. 4A).
【００６６】つぎに、図８および図９Ｂに基づいて、Ｐ
ＬＤのスイッチング動作を説明する。スイッチング動作
をさせるためには、図９Ｂに示すように、Ｘデコーダ４
４（図８参照）によりデータラインＤＬ０、ＤＬ１をと
もに「Ｌ」にする。また、Ｙデコーダ４６（図８参照）
によりワードラインＷＬを「Ｈ」にする。これは、前述
の不揮発性メモリにおける読み出し動作の場合（図４Ｂ
参照）とほぼ同様である。Next, based on FIGS. 8 and 9B, P
The switching operation of the LD will be described. In order to perform the switching operation, as shown in FIG.
4 (see FIG. 8), the data lines DL0 and DL1 are both set to "L". Also, a Y decoder 46 (see FIG. 8)
To set the word line WL to "H". This is the case of the aforementioned read operation in the nonvolatile memory (FIG. 4B
Reference).
【００６７】したがって、メモリセル２０に情報「１」
が書込まれている場合には、処理用トランジスタＰＴの
ゲートにかかる電圧はＶ２（正）となるため（図６参
照）、処理用トランジスタＰＴは、ＯＮとなる。一方、
メモリセル２０に情報「０」が書込まれている場合に
は、処理用トランジスタＰＴのゲートにかかる電圧はＶ
４（負）となるため、処理用トランジスタＰＴは、ＯＦ
Ｆとなる。このようにして、スイッチング動作を行なわ
せる。Therefore, information "1" is stored in memory cell 20.
Is written, since the voltage applied to the gate of the processing transistor PT becomes V2 (positive) (see FIG. 6), the processing transistor PT is turned ON. on the other hand,
When information “0” is written in the memory cell 20, the voltage applied to the gate of the processing transistor PT is V
4 (negative), the processing transistor PT
It becomes F. Thus, the switching operation is performed.
【００６８】なお、図９Ｂに示すように、前述の不揮発
正メモリにおける読み出し動作の場合（図４Ｂ参照）同
様、ＰＬＤのスイッチング動作動作においては、データ
ラインＤＬ１は「ＯＰＥＮ」であってもよい。As shown in FIG. 9B, the data line DL1 may be “OPEN” in the switching operation of the PLD, as in the case of the above-mentioned read operation in the nonvolatile memory (see FIG. 4B).
【００６９】なお、上述の各実施形態においては、コン
デンサの上部電極３８、１３８の面積比が約２対１にな
るよう設定したが、これに限定されるものではない。コ
ンデンサの上部電極３８、１３８の面積比は、処理用ト
ランジスタのしきい値やコンデンサを構成する強誘電体
の飽和電圧等に対応させて任意に設定することができ
る。たとえば、コンデンサの上部電極３８、１３８の面
積比を約１対２になるよう設定することもできる。ま
た、コンデンサの上部電極３８、１３８の面積比を約１
対１になるよう設定することもできる。面積比が約１対
１になるよう設定すれば、コンデンサを配置する場合の
面積効率を上げることができ、好都合である。In the above embodiments, the area ratio of the upper electrodes 38 and 138 of the capacitor is set to be about 2: 1, but the present invention is not limited to this. The area ratio of the upper electrodes 38 and 138 of the capacitor can be arbitrarily set in accordance with the threshold value of the processing transistor, the saturation voltage of the ferroelectric constituting the capacitor, and the like. For example, the area ratio of the upper electrodes 38 and 138 of the capacitor can be set to be about 1: 2. Further, the area ratio of the upper electrodes 38 and 138 of the capacitor is set to about 1
It can also be set to be one-to-one. If the area ratio is set to be about 1: 1, the area efficiency in arranging the capacitors can be increased, which is convenient.
【００７０】また、コンデンサＣf1とコンデンサＣf2と
のカップリング比（容量比）の調整は、コンデンサの上
部電極３８、１３８の面積比による調整に限定されるも
のではない。両コンデンサの下部電極の面積比の調整
や、強誘電体膜の面積比の調整により実現することもで
きる。また、これらを組合せてカップリング比を調整し
てもよい。The adjustment of the coupling ratio (capacitance ratio) between the capacitors Cf1 and Cf2 is not limited to the adjustment based on the area ratio of the upper electrodes 38 and 138 of the capacitors. It can also be realized by adjusting the area ratio of the lower electrodes of both capacitors and the area ratio of the ferroelectric film. The coupling ratio may be adjusted by combining these.
【００７１】また、上述の実施形態においては、処理用
トランジスタのゲート酸化膜を誘電体膜とするコンデン
サ部の静電容量が、第１のコンデンサ部の静電容量およ
び第２のコンデンサ部の静電容量のいずれに対しても、
情報の記憶時において実質的に無視し得る程度に小さく
なるよう設定したが、処理用トランジスタのゲート酸化
膜を誘電体膜とするコンデンサ部の静電容量はこれに限
定されるものではない。たとえば、第１のコンデンサ部
の静電容量および第２のコンデンサ部の静電容量のいず
れに対しても、情報の記憶時において無視し得ない程度
に大きくすることもできる。Further, in the above-described embodiment, the capacitance of the capacitor portion using the gate oxide film of the processing transistor as the dielectric film is equal to the capacitance of the first capacitor portion and the static capacitance of the second capacitor portion. For any of the capacitances,
The capacitance is set so as to be substantially negligible when information is stored, but the capacitance of the capacitor portion using the gate oxide film of the processing transistor as the dielectric film is not limited to this. For example, both the capacitance of the first capacitor unit and the capacitance of the second capacitor unit can be made so large that they cannot be ignored when storing information.
【００７２】また、上述の実施形態においては、処理用
トランジスタとしてゲートを有するＦＥＴを用いたが、
処理用トランジスタとしてバイポーラ型トランジスタを
用いることもできる。さらに、処理用トランジスタを用
いることなく、第１のコンデンサ部と第２のコンデンサ
部との接続部の電位に基づいて、情報を読み出したりス
イッチング動作を行なわせたりするよう構成することも
できる。In the above embodiment, the FET having the gate is used as the processing transistor.
A bipolar transistor can also be used as the processing transistor. Furthermore, it is also possible to adopt a configuration in which information is read or a switching operation is performed based on the potential of a connection portion between the first capacitor portion and the second capacitor portion without using a processing transistor.
【００７３】また、上述の実施形態においては、情報の
読み出しやスイッチング動作などの処理を行なう際に、
直列に接続された第１のコンデンサ部および第２のコン
デンサ部の端部の電位を、ともに実質的にグランド電位
にするよう構成したが、該両端部の電位を、グランド電
位以外の実質的に等しい電位にするよう構成することも
できる。さらに、該両端部に対し、実質的に異なる電位
を与えるよう構成することもできる。Further, in the above-described embodiment, when processing such as information reading and switching operation is performed,
The configuration is such that the potentials at the ends of the first and second capacitor portions connected in series are substantially at the ground potential, but the potentials at both ends are substantially changed to a potential other than the ground potential. It is also possible to configure so that the potentials are equal. Furthermore, it is also possible to provide a configuration in which substantially different potentials are applied to both ends.
【００７４】また、上述の実施形態においては、直列に
接続する２つのコンデンサとして、ともに強誘電体コン
デンサを用いたが、誘電率が実質的に等しければ、一方
を強誘電体コンデンサとし、他方を常誘電体コンデンサ
とすることもできる。In the above-described embodiment, a ferroelectric capacitor is used as the two capacitors connected in series. However, if the dielectric constants are substantially equal, one is a ferroelectric capacitor and the other is a ferroelectric capacitor. It can also be a paraelectric capacitor.
【００７５】なお、上述の実施形態においては、記憶さ
れた情報に対応して第１のコンデンサ部と第２のコンデ
ンサ部との接続部に生ずる電圧に基づいて行なう処理と
して、記憶された情報の読み出し処理、および、記憶さ
れた情報に基づくスイッチング処理を例に説明したが、
該処理は、これらに限定されるものではない。すなわ
ち、この発明は、不揮発性メモリやＰＬＤに留まらず、
不揮発性記憶素子を備えた半導体装置一般に適用され
る。In the above-described embodiment, the processing performed on the basis of the voltage generated at the connection between the first capacitor section and the second capacitor section in accordance with the stored information is as follows. Although the read process and the switching process based on the stored information have been described as examples,
The processing is not limited to these. That is, the present invention is not limited to nonvolatile memories and PLDs,
It is generally applied to a semiconductor device having a nonvolatile memory element.
【図１】この発明の一実施形態による不揮発性記憶素子
であるメモリセル２０を備えた不揮発性メモリの一部を
示す図面である。FIG. 1 is a diagram showing a part of a nonvolatile memory including a memory cell 20 which is a nonvolatile storage element according to an embodiment of the present invention.
【図２】メモリセル２０および周辺部の実体的な平面構
成の一例を示す図面である。FIG. 2 is a drawing showing an example of a substantial planar configuration of a memory cell 20 and a peripheral portion.
【図３】図３Ａは、図２の断面３Ａ−３Ａ（すなわちコ
ンデンサＣf1の断面）を示す図面である。図３Ｂは、図
２の断面３Ｂ−３Ｂ（すなわちアルミ配線４３の断面）
を示す図面である。FIG. 3A is a drawing showing a cross section 3A-3A of FIG. 2 (that is, a cross section of the capacitor Cf1). FIG. 3B is a cross section 3B-3B of FIG. 2 (that is, a cross section of the aluminum wiring 43).
FIG.
【図４】図４Ａは、書込みの場合の動作テーブルを表わ
す。図４Ｂは、読み出しの場合の動作テーブルを表わ
す。FIG. 4A shows an operation table for writing. FIG. 4B shows an operation table in the case of reading.
【図５】図５Ａは、情報「１」を書込む場合におけるメ
モリセル２０の等価回路を模式的に表わした図面であ
る。図５Ｂは、情報「１」を読み出す場合におけるメモ
リセル２０の等価回路を模式的に表わした図面である。FIG. 5A is a drawing schematically showing an equivalent circuit of a memory cell 20 when information “1” is written. FIG. 5B is a diagram schematically illustrating an equivalent circuit of the memory cell 20 when information “1” is read.
【図６】コンデンサＣf1の電圧と電荷の関係を表わす図
面である。FIG. 6 is a diagram illustrating a relationship between a voltage and a charge of a capacitor Cf1.
【図７】メモリセル２０に書込まれた情報（「１」およ
び「０」）をパラメータとして表わした場合における、
処理用トランジスタＰＴのソース・ドレイン間にに印加
される読み出し電圧Ｖsと、ドレイン電流Ｉddとの関係
を示す図面である。FIG. 7 shows a case where information (“1” and “0”) written in memory cell 20 is represented as a parameter;
6 is a diagram illustrating a relationship between a read voltage Vs applied between a source and a drain of a processing transistor PT and a drain current Idd.
【図８】この発明の他の実施形態であるＰＬＤ（Progra
mmable Logic Device）の一部を示す図面である。FIG. 8 shows a PLD (Progra) according to another embodiment of the present invention.
3 is a drawing showing a part of a mmable logic device).
【図９】図９Ａは、メモリセル２０に情報を書込む場合
の動作テーブルである。図９Ｂは、スイッチング動作を
行なう場合の動作テーブルである。FIG. 9A is an operation table for writing information to a memory cell 20; FIG. 9B is an operation table for performing a switching operation.
【図１０】強誘電体膜を用いたＦＥＴの一例（従来の技
術）を示す図面である。FIG. 10 is a drawing showing an example (conventional technology) of an FET using a ferroelectric film.
【図１１】書込み時におけるＦＥＴ１２の等価回路を示
す図面である。FIG. 11 is a drawing showing an equivalent circuit of the FET 12 at the time of writing.
２０・・・・・・メモリセル ２０ａ・・・・・端部 ２０ｂ・・・・・端部 ２０ｃ・・・・・接続部 Ｃf1・・・・・・コンデンサ Ｃf2・・・・・・コンデンサ 20 Memory cell 20a End 20b End 20c Connection Cf1 Capacitor Cf2 Capacitor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/792
Claims (9)
報を記憶する不揮発性記憶素子であって、 強誘電体膜を備えた第１のコンデンサ部と、 第１のコンデンサ部の強誘電体膜の誘電率と実質的に等
しい誘電率の強誘電体膜を備えるとともに第１のコンデ
ンサ部と直列に接続された第２のコンデンサ部と、 を備え、 直列に接続された第１のコンデンサ部および第２のコン
デンサ部の両端に、記憶すべき情報に対応した電圧を印
加することにより情報を記憶するとともに、 記憶された情報に対応して第１のコンデンサ部と第２の
コンデンサ部との接続部に生ずる電圧に基づいて、所定
の処理を行なうようにしたこと、 を特徴とする不揮発性記憶素子。1. A non-volatile memory element for storing information by utilizing a hysteresis characteristic of a ferroelectric material, comprising: a first capacitor portion provided with a ferroelectric film; and a ferroelectric material of the first capacitor portion. A second capacitor unit comprising a ferroelectric film having a dielectric constant substantially equal to the dielectric constant of the film and connected in series with the first capacitor unit; and a first capacitor unit connected in series. And by applying a voltage corresponding to the information to be stored to both ends of the second capacitor section, the information is stored, and the first capacitor section and the second capacitor section are connected to each other in accordance with the stored information. A predetermined process is performed based on a voltage generated at the connection portion, wherein:
２のコンデンサ部との接続部に生ずる電圧に基づいて、
当該記憶された情報を読み出すようにしたこと、 を特徴とするもの。2. The non-volatile memory device according to claim 1, wherein: based on a voltage generated at a connection portion between the first capacitor portion and the second capacitor portion corresponding to the stored information.
Reading the stored information.
２のコンデンサ部との接続部に生ずる電圧に基づいて、
スイッチング動作を行なうようにしたこと、 を特徴とするもの。3. The non-volatile memory device according to claim 1, wherein: based on a voltage generated at a connection portion between the first capacitor portion and the second capacitor portion corresponding to the stored information.
A switching operation is performed.
発性記憶素子において、 前記所定の処理を行なう際に、直列に接続された第１の
コンデンサ部および第２のコンデンサ部の両端の電位を
実質的に等しくするようにしたこと、 を特徴とするもの。4. The nonvolatile memory element according to claim 1, wherein said predetermined processing is performed when both ends of a first capacitor section and a second capacitor section connected in series. Characterized in that the potentials are made substantially equal.
発性記憶素子において、 前記第１のコンデンサ部と第２のコンデンサ部との接続
部にゲートを接続した処理用トランジスタを設け、当該
処理用トランジスタを用いて前記所定の処理を行なうよ
うにしたこと、 を特徴とするもの。5. The non-volatile memory element according to claim 1, wherein a processing transistor having a gate connected to a connection between said first capacitor and said second capacitor is provided. The predetermined processing is performed using a processing transistor.
るコンデンサ部の静電容量が、第１のコンデンサ部の静
電容量および第２のコンデンサ部の静電容量のいずれに
対しても、情報の記憶時において実質的に無視し得る程
度に小さいこと、 を特徴とするもの。6. The non-volatile memory element according to claim 5, wherein the capacitance of the capacitor portion using the gate oxide film of the processing transistor as a dielectric film is equal to the capacitance of the first capacitor portion and the second capacitor portion. The capacitance of each of the capacitor units is substantially negligible when storing information.
発性記憶素子において、 前記第１のコンデンサ部の静電容量および第２のコンデ
ンサ部の静電容量が実質的に等しいこと、 を特徴とするもの。7. The nonvolatile memory element according to claim 1, wherein: a capacitance of the first capacitor portion and a capacitance of the second capacitor portion are substantially equal. Features.
報を記憶する方法であって、 誘電率が実質的に等しい２つのコンデンサ部であって、
少なくとも一方が強誘電体コンデンサ部である２つのコ
ンデンサ部を直列に接続したものを用意し、 直列に接続された２つのコンデンサ部の両端に、記憶す
べき情報に対応した電圧を印加することで、強誘電体コ
ンデンサ部にかかる分圧に基づいて情報を記憶するこ
と、 を特徴とする情報記憶方法。8. A method for storing information using a hysteresis characteristic of a ferroelectric material, comprising: two capacitor units having substantially the same dielectric constant;
By preparing a series connection of two capacitor units, at least one of which is a ferroelectric capacitor unit, by applying a voltage corresponding to the information to be stored to both ends of the two capacitor units connected in series Storing information based on a partial pressure applied to the ferroelectric capacitor unit.
憶された情報に基づいて所定の処理を行なう方法であっ
て、 誘電率が実質的に等しい２つのコンデンサ部であって、
少なくとも一方が情報を記憶している強誘電体コンデン
サ部である２つのコンデンサ部を直列に接続したものを
用意し、 直列に接続された２つのコンデンサ部の両端の電位を実
質的に等しくしたとき、記憶された情報に対応して２つ
のコンデンサ部の接続部に生ずる電圧に基づいて、前記
所定の処理を行なうこと、 を特徴とする、記憶された情報に基づく処理方法。9. A method for performing a predetermined process based on information stored using a hysteresis characteristic of a ferroelectric material, comprising: two capacitor units having substantially the same dielectric constant;
When two capacitors are connected in series, at least one of which is a ferroelectric capacitor that stores information, and the potentials at both ends of the two capacitors connected in series are made substantially equal. Performing the predetermined processing based on a voltage generated at a connection between the two capacitor sections in accordance with the stored information, wherein the processing is performed based on the stored information.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165924A JPH1117123A (en) | 1997-06-23 | 1997-06-23 | Non-volatile memory element |
| US09/100,263 US6094369A (en) | 1997-06-23 | 1998-06-19 | Ferroelectric nonvolatile memory element having capacitors of same dielectric constant and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165924A JPH1117123A (en) | 1997-06-23 | 1997-06-23 | Non-volatile memory element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117123A true JPH1117123A (en) | 1999-01-22 |
Family
ID=15821605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165924A Pending JPH1117123A (en) | 1997-06-23 | 1997-06-23 | Non-volatile memory element |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6094369A (en) |
| JP (1) | JPH1117123A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6327172B1 (en) | 1999-05-19 | 2001-12-04 | Semiconductor Technology Academic Research Center | Ferroelectric non-volatile memory device |
| WO2002101928A1 (en) * | 2001-06-06 | 2002-12-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile selector, and integrated circuit device |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172385B1 (en) * | 1998-10-30 | 2001-01-09 | International Business Machines Corporation | Multilayer ferroelectric capacitor structure |
| DE60021041T2 (en) * | 1999-10-13 | 2006-05-04 | Rohm Co. Ltd. | Non-volatile memory and control method therefor |
| JP2001256774A (en) * | 2000-03-09 | 2001-09-21 | Matsushita Electric Ind Co Ltd | Data read method, data write method, and drive method for semiconductor memory device |
| JP4450963B2 (en) * | 2000-09-14 | 2010-04-14 | ローム株式会社 | Semiconductor memory device |
| DE10061580A1 (en) * | 2000-12-11 | 2002-06-27 | Infineon Technologies Ag | Storage device and method for its operation |
| US6584007B2 (en) * | 2000-12-29 | 2003-06-24 | Stmicroelectronics, Inc. | Circuit and method for testing a ferroelectric memory device |
| JP2003045174A (en) * | 2001-08-01 | 2003-02-14 | Sharp Corp | Semiconductor storage device |
| KR100412992B1 (en) * | 2001-12-31 | 2003-12-31 | 주식회사 하이닉스반도체 | Ferroelectric random access memory |
| WO2003065583A1 (en) * | 2002-01-28 | 2003-08-07 | Rohm Co., Ltd. | Logical operation circuit and logical operation method |
| US6754094B2 (en) * | 2002-01-31 | 2004-06-22 | Stmicroelectronics, Inc. | Circuit and method for testing a ferroelectric memory device |
| JP4285082B2 (en) * | 2003-05-27 | 2009-06-24 | ソニー株式会社 | Storage device |
| JP4367281B2 (en) * | 2004-08-03 | 2009-11-18 | ソニー株式会社 | Arithmetic circuit |
| US7164595B1 (en) * | 2005-08-25 | 2007-01-16 | Micron Technology, Inc. | Device and method for using dynamic cell plate sensing in a DRAM memory cell |
| JP2007123528A (en) * | 2005-10-27 | 2007-05-17 | Sanyo Electric Co Ltd | memory |
| TWI621337B (en) * | 2013-05-14 | 2018-04-11 | 半導體能源研究所股份有限公司 | Signal processing device |
| US20160005749A1 (en) * | 2014-07-01 | 2016-01-07 | Qualcomm Incorporated | Series ferroelectric negative capacitor for multiple time programmable (mtp) devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357460A (en) * | 1991-05-28 | 1994-10-18 | Sharp Kabushiki Kaisha | Semiconductor memory device having two transistors and at least one ferroelectric film capacitor |
| EP0516031A1 (en) * | 1991-05-29 | 1992-12-02 | Ramtron International Corporation | Stacked ferroelectric memory cell and method |
| US5382817A (en) * | 1992-02-20 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a ferroelectric capacitor with a planarized lower electrode |
| JP3407204B2 (en) * | 1992-07-23 | 2003-05-19 | オリンパス光学工業株式会社 | Ferroelectric integrated circuit and method of manufacturing the same |
| JP3319869B2 (en) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | Semiconductor storage device and method of manufacturing the same |
| JP3309260B2 (en) * | 1994-02-14 | 2002-07-29 | 日本テキサス・インスツルメンツ株式会社 | Capacitor |
| JP3113173B2 (en) * | 1995-06-05 | 2000-11-27 | シャープ株式会社 | Nonvolatile random access memory and method of manufacturing the same |
| US5612574A (en) * | 1995-06-06 | 1997-03-18 | Texas Instruments Incorporated | Semiconductor structures using high-dielectric-constant materials and an adhesion layer |
-
1997
- 1997-06-23 JP JP9165924A patent/JPH1117123A/en active Pending
-
1998
- 1998-06-19 US US09/100,263 patent/US6094369A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6327172B1 (en) | 1999-05-19 | 2001-12-04 | Semiconductor Technology Academic Research Center | Ferroelectric non-volatile memory device |
| US6584008B2 (en) | 1999-05-19 | 2003-06-24 | Semiconductor Technology Academic Research Center | Ferroelectric non-volatile memory device including a layered structure formed on a substrate |
| WO2002101928A1 (en) * | 2001-06-06 | 2002-12-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile selector, and integrated circuit device |
| US6781865B2 (en) | 2001-06-06 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile selector, and integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6094369A (en) | 2000-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3710507B2 (en) | Non-volatile memory | |
| US5978253A (en) | Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein | |
| JP3692450B2 (en) | Nonvolatile latch circuit and driving method thereof | |
| US11211108B2 (en) | Ferroelectric memory device | |
| JPH1117123A (en) | Non-volatile memory element | |
| JP3505758B2 (en) | Non-volatile semiconductor memory | |
| US6285577B1 (en) | Non-volatile memory using ferroelectric capacitor | |
| TW454338B (en) | Ferroelectric non-volatile memory device | |
| US5392234A (en) | Semiconductor memory device | |
| KR100265061B1 (en) | Data writing method of single transistor ferroelectric memory | |
| US20030235066A1 (en) | Ferroelectric write once read only memory for archival storage | |
| US7397687B2 (en) | Ferroelectric memory device having ferroelectric capacitor | |
| JP3731128B2 (en) | Nonvolatile memory cell and control method thereof | |
| JP3599291B2 (en) | Non-volatile memory | |
| KR100745938B1 (en) | Ferroelectric Memory and Its Operation Method | |
| JP3806402B2 (en) | Multilevel flash memory cell sense circuit | |
| JP2000011665A (en) | Ferroelectric memory | |
| US20080079471A1 (en) | Plateline Driver with Ramp Rate Control | |
| JP4255520B2 (en) | Ferroelectric memory device, memory content reading method, standby method | |
| JPH11273362A (en) | Nonvolatile semiconductor memory device | |
| JPS5922317B2 (en) | semiconductor memory | |
| JPH0516119B2 (en) | ||
| US7161202B2 (en) | Semiconductor memory device and method of reading data | |
| US6385077B1 (en) | Non-volatile memory cell and sensing method | |
| JP3095918B2 (en) | Non-volatile semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040614 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060306 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070129 |