JPH1117132A

JPH1117132A - 半導体記憶装置

Info

Publication number: JPH1117132A
Application number: JP9164619A
Authority: JP
Inventors: Waichiro Fujieda; 和一郎藤枝
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-06-20
Filing date: 1997-06-20
Publication date: 1999-01-22
Anticipated expiration: 2017-06-20
Also published as: JP3571497B2

Abstract

(57)【要約】【課題】本発明は、半導体記憶装置に於てチップ面積を
増大させることなく、センスアンプを駆動するブロック
毎にサブワードデコーダを設けることを目的とする。【解決手段】階層化ワードデコードによりワード選択を
行う半導体記憶装置は、コラムブロック毎に設けられた
メモリセル領域と、コラムブロック毎に設けられ該メモ
リセル領域に延在するサブワード線と、該サブワード線
の延長上で該メモリセル領域の両側に設けられ、該メモ
リセル領域の該サブワード線に対してのみサブワード選
択を行うサブワードデコーダを含むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、詳しくは階層化ワードデコーダ方式を用いた半導体
記憶装置に関する。

【０００２】

【従来の技術】階層化ワードデコーダ方式とは、ワード
選択を行うためのワード線を、メインワード線及びサブ
ワード線に階層化したものである。通常ワード線材料は
ポリシリコンであるが、ポリシリコンは配線材料として
は抵抗が高く信号遅延が大きくなるため、平行して配置
したアルミ配線とポリシリコンのワード線とを適当な間
隔でコンタクトさせ、ワード線の抵抗を下げることが行
われる。しかし集積度が増すと配線間隔が狭くなり、ア
ルミ配線をポリシリコン配線と同じピッチでパターニン
グすることが困難になる。階層化ワードデコーダ方式
は、このような問題点を克服するために採用されるもの
であり、ポリシリコンからなるワード線を遅延が許せる
程度まで分割してサブワード線とし、メインワード線に
はアルミ配線を用いることで遅延をなくすものである。

【０００３】図６は、従来の階層化ワードデコーダ方式
のワード線構造を示す図である。メインワードデコーダ
２０１は、ローアドレスをデコードして、複数のメイン
ワード線２０８から一本を選択してＨＩＧＨにする。メ
インワード線２０８の配線層とは別の配線層に、各メイ
ンワード線２０８に重ねて４本のサブワード線２０９が
配置される。４本のサブワード線２０９は、４種類のサ
ブワードデコーダ２０４乃至２０７に接続される。各種
類のサブワードデコーダ２０４乃至２０７は、メインワ
ード線２０８に直交する方向に一列に並んで配置され
る。

【０００４】サブワードデコーダ選択回路２０２は、サ
ブワードデコーダ選択線２１０を介して、４種類のサブ
ワードデコーダ２０４乃至２０７のうちの１種類を選択
する。サブワードデコーダ２０４乃至２０７は、選択さ
れると、メインワード線２０８をサブワード線２０９に
接続する。従って、メインワードデコーダ２０１によっ
て選択された一本のメインワード線に於てのみ、サブワ
ードデコーダ選択回路２０２によって選択された一本の
サブワード線２０９がＨＩＧＨになる。これによって階
層的なワード選択が可能になる。例えば読みだし動作の
場合には、選択されたワードに対応するメモリセル（図
示せず）のデータが、複数のセンスアンプブロック２０
３のセンスアンプに読み込まれる。

【０００５】サブワードデコーダ２０４乃至２０７は、
メモリセル上のサブワード線２０９とは別の配線層に配
置される。従ってサブワードデコーダ２０４乃至２０７
は、コンタクト２１１を介して、各サブワード線２０９
に接続される。半導体記憶装置に於ては、消費電流を可
能なかぎり低減することが望ましい。この要求に応える
ために、ローアクセスを実行する時点までにコラムアド
レスを取り込んで於て、特定のコラムアドレスのコラム
ブロックに対してのみセンスアンプを駆動することが考
えられる。即ち、図６の例で言えば、センスアンプブロ
ック２０３の全てを駆動するのではなく、指定されたコ
ラムアドレスに対応する一つのセンスアンプブロック２
０３のみを動作させることになる。

【０００６】

【発明が解決しようとする課題】特定のコラムブロック
に対してのみセンスアンプブロック２０３を駆動すると
すると、メモリセルからのデータの読み出しも当該コラ
ムブロックに対してのみ行う必要がある。何故なら、全
てのコラムブロックに於てメモリセルからデータを読み
だして、一つのセンスアンプブロック２０３だけを駆動
するとすると、駆動されないセンスアンプブロック２０
３に対応するデータがセンスアンプに格納されることな
く、メモリセルにデータをリストアすることが出来な
い。従って、センスアンプブロック２０３が駆動される
コラムブロック以外のコラムブロックに於ては、メモリ
セルのデータが破壊されることになる。

【０００７】図６の構成に於ては、サブワード線２０９
はサブワードデコーダ２０４乃至２０７から両側に延び
て、両側の２つのコラムブロック（２つの列）で共有さ
れている。従って指定されたコラムブロックに対するサ
ブワードデコーダのみを選択可能であるとしても、一本
のサブワード線２０９が選択されると、２つのコラムブ
ロックからメモリセルのデータが読み出されることにな
る。しかし駆動されるセンスアンプブロック２０３は上
述のように一つのみとすると、センスアンプブロック２
０３が駆動されない方のコラムブロックに於ては、デー
タが破壊されてしまうことになる。

【０００８】これを避けるためには、サブワードデコー
ダをコラムブロック毎に設けることが考えられる。図７
は、階層化ワードデコーダ方式の別のワード線構造を示
す図である。図７は、メインワード線及びサブワード線
とその周辺のみを示し、それ以外の要素は省略してあ
る。図７に示されるように、サブワード線２０９は、サ
ブワードデコーダ２０４乃至２０７から片側にだけ延び
て、一つのコラムブロックに対してのみ設けられる。従
って、一つのコラムブロックに対してのみサブワードデ
コーダの選択を行うことで、一つのコラムブロックに対
してのみワード選択を行うことが出来る。これによっ
て、上述のようなメモリセルデータの破壊を避けること
が出来る。

【０００９】しかし図７のような構成ではなく、従来主
に図６のような構成が用いられるのには理由がある。そ
れはチップサイズの問題である。図７のような構成にす
ると、一本のメインワード線２０８に対して、コンタク
ト２１１を４つ縦方向に並べる必要がある。しかしなが
らコンタクト２１１は、互いにそれ程近接して設けるこ
とが出来ない。従って図７のような構成においては、サ
ブワード線２０９間の間隔が図１の場合に比べて広がる
ことになり、図の縦方向にチップサイズが増大すること
になる。

【００１０】また図７の構成では、各コラムブロックに
対してサブワードデコーダが設けられるために、図６の
構成に比べてサブワードデコーダの数が２倍になってし
まう。従って、図面の横方向にチップサイズが増大する
結果となる。従って本発明の目的は、半導体記憶装置に
於てチップ面積を増大させることなく、センスアンプを
駆動するブロック毎にサブワードデコーダを設けること
である。

【００１１】

【課題を解決するための手段】請求項１の発明に於て
は、階層化ワードデコードによりワード選択を行う半導
体記憶装置は、コラムブロック毎に設けられたメモリセ
ル領域と、コラムブロック毎に設けられ該メモリセル領
域に延在するサブワード線と、該サブワード線の延長上
で該メモリセル領域の両側に設けられ、該メモリセル領
域の該サブワード線に対してのみサブワード選択を行う
サブワードデコーダを含むことを特徴とする。

【００１２】上記発明に於ては、コラムブロック毎にメ
モリセル領域の両側にサブワードデコーダを設けるの
で、ワード線に直交する方向に並ぶコンタクト数を少な
くすることが出来る。これによりワード線に直交する方
向へのチップサイズの増大を避けることが出来る。請求
項２の発明に於ては、請求項１記載の半導体記憶装置に
於て、前記サブワード線は、選択されたコラムブロック
に対してのみ選択活性化されることを特徴とする。

【００１３】上記発明に於ては、選択されたコラムブロ
ックに対してのみサブワード線を選択活性化するので、
選択コラムブロックのデータのみをアクセスすることが
出来る。請求項３の発明に於ては、請求項２記載の半導
体記憶装置に於て、前記コラムブロック毎に設けられた
センスアンプブロックを含み、前記選択されたコラムブ
ロックに対してのみ該センスアンプブロックが駆動され
ることを特徴とする。

【００１４】上記発明に於ては、選択されたコラムブロ
ックに対してのみ該センスアンプブロックを駆動するの
で、電流消費量を少なく抑さえることが出来ると共に、
選択コラムブロックのデータのみをアクセスするのでデ
ータが破壊されることを避けることが出来る。請求項４
の発明に於ては、請求項１記載の半導体記憶装置に於
て、前記サブワード線は、前記メモリセル領域の第１の
側の前記サブワードデコーダ及び第２の側の前記サブワ
ードデコーダに、一本毎に交互に接続されることを特徴
とする。

【００１５】上記発明に於ては、ワード線に直交する方
向に並ぶコンタクト数を少なくすることが出来る。これ
によりワード線に直交する方向へのチップサイズの増大
を避けることが出来る。請求項５の発明に於ては、請求
項１記載の半導体記憶装置に於て、前記サブワード線
は、前記メモリセル領域の第１の側の前記サブワードデ
コーダ及び第２の側の前記サブワードデコーダに、２本
毎に交互に接続されることを特徴とする。

【００１６】上記発明に於ては、ワード線に直交する方
向に並ぶコンタクト数を少なくすることが出来る。これ
によりワード線に直交する方向へのチップサイズの増大
を避けることが出来る。請求項６の発明に於ては、請求
項１記載の半導体記憶装置に於て、前記サブワードデコ
ーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
を含み、該ＮＭＯＳトランジスタが形成される第１の基
板上領域は、隣り合うサブワードデコーダ間で隣接する
ことを特徴とする。

【００１７】上記発明に於ては、隣り合うサブワードデ
コーダ間でＮチャンネルトランジスタの領域を共有する
ので、サブワードデコーダが並ぶ方向に対するチップサ
イズの増大を避けることが出来る。請求項７の発明に於
ては、請求項１記載の半導体記憶装置に於て、前記サブ
ワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳト
ランジスタを含み、該ＰＭＯＳトランジスタが形成され
る第２の基板上領域は、隣り合うサブワードデコーダ間
で隣接することを特徴とする。

【００１８】上記発明に於ては、隣り合うサブワードデ
コーダ間でＰチャンネルトランジスタの領域を共有する
ので、サブワードデコーダが並ぶ方向に対するチップサ
イズの増大を避けることが出来る。請求項８の発明の半
導体記憶装置は、複数のメインワード線と、該複数のメ
インワード線の一本を選択してメインワード選択を行う
メインワードデコーダと、コラムブロック毎に設けられ
たメモリセル領域と、コラムブロック毎に設けられ該メ
モリセル領域に延在するサブワード線と、該サブワード
線の延長上で該メモリセル領域の両側に設けられ該メモ
リセル領域の該サブワード線に対してのみサブワード選
択を行うサブワードデコーダを含むことを特徴とする。

【００１９】上記発明に於ては、コラムブロック毎にメ
モリセル領域の両側にサブワードデコーダを設けるの
で、ワード線に直交する方向に並ぶコンタクト数を少な
くすることが出来る。これによりワード線に直交する方
向へのチップサイズの増大を避けることが出来る。請求
項９の発明に於ては、請求項８記載の半導体記憶装置に
於て、前記サブワード線は、選択されたコラムブロック
に対してのみ選択活性化されることを特徴とする。

【００２０】上記発明に於ては、選択されたコラムブロ
ックに対してのみサブワード線を選択活性化するので、
選択コラムブロックのデータのみをアクセスすることが
出来る。請求項１０の発明に於ては、請求項９記載の半
導体記憶装置に於て、前記コラムブロック毎に設けられ
たセンスアンプブロックを含み、前記選択されたコラム
ブロックに対してのみ該センスアンプブロックが駆動さ
れることを特徴とする。

【００２１】上記発明に於ては、選択されたコラムブロ
ックに対してのみ該センスアンプブロックを駆動するの
で、電流消費量を少なく抑さえることが出来ると共に、
選択コラムブロックのデータのみをアクセスするのでデ
ータが破壊されることを避けることが出来る。請求項１
１の発明に於ては、請求項８記載の半導体記憶装置に於
て、前記サブワードデコーダはＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタを含み、該ＮＭＯＳトランジス
タが形成される第１の基板上領域は、隣り合うサブワー
ドデコーダ間で隣接することを特徴とする。

【００２２】上記発明に於ては、隣り合うサブワードデ
コーダ間でＮチャンネルトランジスタの領域を共有する
ので、サブワードデコーダが並ぶ方向に対するチップサ
イズの増大を避けることが出来る。請求項１２の発明に
於ては、請求項８記載の半導体記憶装置に於て、前記サ
ブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタを含み、該ＰＭＯＳトランジスタが形成さ
れる第２の基板上領域は、隣り合うサブワードデコーダ
間で隣接することを特徴とする。

【００２３】上記発明に於ては、隣り合うサブワードデ
コーダ間でＰチャンネルトランジスタの領域を共有する
ので、サブワードデコーダが並ぶ方向に対するチップサ
イズの増大を避けることが出来る。請求項１３の発明に
於ては、階層化ワードデコードによりワード選択を行う
半導体記憶装置は、コラムブロック毎に設けられたメモ
リセル領域と、該メモリセル領域の両側に設けられ該メ
モリセル領域のサブワード線に対してのみサブワード選
択を行うサブワードデコーダを含むことを特徴とする。

【００２４】上記発明に於ては、コラムブロック毎にメ
モリセル領域の両側にサブワードデコーダを設けるの
で、ワード線に直交する方向に並ぶコンタクト数を少な
くすることが出来る。これによりワード線に直交する方
向へのチップサイズの増大を避けることが出来る。請求
項１４の発明に於ては、請求項１３記載の半導体記憶装
置に於て、前記サブワードデコーダは、Ｎ型トランジス
タ及びＰ型トランジスタを含み、該Ｎ型トランジスタが
形成される第１の基板上領域及び該Ｐ型トランジスタが
形成される第２の基板上領域の各々は、隣り合うサブワ
ードデコーダ間で隣接することを特徴とする。

【００２５】上記発明に於ては、隣り合うサブワードデ
コーダ間でＰチャンネルトランジスタの領域或いはＮチ
ャンネルトランジスタの領域を共有するので、サブワー
ドデコーダが並ぶ方向に対するチップサイズの増大を避
けることが出来る。

【００２６】

【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図１は、本発明のサブワードデコ
ーダ配置を用いた半導体記憶装置を示す。図１の半導体
記憶装置１は、アドレスバッファ２、コマンドバッファ
／デコーダ３、データバッファ４、コラム制御ユニット
５、ロー制御ユニット６、及びメモリセル回路７を含
む。

【００２７】アドレスバッファ２は、アドレス入力を受
け取りバッファすると共に、ローアドレスをロー制御ユ
ニット６に供給し、コラムアドレスをコラム制御ユニッ
ト５に供給する。コマンドバッファ／デコーダ３は、コ
マンド入力を受け取りバッファすると共に、コマンド内
容をデコードする。コマンドバッファ／デコーダ３に於
けるデコード結果に従って、コラム制御ユニット５及び
ロー制御ユニット６が制御される。メモリセル回路７
は、メモリセル配列、メインワード線、サブワード線、
ビット線、センスアンプ等を含む。

【００２８】ロー制御ユニット６は、指定されたローア
ドレスのメインワード線及びサブワード線を立ち上げ、
対応するメモリセルとセンスアンプとの間でデータの読
み書きを行う。半導体記憶装置１に於て、ロー制御ユニ
ット６によるローアドレスアクセスが実行される時点で
は、既にコラムアドレスが入力されている。このコラム
アドレスを参照することによって、コラム制御ユニット
５は、指定されたコラムアドレスに対応するコラムブロ
ックを選択し、この選択コラムブロックに於てのみロー
アドレスアクセスが実行されるようにする。即ち、選択
コラムブロックに於てのみ、センスアンプが駆動され、
ロー制御ユニット６によるサブワード線立ち上げが行わ
れる。

【００２９】コラム制御ユニット５は更に、選択コラム
ブロックの指定されたコラムアドレスに対するアクセス
を行う。これによって、データバッファ４と指定コラム
アドレスのセンスアンプとの間で、データの読み書きが
行われる。データバッファ４は、半導体記憶装置１外部
から供給されるデータをバッファすると共にメモリセル
回路７に供給し、またメモリセル回路７から供給される
データをバッファして外部に出力する。

【００３０】図２は、本発明によるサブワードデコーダ
配置を示す図である。図２は、サブワードデコーダ配置
に関して、図１のロー制御ユニット６及びメモリセル回
路７の関連部分を示すものである。メインワードデコー
ダ１１は、ローアドレスをデコードして、複数のメイン
ワード線１８から一本を選択してＨＩＧＨにする。メイ
ンワード線１８の配線層とは別の配線層に、各メインワ
ード線１８に重ねて４本のサブワード線１９が配置され
る。４本のサブワード線１９は、４種類のサブワードデ
コーダ１４乃至１７に接続される。各種類のサブワード
デコーダ１４乃至１７は、メインワード線１８に直交す
る方向に一列に並んで配置される。

【００３１】サブワードデコーダ１４乃至１７は、一つ
のセンスアンプブロック１３に対して一組設けられてい
る。即ち、サブワードデコーダ１４乃至１７は、各コラ
ムブロック毎に設けられる。サブワード線１９は、サブ
ワードデコーダ１４乃至１７から片側に延びて、一つの
コラムブロックに対してワード選択を行う。サブワード
デコーダ選択回路１２は、４種類のサブワードデコーダ
１４乃至１７のうちの１種類を選択する信号を、サブワ
ードデコーダ選択線２０に供給する。またコラムブロッ
ク選択線２１は、選択コラムブロックを指定する信号
を、サブワードデコーダ制御回路２２に供給する。選択
されたコラムブロックに於て、サブワードデコーダ制御
回路２２は、サブワードデコーダ選択回路１２からの信
号をサブワードデコーダ１４乃至１７に供給する。

【００３２】サブワードデコーダ１４乃至１７は、選択
されると、メインワード線１８をサブワード線１９に接
続する。従って、メインワードデコーダ１１によって選
択された一本のメインワード線に於て、コラムブロック
選択線２１によって選択されたコラムブロックに対して
のみ、サブワードデコーダ選択回路１２によって選択さ
れた一本のサブワード線１９がＨＩＧＨになる。これに
よってコラムブロック毎の階層的なワード選択が可能に
なる。

【００３３】例えば読みだし動作の場合には、選択され
たコラムブロックに対応するメモリセル領域２３に於
て、選択されたワードに対応するメモリセル（図示せ
ず）のデータが読み出され、センスアンプブロック１３
のセンスアンプに格納される。複数のセンスアンプブロ
ック１３のうちで、選択されたコラムブロックに対応す
るセンスアンプブロック１３のみが駆動される。

【００３４】あるコラムブロックに対応するサブワード
デコーダ１４乃至１７は、各コラムブロックに於て、メ
モリセル領域２３の両側に配置される。図２の例では、
あるコラムブロックの４本のサブワード線１９のうち
で、２本が右側に配置されたサブワードデコーダ１６及
び１７に接続され、残りの２本が左側に配置されたサブ
ワードデコーダ１４及び１５に接続される。

【００３５】従って、各メインワード線１８毎に、メイ
ンワード線１８に直交する方向に配置されるコンタクト
２４の数は、サブワード線１９の本数の１／２となる。
図２の例では、サブワード線１９は各メインワード線１
８に４本設けられているので、コンタクト２４の数は２
個ですむ。従って、各コラムブロック毎にサブワードデ
コーダ１４乃至１７を配置する構成にも関わらず、図６
のように２つのコラムブロックでサブワードデコーダを
共有する場合と同数のコンタクト数で構成することが出
来る。

【００３６】このように本発明に於ては、メモリセル領
域の両側に配置されたサブワードデコーダからサブワー
ド線が当該メモリセル領域に延びるように、コラムブロ
ック毎にサブワードデコーダを配置する。従って、コラ
ムブロック毎にワード選択制御を実行することが出来る
と共に、ワード線に直交する方向に並ぶコンタクト数を
少なくすることが出来る。これによりワード線に直交す
る方向へのチップサイズの増大を避けることが出来る。

【００３７】なお図２に於ては、サブワード線は２本毎
に右側或いは左側のサブワードデコーダに接続される
が、これを一本毎としてもよい。図３は、サブワード線
を１本毎に左右のサブワードデコーダに接続した例を示
す。上述のように、ワード線に直交する方向へのチップ
サイズの増加を避けることが出来るが、本発明に於て
は、ワード線の延長方向へのチップサイズの増加をも避
けることが出来る。これはサブワードデコーダを構成す
る素子の素子領域が、隣り合うサブワードデコーダ間で
同一の導電タイプの素子領域となるように構成すること
で実現できる。

【００３８】図４は、半導体記憶装置の基板上に於ける
サブワードデコーダのレイアウトを示す図である。また
図５は、各サブワードデコーダの回路構成を示す。図４
及び図５に於て、図２と同一の構成要素は同一の番号で
参照される。図４に於て、サブワードデコーダ１４乃至
１７がＰ型基板上に形成される。サブワードデコーダ１
４乃至１７の各々には、メインワード線１８からメイン
ワード線選択信号ＭＷＬと、サブワードデコーダ選択線
２０からサブワードデコーダ選択信号ｑｄｘ及び／ｑｄ
ｘ（ｘ＝０、１、２、３）が供給される。またサブワー
ドデコーダ１４乃至１７は、サブワード線１９にサブワ
ード線選択信号ＳＷＬｘ（ｘ＝０、１、２、３）を出力
する。

【００３９】図５に示されるようにサブワードデコーダ
１４乃至１７の各々は、ＰＭＯＳトランジスタ４０、Ｎ
ＭＯＳトランジスタ４１、及びＮＭＯＳトランジスタ４
２を含む。ＰＭＯＳトランジスタ４０及びＮＭＯＳトラ
ンジスタ４２のゲート入力であるサブワードデコーダ選
択信号ｑｄｘがＬＯＷになり、ＮＭＯＳトランジスタ４
１のゲート入力であるサブワードデコーダ選択信号／ｑ
ｄｘがＨＩＧＨになると、メインワード線選択信号ＭＷ
Ｌがサブワード線選択信号ＳＷＬｘとして出力される。

【００４０】図４及び図５を参照して、ゲート３２を有
するＰＭＯＳトランジスタ４０は、コンタクト３１を介
してメインワード線１８に接続される。またゲート３３
を有するＮＭＯＳトランジスタ４１は、コンタクト３５
を介してメインワード線１８に接続される。更に、ゲー
ト３４を有するＮＭＯＳトランジスタ４２は、コンタク
ト３６を介してグランド電位ＶＳＳに接続される。

【００４１】図４に於て、Ｐ型基板にはＮｗｅｌｌ３０
が構成される。Ｎｗｅｌｌ上にＰＭＯＳトランジスタ４
０が形成され、Ｐ型基板上にＮＭＯＳトランジスタ４１
及び４２が形成される。図４に示されるように、本発明
に於ては、隣り合うサブワードデコーダ間で同一の素子
領域を共有するように構成される。即ち、サブワードデ
コーダ１４のＰチャンネルトランジスタ領域（ＰＭＯＳ
トランジスタ４０が形成される領域）は、サブワードデ
コーダ１５のＰチャンネルトランジスタ領域と共通のＮ
ｗｅｌｌ３０に配置される。またサブワードデコーダ１
５のＮチャンネルトランジスタ領域（ＮＭＯＳトランジ
スタ４１及び４２が形成される領域）と、サブワードデ
コーダ１６のＮチャンネルトランジスタ領域とは隣り合
うように構成される。更に、サブワードデコーダ１６の
Ｐチャンネルトランジスタ領域とサブワードデコーダ１
７のＰチャンネルトランジスタ領域とは、共通のＮｗｅ
ｌｌ３０を使用できるように、隣り合って配置される。

【００４２】上述のように本発明に於ては、サブワード
デコーダを配置する際に、各サブワードデコーダのＮチ
ャンネルトランジスタ領域及びＰチャンネルトランジス
タ領域は、隣り合うサブワードデコーダ間で同一タイプ
の領域が隣り合うように配置される。ＮｗｅｌｌをＰ型
基板上に形成した場合、Ｎチャンネルトランジスタは、
このＮｗｅｌｌからある程度の距離を離して形成する必
要がある。しかし本発明のサブワードデコーダの配置に
よれば、隣り合うサブワードデコーダ間でこのような距
離的な条件に対する制限が無く、サブワードデコーダを
互いに近接して構成することが出来る。従って、メイン
ワード線１８の延在する方向に対して、メモリチップの
サイズの増大を避けることが出来る。

【００４３】以上、実施例に基づいて本発明は説明され
たが、本発明は上述の実施例に限定されるものではな
く、特許請求の範囲に記載される範囲内で変形・変更が
可能なものである。

【００４４】

【発明の効果】請求項１の発明に於ては、コラムブロッ
ク毎にメモリセル領域の両側にサブワードデコーダを設
けるので、ワード線に直交する方向に並ぶコンタクト数
を少なくすることが出来る。これによりワード線に直交
する方向へのチップサイズの増大を避けることが出来
る。

【００４５】請求項２の発明に於ては、選択されたコラ
ムブロックに対してのみサブワード線を選択活性化する
ので、選択コラムブロックのデータのみをアクセスする
ことが出来る。請求項３の発明に於ては、選択されたコ
ラムブロックに対してのみ該センスアンプブロックを駆
動するので、電流消費量を少なく抑さえることが出来る
と共に、選択コラムブロックのデータのみをアクセスす
るのでデータが破壊されることを避けることが出来る。

【００４６】請求項４の発明に於ては、ワード線に直交
する方向に並ぶコンタクト数を少なくすることが出来
る。これによりワード線に直交する方向へのチップサイ
ズの増大を避けることが出来る。請求項５の発明に於て
は、ワード線に直交する方向に並ぶコンタクト数を少な
くすることが出来る。これによりワード線に直交する方
向へのチップサイズの増大を避けることが出来る。

【００４７】請求項６の発明に於ては、隣り合うサブワ
ードデコーダ間でＮチャンネルトランジスタの領域を共
有するので、サブワードデコーダが並ぶ方向に対するチ
ップサイズの増大を避けることが出来る。請求項７の発
明に於ては、隣り合うサブワードデコーダ間でＰチャン
ネルトランジスタの領域を共有するので、サブワードデ
コーダが並ぶ方向に対するチップサイズの増大を避ける
ことが出来る。

【００４８】請求項８の発明に於ては、コラムブロック
毎にメモリセル領域の両側にサブワードデコーダを設け
るので、ワード線に直交する方向に並ぶコンタクト数を
少なくすることが出来る。これによりワード線に直交す
る方向へのチップサイズの増大を避けることが出来る。
請求項９の発明に於ては、選択されたコラムブロックに
対してのみサブワード線を選択活性化するので、選択コ
ラムブロックのデータのみをアクセスすることが出来
る。

【００４９】請求項１０の発明に於ては、選択されたコ
ラムブロックに対してのみ該センスアンプブロックを駆
動するので、電流消費量を少なく抑さえることが出来る
と共に、選択コラムブロックのデータのみをアクセスす
るのでデータが破壊されることを避けることが出来る。
請求項１１の発明に於ては、隣り合うサブワードデコー
ダ間でＮチャンネルトランジスタの領域を共有するの
で、サブワードデコーダが並ぶ方向に対するチップサイ
ズの増大を避けることが出来る。

【００５０】請求項１２の発明に於ては、隣り合うサブ
ワードデコーダ間でＰチャンネルトランジスタの領域を
共有するので、サブワードデコーダが並ぶ方向に対する
チップサイズの増大を避けることが出来る。請求項１３
の発明に於ては、コラムブロック毎にメモリセル領域の
両側にサブワードデコーダを設けるので、ワード線に直
交する方向に並ぶコンタクト数を少なくすることが出来
る。これによりワード線に直交する方向へのチップサイ
ズの増大を避けることが出来る。

【００５１】請求項１４の発明に於ては、隣り合うサブ
ワードデコーダ間でＰチャンネルトランジスタの領域或
いはＮチャンネルトランジスタの領域を共有するので、
サブワードデコーダが並ぶ方向に対するチップサイズの
増大を避けることが出来る。

【図面の簡単な説明】

【図１】本発明のサブワードデコーダ配置を用いた半導
体記憶装置を示す図である。

【図２】本発明によるサブワードデコーダ配置を示す図
である。

【図３】サブワード線を１本毎に左右のサブワードデコ
ーダに接続したサブワードデコーダ配置を示す図であ
る。

【図４】半導体記憶装置の基板上に於けるサブワードデ
コーダのレイアウトを示す図である。

【図５】サブワードデコーダの回路構成を示す回路図で
ある。

【図６】従来の階層化ワードデコーダ方式のワード線構
造を示す図である。

【図７】階層化ワードデコーダ方式の別のワード線構造
を示す図である。

【符号の説明】

１半導体記憶装置２アドレスバッファ３コマンドバッファ／デコーダ４データバッファ５コラム制御ユニット６ロー制御ユニット７メモリセル回路１１メインワードデコーダ１２サブワードデコーダ選択回路１３センスアンプブロック１４、１５、１６、１７サブワードデコーダ１８メインワード線１９サブワード線２０サブワードデコーダ選択線２１コラムブロック選択線２２サブワードデコーダ制御回路２２２３メモリセル領域２４コンタクト２０１メインワードデコーダ２０２サブワードデコーダ選択回路２０３センスアンプブロック２０４、２０５、２０６、２０７サブワードデコーダ２０８メインワード線２０９サブワード線２１０サブワードデコーダ選択線２１１コンタクト

Claims

【特許請求の範囲】

【請求項１】階層化ワードデコードによりワード選択を
行う半導体記憶装置であって、コラムブロック毎に設けられたメモリセル領域と、コラムブロック毎に設けられ該メモリセル領域に延在す
るサブワード線と、該サブワード線の延長上で該メモリセル領域の両側に設
けられ、該メモリセル領域の該サブワード線に対しての
みサブワード選択を行うサブワードデコーダを含むこと
を特徴とする半導体記憶装置。
【請求項２】前記サブワード線は、選択されたコラムブ
ロックに対してのみ選択活性化されることを特徴とする
請求項１記載の半導体記憶装置。
【請求項３】前記コラムブロック毎に設けられたセンス
アンプブロックを含み、前記選択されたコラムブロック
に対してのみ該センスアンプブロックが駆動されること
を特徴とする請求項２記載の半導体記憶装置。
【請求項４】前記サブワード線は、前記メモリセル領域
の第１の側の前記サブワードデコーダ及び第２の側の前
記サブワードデコーダに、一本毎に交互に接続されるこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項５】前記サブワード線は、前記メモリセル領域
の第１の側の前記サブワードデコーダ及び第２の側の前
記サブワードデコーダに、２本毎に交互に接続されるこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項６】前記サブワードデコーダはＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタを含み、該ＮＭＯＳト
ランジスタが形成される第１の基板上領域は、隣り合う
サブワードデコーダ間で隣接することを特徴とする請求
項１記載の半導体記憶装置。
【請求項７】前記サブワードデコーダはＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタを含み、該ＰＭＯＳト
ランジスタが形成される第２の基板上領域は、隣り合う
サブワードデコーダ間で隣接することを特徴とする請求
項１記載の半導体記憶装置。
【請求項８】複数のメインワード線と、該複数のメインワード線の一本を選択してメインワード
選択を行うメインワードデコーダと、コラムブロック毎に設けられたメモリセル領域と、コラムブロック毎に設けられ該メモリセル領域に延在す
るサブワード線と、該サブワード線の延長上で該メモリセル領域の両側に設
けられ該メモリセル領域の該サブワード線に対してのみ
サブワード選択を行うサブワードデコーダを含むことを
特徴とする半導体記憶装置。
【請求項９】前記サブワード線は、選択されたコラムブ
ロックに対してのみ選択活性化されることを特徴とする
請求項８記載の半導体記憶装置。
【請求項１０】前記コラムブロック毎に設けられたセン
スアンプブロックを含み、前記選択されたコラムブロッ
クに対してのみ該センスアンプブロックが駆動されるこ
とを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】前記サブワードデコーダはＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタを含み、該ＮＭＯＳ
トランジスタが形成される第１の基板上領域は、隣り合
うサブワードデコーダ間で隣接することを特徴とする請
求項８記載の半導体記憶装置。
【請求項１２】前記サブワードデコーダはＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタを含み、該ＰＭＯＳ
トランジスタが形成される第２の基板上領域は、隣り合
うサブワードデコーダ間で隣接することを特徴とする請
求項８記載の半導体記憶装置。
【請求項１３】階層化ワードデコードによりワード選択
を行う半導体記憶装置であって、コラムブロック毎に設けられたメモリセル領域と、該メモリセル領域の両側に設けられ該メモリセル領域の
サブワード線に対してのみサブワード選択を行うサブワ
ードデコーダを含むことを特徴とする半導体記憶装置。
【請求項１４】前記サブワードデコーダは、Ｎ型トラン
ジスタ及びＰ型トランジスタを含み、該Ｎ型トランジス
タが形成される第１の基板上領域及び該Ｐ型トランジス
タが形成される第２の基板上領域の各々は、隣り合うサ
ブワードデコーダ間で隣接することを特徴とする請求項
１３記載の半導体記憶装置。