JPH1117470A - 電子ボリューム - Google Patents
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- JPH1117470A JPH1117470A JP16597797A JP16597797A JPH1117470A JP H1117470 A JPH1117470 A JP H1117470A JP 16597797 A JP16597797 A JP 16597797A JP 16597797 A JP16597797 A JP 16597797A JP H1117470 A JPH1117470 A JP H1117470A
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Abstract
(57)【要約】
【課題】 低電圧でも正常に動作し、出力ダイナミック
レンジが広い電子ボリュームを提供する。 【解決手段】 電子ボリュームにおける負帰還増幅回路
ＮＦＡの帰還抵抗器ＦＲに帰還抵抗Ｒ２〜Ｒ４を設け
る。また、これらの帰還抵抗Ｒ２〜Ｒ４を選択的に使用
するための、Ｎ型とＰ型のＭＯＳトランジスタＮＭ、Ｐ
Ｍを有するスイッチ回路ＳＷ１、ＳＷ２を設ける。そし
て、これらの帰還抵抗Ｒ２〜Ｒ４を選択的に用いてゲイ
ンの切り替えを行う。このとき、スイッチ回路ＳＷ１の
ように、スイッチ回路がオン状態であるときは、オンイ
ンピーダンスを低減するためにＮ型とＰ型のＭＯＳトラ
ンジスタＮＭ、ＰＭのバックゲートＢＧ、ＢＧに基準電
位Ｖｒｅｆを印加する。一方、スイッチ回路ＳＷ２のよ
うに、スイッチ回路がオフ状態であるときは、出力ダイ
ナミックレンジを広くするためにＮ型のＭＯＳトランジ
スタＮＭのバックゲートＢＧにグランド電位を、Ｐ型の
ＭＯＳトランジスタＰＭのバックゲートＢＧに供給電源
の電位Ｖｃｃを印加する。
レンジが広い電子ボリュームを提供する。 【解決手段】 電子ボリュームにおける負帰還増幅回路
ＮＦＡの帰還抵抗器ＦＲに帰還抵抗Ｒ２〜Ｒ４を設け
る。また、これらの帰還抵抗Ｒ２〜Ｒ４を選択的に使用
するための、Ｎ型とＰ型のＭＯＳトランジスタＮＭ、Ｐ
Ｍを有するスイッチ回路ＳＷ１、ＳＷ２を設ける。そし
て、これらの帰還抵抗Ｒ２〜Ｒ４を選択的に用いてゲイ
ンの切り替えを行う。このとき、スイッチ回路ＳＷ１の
ように、スイッチ回路がオン状態であるときは、オンイ
ンピーダンスを低減するためにＮ型とＰ型のＭＯＳトラ
ンジスタＮＭ、ＰＭのバックゲートＢＧ、ＢＧに基準電
位Ｖｒｅｆを印加する。一方、スイッチ回路ＳＷ２のよ
うに、スイッチ回路がオフ状態であるときは、出力ダイ
ナミックレンジを広くするためにＮ型のＭＯＳトランジ
スタＮＭのバックゲートＢＧにグランド電位を、Ｐ型の
ＭＯＳトランジスタＰＭのバックゲートＢＧに供給電源
の電位Ｖｃｃを印加する。
Description
【０００１】
【発明の属する技術分野】本発明は電子ボリュームに関
し、特に、集積回路上で構成し得る、低電圧で動作可能
な、電子ボリュームに関する。
し、特に、集積回路上で構成し得る、低電圧で動作可能
な、電子ボリュームに関する。
【０００２】
【従来の技術】従来、ＣＭＯＳアナログスイッチをスイ
ッチ回路として用いて、利得の切り替えをソフト的に行
う電子ボリュームはあった。この電子ボリュームは供給
電源の電圧がＣＭＯＳアナログスイッチにおけるＭＯＳ
トランジスタのしきい電圧Ｖthと比べて十分に高い場合
は正常に動作するが、供給電源が低電圧になってくると
正常に動作しないという問題があった。すなわち、供給
電源の電圧が低下して、しきい電圧Ｖthに近い電圧にな
ってくると、ＣＭＯＳアナログスイッチのＭＯＳトラン
ジスタのオンインピーダンスが急激に高くなるという問
題があった。特に乾電池等のバッテリーを電源とする場
合には、電圧の低下というのは避けられない問題であっ
た。このため、電子ボリュームとして低電圧時において
も十分な利得精度を確保するためには、利得の切り替え
を行うＣＭＯＳアナログスイッチのＭＯＳトランジスタ
のオンインピーダンスを、低電圧時においても十分小さ
くする必要があった。
ッチ回路として用いて、利得の切り替えをソフト的に行
う電子ボリュームはあった。この電子ボリュームは供給
電源の電圧がＣＭＯＳアナログスイッチにおけるＭＯＳ
トランジスタのしきい電圧Ｖthと比べて十分に高い場合
は正常に動作するが、供給電源が低電圧になってくると
正常に動作しないという問題があった。すなわち、供給
電源の電圧が低下して、しきい電圧Ｖthに近い電圧にな
ってくると、ＣＭＯＳアナログスイッチのＭＯＳトラン
ジスタのオンインピーダンスが急激に高くなるという問
題があった。特に乾電池等のバッテリーを電源とする場
合には、電圧の低下というのは避けられない問題であっ
た。このため、電子ボリュームとして低電圧時において
も十分な利得精度を確保するためには、利得の切り替え
を行うＣＭＯＳアナログスイッチのＭＯＳトランジスタ
のオンインピーダンスを、低電圧時においても十分小さ
くする必要があった。
【０００３】
【発明が解決しようとする課題】上述したところからわ
かるように、電子ボリュームにおいては、スイッチ回路
としてのＣＭＯＳアナログスイッチのオンインピーダン
スを、低電圧時においても十分に低くする必要があっ
た。このためには、ＣＭＯＳアナログスイッチにおける
ＭＯＳトランジスタのゲート幅を大きくするか、若しく
は、しきい電圧Ｖthを下げなければならなかった。しか
し、ゲート幅を大きくすると、ＩＣの面積が増大すると
いう問題があった。また、しきい電圧Ｖthを下げると、
ＩＣ上の他の回路におけるリーク電流が増大するという
問題があった。すなわち、ＭＯＳトランジスタのしきい
電圧Ｖthを下げると本来であればゲートはオン状態でな
いのにもかかわらず、ソース・ドレイン間に電流が流れ
て、電流リークが生じてしまうという問題があった。
かるように、電子ボリュームにおいては、スイッチ回路
としてのＣＭＯＳアナログスイッチのオンインピーダン
スを、低電圧時においても十分に低くする必要があっ
た。このためには、ＣＭＯＳアナログスイッチにおける
ＭＯＳトランジスタのゲート幅を大きくするか、若しく
は、しきい電圧Ｖthを下げなければならなかった。しか
し、ゲート幅を大きくすると、ＩＣの面積が増大すると
いう問題があった。また、しきい電圧Ｖthを下げると、
ＩＣ上の他の回路におけるリーク電流が増大するという
問題があった。すなわち、ＭＯＳトランジスタのしきい
電圧Ｖthを下げると本来であればゲートはオン状態でな
いのにもかかわらず、ソース・ドレイン間に電流が流れ
て、電流リークが生じてしまうという問題があった。
【０００４】そこで本発明は、前記課題に鑑みてなされ
たものであり、供給電源が低電圧になった場合でも、正
常に動作する電子ボリュームを提供することを目的とす
る。すなわち、供給電源が低電圧になっても、スイッチ
回路を構成するＭＯＳアナログスイッチのオンインピー
ダンスが増大しないようにした、電子ボリュームを提供
することを目的とする。さらに、このように低電圧で正
常に動作するにもかかわらず、出力ダイナミックレンジ
が広い電子ボリュームを提供することを目的とする。
たものであり、供給電源が低電圧になった場合でも、正
常に動作する電子ボリュームを提供することを目的とす
る。すなわち、供給電源が低電圧になっても、スイッチ
回路を構成するＭＯＳアナログスイッチのオンインピー
ダンスが増大しないようにした、電子ボリュームを提供
することを目的とする。さらに、このように低電圧で正
常に動作するにもかかわらず、出力ダイナミックレンジ
が広い電子ボリュームを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る電子ボリュームは、演算増幅器と、入
力端子と前記演算増幅器の負側端子との間に接続される
入力抵抗器と、前記演算増幅器の出力側端子と前記演算
増幅器の負側端子との間に接続される帰還抵抗器とで、
構成され、前記演算増幅器の正側端子には基準電位が与
えられ、前記入力端子から前記演算増幅器の出力側端子
までのゲインが前記入力抵抗器と前記帰還抵抗器との値
の比で決まる負帰還増幅回路を備え、前記入力抵抗器及
び前記帰還抵抗器の少なくとも一方を複数の抵抗で構成
し、これら複数の抵抗を短絡するスイッチ回路を備え、
このスイッチ回路をオン・オフすることにより前記入力
抵抗器及び前記帰還抵抗器の値を切り替えて、前記負帰
還増幅回路のゲインを切り替えるようにした電子ボリュ
ームにおいて、前記スイッチ回路は、互いに並列に接続
されたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジス
タとを備えており、これらのＮ型ＭＯＳトランジスタの
ゲートとＰ型ＭＯＳトランジスタのゲートとはインバー
タを介して接続されており、前記スイッチ回路をオンす
るときには、前記Ｎ型ＭＯＳトランジスタのゲートには
供給電源の電位を、バックゲートには前記基準電位を印
加し、前記Ｐ型ＭＯＳトランジスタのゲートにはグラン
ド電位を、バックゲートには前記基準電位を印加し、前
記スイッチ回路をオフするときには、前記Ｎ型ＭＯＳト
ランジスタのゲートにはグランド電位を、バックゲート
にもグランド電位を印加し、前記Ｐ型ＭＯＳトランジス
タのゲートには供給電源の電位を、バックゲートにも供
給電源の電位を印加する、ことを特徴とするものであ
る。
め、本発明に係る電子ボリュームは、演算増幅器と、入
力端子と前記演算増幅器の負側端子との間に接続される
入力抵抗器と、前記演算増幅器の出力側端子と前記演算
増幅器の負側端子との間に接続される帰還抵抗器とで、
構成され、前記演算増幅器の正側端子には基準電位が与
えられ、前記入力端子から前記演算増幅器の出力側端子
までのゲインが前記入力抵抗器と前記帰還抵抗器との値
の比で決まる負帰還増幅回路を備え、前記入力抵抗器及
び前記帰還抵抗器の少なくとも一方を複数の抵抗で構成
し、これら複数の抵抗を短絡するスイッチ回路を備え、
このスイッチ回路をオン・オフすることにより前記入力
抵抗器及び前記帰還抵抗器の値を切り替えて、前記負帰
還増幅回路のゲインを切り替えるようにした電子ボリュ
ームにおいて、前記スイッチ回路は、互いに並列に接続
されたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジス
タとを備えており、これらのＮ型ＭＯＳトランジスタの
ゲートとＰ型ＭＯＳトランジスタのゲートとはインバー
タを介して接続されており、前記スイッチ回路をオンす
るときには、前記Ｎ型ＭＯＳトランジスタのゲートには
供給電源の電位を、バックゲートには前記基準電位を印
加し、前記Ｐ型ＭＯＳトランジスタのゲートにはグラン
ド電位を、バックゲートには前記基準電位を印加し、前
記スイッチ回路をオフするときには、前記Ｎ型ＭＯＳト
ランジスタのゲートにはグランド電位を、バックゲート
にもグランド電位を印加し、前記Ｐ型ＭＯＳトランジス
タのゲートには供給電源の電位を、バックゲートにも供
給電源の電位を印加する、ことを特徴とするものであ
る。
【０００６】
（第１実施形態）本発明の第１実施形態は、負帰還増幅
回路の帰還抵抗器に複数の抵抗を設け、この抵抗をバイ
パスするための、Ｎ型とＰ型のＭＯＳトランジスタを有
する、スイッチ回路を設けることにより、これらの抵抗
を選択的に用いてゲインの切替を行う電子ボリュームに
おいて、スイッチ回路がオン状態であるときは、スイッ
チ回路のオンインピーダンスを低減するためにＮ型とＰ
型のＭＯＳトランジスタのバックゲートに基準電位Ｖｒ
ｅｆを印加し、スイッチ回路がオフ状態であるときは、
出力ダイナミックレンジを広くするためにＮ型のＭＯＳ
トランジスタのバックゲートにグランド電位を、Ｐ型の
ＭＯＳトランジスタのバックゲートに供給電源の電位を
印加するようにしたものである。以下に、図１乃至図３
に基づいてより詳しく説明する。
回路の帰還抵抗器に複数の抵抗を設け、この抵抗をバイ
パスするための、Ｎ型とＰ型のＭＯＳトランジスタを有
する、スイッチ回路を設けることにより、これらの抵抗
を選択的に用いてゲインの切替を行う電子ボリュームに
おいて、スイッチ回路がオン状態であるときは、スイッ
チ回路のオンインピーダンスを低減するためにＮ型とＰ
型のＭＯＳトランジスタのバックゲートに基準電位Ｖｒ
ｅｆを印加し、スイッチ回路がオフ状態であるときは、
出力ダイナミックレンジを広くするためにＮ型のＭＯＳ
トランジスタのバックゲートにグランド電位を、Ｐ型の
ＭＯＳトランジスタのバックゲートに供給電源の電位を
印加するようにしたものである。以下に、図１乃至図３
に基づいてより詳しく説明する。
【０００７】図１は本発明の第１実施形態に係る電子ボ
リュームの回路の一例を示す図であり、図２はそのスイ
ッチ回路部分のオン状態における等価回路を示す図であ
り、図３は図２とは反対にスイッチ回路部分のオフ状態
における等価回路を示す図である。
リュームの回路の一例を示す図であり、図２はそのスイ
ッチ回路部分のオン状態における等価回路を示す図であ
り、図３は図２とは反対にスイッチ回路部分のオフ状態
における等価回路を示す図である。
【０００８】図１からわかるように、第１実施形態の電
子ボリュームは、負帰還増幅回路ＮＦＡと、第１のスイ
ッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２とを、備
えて構成される。
子ボリュームは、負帰還増幅回路ＮＦＡと、第１のスイ
ッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２とを、備
えて構成される。
【０００９】負帰還増幅回路ＮＦＡは、入力端子ａ、
ａ’から入力信号Ｖ１を入力した場合に、出力端子ｂ、
ｂ’から入力信号Ｖ１が反転増幅された出力信号Ｖ２を
出力する、反転増幅回路である。この負帰還増幅回路Ｎ
ＦＡは、演算増幅器ＯＰと入力抵抗Ｒ１と帰還抵抗Ｒ２
〜Ｒ４と電源Ｖｒｅｆとを備えて構成される。より詳し
く説明すると、図中左下の入力端子ａと演算増幅器ＯＰ
の負側端子の間には、入力抵抗Ｒ１が設けられている。
この入力抵抗Ｒ１により入力抵抗器ＩＲが構成されてい
る。演算増幅器ＯＰの負側端子と、演算増幅器ＯＰの出
力側端子との間には、帰還抵抗Ｒ２〜Ｒ４が直列に接続
されて設けられている。これら帰還抵抗Ｒ２〜Ｒ４によ
り帰還抵抗器ＦＲが構成されている。演算増幅器ＯＰの
正側端子には電源Ｖｒｅｆが接続されており、この電源
Ｖｒｅｆにより演算増幅器ＯＰの正側端子に基準電位Ｖ
ｒｅｆが与えられている。また、この電源Ｖｒｅｆに
は、入力端子ａ’と出力端子ｂ’とが共通接続されてい
る。この負帰還増幅回路ＮＦＡのゲインは、Ｖ２／Ｖ１
＝−（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ１で与えられる。つま
り、入力抵抗器ＩＲと帰還抵抗器ＦＲの値の比により、
そのゲインが定まる。
ａ’から入力信号Ｖ１を入力した場合に、出力端子ｂ、
ｂ’から入力信号Ｖ１が反転増幅された出力信号Ｖ２を
出力する、反転増幅回路である。この負帰還増幅回路Ｎ
ＦＡは、演算増幅器ＯＰと入力抵抗Ｒ１と帰還抵抗Ｒ２
〜Ｒ４と電源Ｖｒｅｆとを備えて構成される。より詳し
く説明すると、図中左下の入力端子ａと演算増幅器ＯＰ
の負側端子の間には、入力抵抗Ｒ１が設けられている。
この入力抵抗Ｒ１により入力抵抗器ＩＲが構成されてい
る。演算増幅器ＯＰの負側端子と、演算増幅器ＯＰの出
力側端子との間には、帰還抵抗Ｒ２〜Ｒ４が直列に接続
されて設けられている。これら帰還抵抗Ｒ２〜Ｒ４によ
り帰還抵抗器ＦＲが構成されている。演算増幅器ＯＰの
正側端子には電源Ｖｒｅｆが接続されており、この電源
Ｖｒｅｆにより演算増幅器ＯＰの正側端子に基準電位Ｖ
ｒｅｆが与えられている。また、この電源Ｖｒｅｆに
は、入力端子ａ’と出力端子ｂ’とが共通接続されてい
る。この負帰還増幅回路ＮＦＡのゲインは、Ｖ２／Ｖ１
＝−（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ１で与えられる。つま
り、入力抵抗器ＩＲと帰還抵抗器ＦＲの値の比により、
そのゲインが定まる。
【００１０】第１のスイッチ回路ＳＷ１と第２のスイッ
チ回路ＳＷ２は、信号線の導通状態と非導通状態とを切
り替えるための、スイッチとしての働きをする、ＣＭＯ
Ｓアナログスイッチ回路である。第１のスイッチ回路Ｓ
Ｗ１は、帰還抵抗Ｒ２と並列に設けられている。すなわ
ち、第１のスイッチ回路ＳＷ１の入力側の接続端子Ｘ１
は演算増幅器ＯＰの負側端子に接続され、出力側の接続
端子Ｙ１は帰還抵抗Ｒ２と帰還抵抗Ｒ３との間の中点に
接続されている。第２のスイッチ回路ＳＷ２は、帰還抵
抗Ｒ２、Ｒ３と並列に設けられている。すなわち、第２
のスイッチ回路ＳＷ２の入力側の接続端子Ｘ２は演算増
幅器ＯＰの負側端子に接続され、出力側の接続端子Ｙ２
は帰還抵抗Ｒ３と帰還抵抗Ｒ４との間の中点に接続され
ている。このように第１のスイッチ回路ＳＷ１と第２の
スイッチ回路ＳＷ２を接続することにより、これらの入
力側の接続端子Ｘ１、Ｘ２は共通に演算増幅器ＯＰの負
側端子に接続されることになる。これにより、スイッチ
回路ＳＷ１、ＳＷ２のオン・オフ状態に関係なく、スイ
ッチ回路ＳＷ１、ＳＷ２の接続端子Ｘ１、Ｘ２の電位
は、基準電位Ｖｒｅｆと同等になるようになっている。
これらのスイッチ回路ＳＷ１、ＳＷ２は同等の構成であ
るので、ここでは、第１のスイッチ回路ＳＷ１に着目し
て、その構成を説明する。
チ回路ＳＷ２は、信号線の導通状態と非導通状態とを切
り替えるための、スイッチとしての働きをする、ＣＭＯ
Ｓアナログスイッチ回路である。第１のスイッチ回路Ｓ
Ｗ１は、帰還抵抗Ｒ２と並列に設けられている。すなわ
ち、第１のスイッチ回路ＳＷ１の入力側の接続端子Ｘ１
は演算増幅器ＯＰの負側端子に接続され、出力側の接続
端子Ｙ１は帰還抵抗Ｒ２と帰還抵抗Ｒ３との間の中点に
接続されている。第２のスイッチ回路ＳＷ２は、帰還抵
抗Ｒ２、Ｒ３と並列に設けられている。すなわち、第２
のスイッチ回路ＳＷ２の入力側の接続端子Ｘ２は演算増
幅器ＯＰの負側端子に接続され、出力側の接続端子Ｙ２
は帰還抵抗Ｒ３と帰還抵抗Ｒ４との間の中点に接続され
ている。このように第１のスイッチ回路ＳＷ１と第２の
スイッチ回路ＳＷ２を接続することにより、これらの入
力側の接続端子Ｘ１、Ｘ２は共通に演算増幅器ＯＰの負
側端子に接続されることになる。これにより、スイッチ
回路ＳＷ１、ＳＷ２のオン・オフ状態に関係なく、スイ
ッチ回路ＳＷ１、ＳＷ２の接続端子Ｘ１、Ｘ２の電位
は、基準電位Ｖｒｅｆと同等になるようになっている。
これらのスイッチ回路ＳＷ１、ＳＷ２は同等の構成であ
るので、ここでは、第１のスイッチ回路ＳＷ１に着目し
て、その構成を説明する。
【００１１】第１のスイッチ回路ＳＷ１は、互いに並列
に接続された、Ｎ型のＭＯＳトランジスタＮＭと、Ｐ型
のＭＯＳトランジスタＰＭとを、備えて構成される、Ｃ
ＭＯＳアナログスイッチである。ＭＯＳトランジスタＮ
ＭのドレインＤと、ＭＯＳトランジスタＰＭのソースＳ
との間の中点は、入力側の接続端子Ｘ１へ接続されてい
る。ＭＯＳトランジスタＮＭのソースＳと、ＭＯＳトラ
ンジスタＰＭのドレインＤとの間の中点は、出力側の接
続端子Ｙ１へ接続されている。ＭＯＳトランジスタＮＭ
のゲートＧにはスイッチ制御端子Ｚ１からの信号線が接
続されている。ＭＯＳトランジスタＰＭのゲートＧに
は、インバータＩＮＶを介して、スイッチ制御端子Ｚ１
からの信号線が接続されている。つまり、ＭＯＳトラン
ジスタＮＭ、ＰＭのゲートＧ、Ｇは互いにインバータＩ
ＮＶを介して接続されている。スイッチ制御端子Ｚ１か
らは、この第１のスイッチ回路ＳＷ１のオン状態とオフ
状態とを切り替えるためのスイッチ制御信号が入力され
る。
に接続された、Ｎ型のＭＯＳトランジスタＮＭと、Ｐ型
のＭＯＳトランジスタＰＭとを、備えて構成される、Ｃ
ＭＯＳアナログスイッチである。ＭＯＳトランジスタＮ
ＭのドレインＤと、ＭＯＳトランジスタＰＭのソースＳ
との間の中点は、入力側の接続端子Ｘ１へ接続されてい
る。ＭＯＳトランジスタＮＭのソースＳと、ＭＯＳトラ
ンジスタＰＭのドレインＤとの間の中点は、出力側の接
続端子Ｙ１へ接続されている。ＭＯＳトランジスタＮＭ
のゲートＧにはスイッチ制御端子Ｚ１からの信号線が接
続されている。ＭＯＳトランジスタＰＭのゲートＧに
は、インバータＩＮＶを介して、スイッチ制御端子Ｚ１
からの信号線が接続されている。つまり、ＭＯＳトラン
ジスタＮＭ、ＰＭのゲートＧ、Ｇは互いにインバータＩ
ＮＶを介して接続されている。スイッチ制御端子Ｚ１か
らは、この第１のスイッチ回路ＳＷ１のオン状態とオフ
状態とを切り替えるためのスイッチ制御信号が入力され
る。
【００１２】スイッチ制御端子Ｚ１は連動スイッチＬＫ
ＳＷ１にも接続されている。これにより、連動スイッチ
ＬＫＳＷ１はスイッチ制御信号により切替制御されるよ
うになっている。この連動スイッチＬＫＳＷ１は第１の
ＭＯＳトランジスタＮＭのバックゲートＢＧに印加する
電位を切り替えるためのものである。一方、スイッチ制
御端子Ｚ１はインバータＩＮＶを介して、連動スイッチ
ＬＫＳＷ２にも接続されている。これにより、連動スイ
ッチＬＫＳＷ２もスイッチ制御信号により切替制御され
るようになっている。この連動スイッチＬＫＳＷ２は第
２のＭＯＳトランジスタＰＭのバックゲートＢＧに印加
する電位を切り替えるためのものである。これらの連動
スイッチＬＫＳＷ１、ＬＫＳＷ２の一方の端子には電位
Ｖｒｅｆの電源が接続されている。つまり、基準電位Ｖ
ｒｅｆが印加されるようになっている。これに対して、
連動スイッチＬＫＳＷ１の他方の端子は、グランドに接
続されている。また、連動スイッチＬＫＳＷ２の他方の
端子は、電位Ｖｃｃの供給電源に接続されている。この
ように、Ｎ型のＭＯＳトランジスタＮＭとＰ型のＭＯＳ
トランジスタＰＭはともに、バックゲートＢＧの電位を
独立に与えることができるプロセスを用いた集積回路に
より構成されている。
ＳＷ１にも接続されている。これにより、連動スイッチ
ＬＫＳＷ１はスイッチ制御信号により切替制御されるよ
うになっている。この連動スイッチＬＫＳＷ１は第１の
ＭＯＳトランジスタＮＭのバックゲートＢＧに印加する
電位を切り替えるためのものである。一方、スイッチ制
御端子Ｚ１はインバータＩＮＶを介して、連動スイッチ
ＬＫＳＷ２にも接続されている。これにより、連動スイ
ッチＬＫＳＷ２もスイッチ制御信号により切替制御され
るようになっている。この連動スイッチＬＫＳＷ２は第
２のＭＯＳトランジスタＰＭのバックゲートＢＧに印加
する電位を切り替えるためのものである。これらの連動
スイッチＬＫＳＷ１、ＬＫＳＷ２の一方の端子には電位
Ｖｒｅｆの電源が接続されている。つまり、基準電位Ｖ
ｒｅｆが印加されるようになっている。これに対して、
連動スイッチＬＫＳＷ１の他方の端子は、グランドに接
続されている。また、連動スイッチＬＫＳＷ２の他方の
端子は、電位Ｖｃｃの供給電源に接続されている。この
ように、Ｎ型のＭＯＳトランジスタＮＭとＰ型のＭＯＳ
トランジスタＰＭはともに、バックゲートＢＧの電位を
独立に与えることができるプロセスを用いた集積回路に
より構成されている。
【００１３】次に、上述の電子ボリュームの動作につい
て説明する。上述したところからもわかるように、図１
の電子ボリュームは、スイッチ回路ＳＷ１、ＳＷ２の切
り替えにより、ゲインの切り替えを行う。すなわち、第
１のスイッチ回路ＳＷ１と第２のスイッチ回路ＳＷ２が
ともにオフ状態である場合、この電子ボリュームのゲイ
ンＧは、−（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ１となる。第１の
スイッチ回路ＳＷ１がオン状態、第２のスイッチ回路Ｓ
Ｗ２がオフ状態である場合、この電子ボリュームのゲイ
ンＧは、−（Ｒ３＋Ｒ４）／Ｒ１となる。図１における
電子ボリュームはこの状態を表している。第１のスイッ
チ回路ＳＷ１と第２のスイッチ回路ＳＷ２がともにオン
状態である場合、この電子ボリュームのゲインＧは、−
Ｒ４／Ｒ１となる。なお、スイッチ回路ＳＷ１、ＳＷ２
のオン・オフの組み合わせは全部で４通りあるが、第１
のスイッチ回路ＳＷ１がオフ状態、第２のスイッチ回路
がオン状態の場合においては、電子ボリュームのゲイン
Ｇは、−Ｒ４／Ｒ１であり、第１のスイッチ回路ＳＷ１
と第２のスイッチ回路ＳＷ２とがともにオン状態である
場合のゲインＧと同じである。このため、この電子ボリ
ュームのゲインＧは、全部で３通りであることがわか
る。
て説明する。上述したところからもわかるように、図１
の電子ボリュームは、スイッチ回路ＳＷ１、ＳＷ２の切
り替えにより、ゲインの切り替えを行う。すなわち、第
１のスイッチ回路ＳＷ１と第２のスイッチ回路ＳＷ２が
ともにオフ状態である場合、この電子ボリュームのゲイ
ンＧは、−（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ１となる。第１の
スイッチ回路ＳＷ１がオン状態、第２のスイッチ回路Ｓ
Ｗ２がオフ状態である場合、この電子ボリュームのゲイ
ンＧは、−（Ｒ３＋Ｒ４）／Ｒ１となる。図１における
電子ボリュームはこの状態を表している。第１のスイッ
チ回路ＳＷ１と第２のスイッチ回路ＳＷ２がともにオン
状態である場合、この電子ボリュームのゲインＧは、−
Ｒ４／Ｒ１となる。なお、スイッチ回路ＳＷ１、ＳＷ２
のオン・オフの組み合わせは全部で４通りあるが、第１
のスイッチ回路ＳＷ１がオフ状態、第２のスイッチ回路
がオン状態の場合においては、電子ボリュームのゲイン
Ｇは、−Ｒ４／Ｒ１であり、第１のスイッチ回路ＳＷ１
と第２のスイッチ回路ＳＷ２とがともにオン状態である
場合のゲインＧと同じである。このため、この電子ボリ
ュームのゲインＧは、全部で３通りであることがわか
る。
【００１４】電子ボリューム全体の動作については、以
上の通りであるが、次に、第１のスイッチ回路ＳＷ１と
第２のスイッチ回路ＳＷ２の動作について説明する。こ
こでは、図１における第１のスイッチ回路ＳＷ１はオン
状態を示しており、第２のスイッチ回路ＳＷ２はオフ状
態を示しているので、これらに着目して、その動作を説
明する。
上の通りであるが、次に、第１のスイッチ回路ＳＷ１と
第２のスイッチ回路ＳＷ２の動作について説明する。こ
こでは、図１における第１のスイッチ回路ＳＷ１はオン
状態を示しており、第２のスイッチ回路ＳＷ２はオフ状
態を示しているので、これらに着目して、その動作を説
明する。
【００１５】これらのスイッチ回路ＳＷ１、ＳＷ２は、
ＣＭＯＳアナログスイッチをその基本的構成としてい
る。このため、その基本的動作は、ＣＭＯＳアナログス
イッチと同様である。すなわち、スイッチ回路ＳＷ１か
らわかるように、スイッチ制御端子Ｚ１からの入力信号
であるスイッチ制御信号がハイの場合、つまり供給電源
の電位Ｖｃｃである場合、Ｎ型のＭＯＳトランジスタＮ
ＭとＰ型のＭＯＳトランジスタＰＭとは、ともにオン状
態となる。すなわち、Ｎ型のＭＯＳトランジスタＮＭの
ゲートＧには供給電源の電位Ｖｃｃが印加され、Ｐ型の
ＭＯＳトランジスタＰＭのゲートＧにはグランド電位Ｇ
ＮＤが印加される。このため、このスイッチ回路ＳＷ１
の入力側の接続端子Ｘ１と出力側の接続端子Ｙ１の間は
導通となり、帰還抵抗Ｒ２はバイパスされる。一方、ス
イッチ回路ＳＷ２からわかるように、スイッチ制御信号
がロウの場合、つまりグランド電位の場合、Ｎ型のＭＯ
ＳトランジスタＮＭとＰ型のＭＯＳトランジスタＰＭと
は、とものオフ状態となる。すなわち、Ｎ型のＭＯＳト
ランジスタＮＭのゲートＧにはグランド電位が印加さ
れ、Ｐ型のＭＯＳトランジスタＰＭのゲートＧには供給
電源の電位Ｖｃｃが印加される。このため、このスイッ
チ回路ＳＷ２の入力側の接続端子Ｘ２と出力側の接続端
子Ｙ２との間は非導通となり、帰還抵抗Ｒ３はバイパス
されない。
ＣＭＯＳアナログスイッチをその基本的構成としてい
る。このため、その基本的動作は、ＣＭＯＳアナログス
イッチと同様である。すなわち、スイッチ回路ＳＷ１か
らわかるように、スイッチ制御端子Ｚ１からの入力信号
であるスイッチ制御信号がハイの場合、つまり供給電源
の電位Ｖｃｃである場合、Ｎ型のＭＯＳトランジスタＮ
ＭとＰ型のＭＯＳトランジスタＰＭとは、ともにオン状
態となる。すなわち、Ｎ型のＭＯＳトランジスタＮＭの
ゲートＧには供給電源の電位Ｖｃｃが印加され、Ｐ型の
ＭＯＳトランジスタＰＭのゲートＧにはグランド電位Ｇ
ＮＤが印加される。このため、このスイッチ回路ＳＷ１
の入力側の接続端子Ｘ１と出力側の接続端子Ｙ１の間は
導通となり、帰還抵抗Ｒ２はバイパスされる。一方、ス
イッチ回路ＳＷ２からわかるように、スイッチ制御信号
がロウの場合、つまりグランド電位の場合、Ｎ型のＭＯ
ＳトランジスタＮＭとＰ型のＭＯＳトランジスタＰＭと
は、とものオフ状態となる。すなわち、Ｎ型のＭＯＳト
ランジスタＮＭのゲートＧにはグランド電位が印加さ
れ、Ｐ型のＭＯＳトランジスタＰＭのゲートＧには供給
電源の電位Ｖｃｃが印加される。このため、このスイッ
チ回路ＳＷ２の入力側の接続端子Ｘ２と出力側の接続端
子Ｙ２との間は非導通となり、帰還抵抗Ｒ３はバイパス
されない。
【００１６】このようなＣＭＯＳアナログスイッチにお
いて、連動スイッチＬＫＳＷ１、ＬＫＳＷ２が連動して
動作する。すなわち、第１のスイッチ回路ＳＷ１からわ
かるように、スイッチ制御信号がハイの場合、連動スイ
ッチＬＫＳＷ１、ＬＫＳＷ２はともに電源Ｖｒｅｆ側に
接続される。このため、ＭＯＳトランジスタＮＭ、ＰＭ
のバックゲートＢＧ、ＢＧには、演算増幅器ＯＰの基準
電位Ｖｒｅｆと同じ電位が印加される。つまり、ＣＭＯ
Ｓアナログスイッチが導通状態であるときには、ＭＯＳ
トランジスタＮＭ、ＰＭのバックゲートＢＧ、ＢＧに基
準電位Ｖｒｅｆが印加される。
いて、連動スイッチＬＫＳＷ１、ＬＫＳＷ２が連動して
動作する。すなわち、第１のスイッチ回路ＳＷ１からわ
かるように、スイッチ制御信号がハイの場合、連動スイ
ッチＬＫＳＷ１、ＬＫＳＷ２はともに電源Ｖｒｅｆ側に
接続される。このため、ＭＯＳトランジスタＮＭ、ＰＭ
のバックゲートＢＧ、ＢＧには、演算増幅器ＯＰの基準
電位Ｖｒｅｆと同じ電位が印加される。つまり、ＣＭＯ
Ｓアナログスイッチが導通状態であるときには、ＭＯＳ
トランジスタＮＭ、ＰＭのバックゲートＢＧ、ＢＧに基
準電位Ｖｒｅｆが印加される。
【００１７】一方、第２のスイッチ回路ＳＷ２からわか
るように、スイッチ制御信号がロウの場合、連動スイッ
チＬＫＳＷ１はグランド側に接続され、連動スイッチＬ
ＫＳＷ２はＶｃｃ側に接続される。このため、ＭＯＳト
ランジスタＮＭのバックゲートＢＧには、グランド電位
が印加される。ＭＯＳトランジスタＰＭのバックゲート
ＢＧには、供給電源の電位Ｖｃｃが印加される。
るように、スイッチ制御信号がロウの場合、連動スイッ
チＬＫＳＷ１はグランド側に接続され、連動スイッチＬ
ＫＳＷ２はＶｃｃ側に接続される。このため、ＭＯＳト
ランジスタＮＭのバックゲートＢＧには、グランド電位
が印加される。ＭＯＳトランジスタＰＭのバックゲート
ＢＧには、供給電源の電位Ｖｃｃが印加される。
【００１８】以上のように、本発明の第１実施形態にお
いては、スイッチ回路ＳＷ１、ＳＷ２がオン状態である
ときにはＭＯＳトランジスタＮＭ、ＰＭのバックゲート
ＢＧ、ＢＧに基準電位Ｖｒｅｆを印加することとし、ス
イッチ回路ＳＷ１、ＳＷ２が非導通状態であるときには
ＭＯＳトランジスタＮＭのバックゲートＢＧにグランド
電位を印加し、ＭＯＳトランジスタＰＭのバックゲート
ＢＧに供給電源の電位Ｖｃｃを印加することとした。こ
のため、ＭＯＳトランジスタＮＭ、ＰＭのオンインピー
ダンスを低く抑えつつ、出力ダイナミックレンジを広く
することができる。すなわち、ＭＯＳトランジスタＮ
Ｍ、ＰＭのオンインピーダンスを低くすることにより低
電圧でも正常に動作させることができるとともに、バッ
クゲートＢＧに電流が流れてしまうことによるクリッピ
ングを防止することができる。
いては、スイッチ回路ＳＷ１、ＳＷ２がオン状態である
ときにはＭＯＳトランジスタＮＭ、ＰＭのバックゲート
ＢＧ、ＢＧに基準電位Ｖｒｅｆを印加することとし、ス
イッチ回路ＳＷ１、ＳＷ２が非導通状態であるときには
ＭＯＳトランジスタＮＭのバックゲートＢＧにグランド
電位を印加し、ＭＯＳトランジスタＰＭのバックゲート
ＢＧに供給電源の電位Ｖｃｃを印加することとした。こ
のため、ＭＯＳトランジスタＮＭ、ＰＭのオンインピー
ダンスを低く抑えつつ、出力ダイナミックレンジを広く
することができる。すなわち、ＭＯＳトランジスタＮ
Ｍ、ＰＭのオンインピーダンスを低くすることにより低
電圧でも正常に動作させることができるとともに、バッ
クゲートＢＧに電流が流れてしまうことによるクリッピ
ングを防止することができる。
【００１９】より詳しくは、第１のスイッチ回路ＳＷ１
のようにスイッチ回路がオン状態である場合、ＭＯＳト
ランジスタＮＭ、ＰＭのバックゲートＢＧ、ＢＧには、
基準電位Ｖｒｅｆを印加する。ここで、バックゲートＢ
Ｇ、ＢＧに基準電位Ｖｒｅｆを印加するということは、
図２に示すスイッチ回路ＳＷ１と等価ということを意味
する。すなわち、図１における演算増幅器ＯＰの負側端
子の電位は、ほぼＶｒｅｆとなる。したがって、このス
イッチ回路ＳＷ１における入力側の接続端子Ｘ１の電位
も、ほぼＶｒｅｆとなる。この結果、図２からわかるよ
うに、ＭＯＳトランジスタＮＭのバックゲートＢＧはド
レインＤと接続されたことと等価になり、ＭＯＳトラン
ジスタＰＭのバックゲートＢＧはソースＳと接続された
ことと等価になる。このため、基板バイアス効果によっ
て、ＭＯＳトランジスタＮＭ、ＰＭのオンインピーダン
スを低く抑えることができる。しかしながら、図１から
わかるように、このようにバックゲートＢＧ、ＢＧに基
準電位Ｖｒｅｆを印加したままこのスイッチ回路ＳＷ１
がオフ状態となると、出力信号Ｖ２が大きく振幅したと
きにクリップしてしまうという問題が生じる。
のようにスイッチ回路がオン状態である場合、ＭＯＳト
ランジスタＮＭ、ＰＭのバックゲートＢＧ、ＢＧには、
基準電位Ｖｒｅｆを印加する。ここで、バックゲートＢ
Ｇ、ＢＧに基準電位Ｖｒｅｆを印加するということは、
図２に示すスイッチ回路ＳＷ１と等価ということを意味
する。すなわち、図１における演算増幅器ＯＰの負側端
子の電位は、ほぼＶｒｅｆとなる。したがって、このス
イッチ回路ＳＷ１における入力側の接続端子Ｘ１の電位
も、ほぼＶｒｅｆとなる。この結果、図２からわかるよ
うに、ＭＯＳトランジスタＮＭのバックゲートＢＧはド
レインＤと接続されたことと等価になり、ＭＯＳトラン
ジスタＰＭのバックゲートＢＧはソースＳと接続された
ことと等価になる。このため、基板バイアス効果によっ
て、ＭＯＳトランジスタＮＭ、ＰＭのオンインピーダン
スを低く抑えることができる。しかしながら、図１から
わかるように、このようにバックゲートＢＧ、ＢＧに基
準電位Ｖｒｅｆを印加したままこのスイッチ回路ＳＷ１
がオフ状態となると、出力信号Ｖ２が大きく振幅したと
きにクリップしてしまうという問題が生じる。
【００２０】すなわち、出力信号Ｖ２が大きく振幅し
て、接続端子Ｙ１における電位が高くなる場合がある。
この場合において、この接続端子Ｙ１における電位と、
Ｐ型のＭＯＳトランジスタＰＭのバックゲートＢＧにお
ける電位との電位差が、ＭＯＳトランジスタの構造上の
ＰＮ接合で決まる電圧より大きくなると、Ｐ型のＭＯＳ
トランジスタＰＭのバックゲートＢＧに電流が流れてし
まう。つまり、Ｐ型のＭＯＳトランジスタＰＭのドレイ
ンＤからバックゲートＢＧへ電流が流れてしまう。この
ため、出力信号Ｖ２の高電圧側がクリップ、つまりリミ
ットされてしまう。一方、出力信号Ｖ２が大きく振幅し
て、接続端子Ｙ１における電位が低くなる場合がある。
この場合において、この接続端子Ｙ１における電位と、
Ｎ型のＭＯＳトランジスタＮＭのバックゲートＢＧにお
ける電位との電位差が、ＭＯＳトランジスタの構造上の
ＰＮ接合で決まる電圧より大きくなると、Ｎ型のＭＯＳ
トランジスタＮＭのバックゲートＢＧに電流が流れてし
まう。つまり、Ｎ型のＭＯＳトランジスタＮＭのバック
ゲートＢＧからソースＳへ電流が流れてしまう。このた
め、出力信号Ｖ２の低電圧側もクリップされてしまう。
このように、出力信号Ｖ２が大きく振幅するとクリップ
が生じて、出力ダイナミックレンジが大きくとれないと
いう問題がある。
て、接続端子Ｙ１における電位が高くなる場合がある。
この場合において、この接続端子Ｙ１における電位と、
Ｐ型のＭＯＳトランジスタＰＭのバックゲートＢＧにお
ける電位との電位差が、ＭＯＳトランジスタの構造上の
ＰＮ接合で決まる電圧より大きくなると、Ｐ型のＭＯＳ
トランジスタＰＭのバックゲートＢＧに電流が流れてし
まう。つまり、Ｐ型のＭＯＳトランジスタＰＭのドレイ
ンＤからバックゲートＢＧへ電流が流れてしまう。この
ため、出力信号Ｖ２の高電圧側がクリップ、つまりリミ
ットされてしまう。一方、出力信号Ｖ２が大きく振幅し
て、接続端子Ｙ１における電位が低くなる場合がある。
この場合において、この接続端子Ｙ１における電位と、
Ｎ型のＭＯＳトランジスタＮＭのバックゲートＢＧにお
ける電位との電位差が、ＭＯＳトランジスタの構造上の
ＰＮ接合で決まる電圧より大きくなると、Ｎ型のＭＯＳ
トランジスタＮＭのバックゲートＢＧに電流が流れてし
まう。つまり、Ｎ型のＭＯＳトランジスタＮＭのバック
ゲートＢＧからソースＳへ電流が流れてしまう。このた
め、出力信号Ｖ２の低電圧側もクリップされてしまう。
このように、出力信号Ｖ２が大きく振幅するとクリップ
が生じて、出力ダイナミックレンジが大きくとれないと
いう問題がある。
【００２１】そこで、本実施形態においては、スイッチ
回路ＳＷ１をオフ状態にする場合には、スイッチ回路Ｓ
Ｗ２のように、連動スイッチＬＫＳＷ１、ＬＫＳＷ２を
切り替えて、ＭＯＳトランジスタＮＭのバックゲートＢ
Ｇにはグランド電位を印加し、ＭＯＳトランジスタＰＭ
のバックゲートＢＧには供給電源の電位Ｖｃｃを印加す
ることとした。このため、スイッチ回路ＳＷ２は図３に
示すスイッチ回路ＳＷ２と等価になる。これにより、図
１からわかるように、出力信号Ｖ２がクリップしないよ
うにすることができる。すなわち、出力信号Ｖ２が大き
く振幅して、接続端子Ｙ２の電位が大きく変化しても、
ＶｃｃからＧＮＤとの間であれば、Ｎ型のＭＯＳトラン
ジスタＮＭのバックゲートＢＧにも、Ｐ型のＭＯＳトラ
ンジスタＰＭのバックゲートＢＧにも、電流は流れな
い。このため、出力信号Ｖ２はクリップをせず、出力ダ
イナミックレンジを大きくとることができる。つまり、
この電子ボリュームで扱える電圧振幅を大きくとること
ができる。しかしながら、このスイッチ回路ＳＷ２のＭ
ＯＳトランジスタＮＭ、ＰＭは、いずれも逆バイアス状
態であり、オンインピーダンスは大きい。すなわち、Ｎ
型のＭＯＳトランジスタＮＭにおいては、ドレインＤの
電位の方がバックゲートＢＧよりも高い逆バイアス状態
である。また、Ｐ型のＭＯＳトランジスタＰＭにおいて
も、ソースＳの電位の方がバックゲートＢＧよりも低い
逆バイアス状態である。このため、ＭＯＳトランジスタ
ＮＭ、ＰＭのオンインピーダンスは高く、特に、供給電
源が低電圧となってきて、基準電位Ｖｒｅｆが低下して
きた場合にそれが顕著となる。そこで、スイッチ回路Ｓ
Ｗ２をオン状態にする場合には、スイッチ回路ＳＷ１の
ように、連動スイッチＬＫＳＷ１、ＬＫＳＷ２も切り替
えて、これらＭＯＳトランジスタＮＭ、ＰＭのバックゲ
ートＢＧ、ＢＧに基準電位Ｖｒｅｆを印加するのであ
る。
回路ＳＷ１をオフ状態にする場合には、スイッチ回路Ｓ
Ｗ２のように、連動スイッチＬＫＳＷ１、ＬＫＳＷ２を
切り替えて、ＭＯＳトランジスタＮＭのバックゲートＢ
Ｇにはグランド電位を印加し、ＭＯＳトランジスタＰＭ
のバックゲートＢＧには供給電源の電位Ｖｃｃを印加す
ることとした。このため、スイッチ回路ＳＷ２は図３に
示すスイッチ回路ＳＷ２と等価になる。これにより、図
１からわかるように、出力信号Ｖ２がクリップしないよ
うにすることができる。すなわち、出力信号Ｖ２が大き
く振幅して、接続端子Ｙ２の電位が大きく変化しても、
ＶｃｃからＧＮＤとの間であれば、Ｎ型のＭＯＳトラン
ジスタＮＭのバックゲートＢＧにも、Ｐ型のＭＯＳトラ
ンジスタＰＭのバックゲートＢＧにも、電流は流れな
い。このため、出力信号Ｖ２はクリップをせず、出力ダ
イナミックレンジを大きくとることができる。つまり、
この電子ボリュームで扱える電圧振幅を大きくとること
ができる。しかしながら、このスイッチ回路ＳＷ２のＭ
ＯＳトランジスタＮＭ、ＰＭは、いずれも逆バイアス状
態であり、オンインピーダンスは大きい。すなわち、Ｎ
型のＭＯＳトランジスタＮＭにおいては、ドレインＤの
電位の方がバックゲートＢＧよりも高い逆バイアス状態
である。また、Ｐ型のＭＯＳトランジスタＰＭにおいて
も、ソースＳの電位の方がバックゲートＢＧよりも低い
逆バイアス状態である。このため、ＭＯＳトランジスタ
ＮＭ、ＰＭのオンインピーダンスは高く、特に、供給電
源が低電圧となってきて、基準電位Ｖｒｅｆが低下して
きた場合にそれが顕著となる。そこで、スイッチ回路Ｓ
Ｗ２をオン状態にする場合には、スイッチ回路ＳＷ１の
ように、連動スイッチＬＫＳＷ１、ＬＫＳＷ２も切り替
えて、これらＭＯＳトランジスタＮＭ、ＰＭのバックゲ
ートＢＧ、ＢＧに基準電位Ｖｒｅｆを印加するのであ
る。
【００２２】以上述べたところからわかるように、本発
明の第１実施形態のスイッチ回路ＳＷ１、ＳＷ２によれ
ば、図２及び図３で示すＣＭＯＳアナログスイッチの長
所のみを合わせもつ動作が可能となり、回路面積を増大
させることなく、利得精度が高い電子ボリュームを提供
することができる。このように、電子ボリュームのゲイ
ンを切り替えるためのスイッチ回路ＳＷ１、ＳＷ２を構
成することにより、大きな効果を得ることができる。
明の第１実施形態のスイッチ回路ＳＷ１、ＳＷ２によれ
ば、図２及び図３で示すＣＭＯＳアナログスイッチの長
所のみを合わせもつ動作が可能となり、回路面積を増大
させることなく、利得精度が高い電子ボリュームを提供
することができる。このように、電子ボリュームのゲイ
ンを切り替えるためのスイッチ回路ＳＷ１、ＳＷ２を構
成することにより、大きな効果を得ることができる。
【００２３】（第２実施形態）第２実施形態は、第１実
施形態の電子ボリュームの負帰還増幅回路における入力
抵抗器にも複数の抵抗を設けて、この入力抵抗器の複数
の抵抗もスイッチ回路で選択的に使用することにより、
この電子ボリュームで切り替えることのできるゲインの
種類を増やしたものである。以下に、図４に基づいてよ
り詳しく説明する。
施形態の電子ボリュームの負帰還増幅回路における入力
抵抗器にも複数の抵抗を設けて、この入力抵抗器の複数
の抵抗もスイッチ回路で選択的に使用することにより、
この電子ボリュームで切り替えることのできるゲインの
種類を増やしたものである。以下に、図４に基づいてよ
り詳しく説明する。
【００２４】図４からわかるように、負帰還増幅回路Ｎ
ＦＡの入力抵抗器ＩＲには、複数の入力抵抗Ｒ１、Ｒ
５、Ｒ６が設けられている。これらの入力抵抗のうち、
入力抵抗Ｒ１と並列にスイッチ回路ＳＷ３が設けられて
いる。また、入力抵抗Ｒ１、Ｒ５と並列にスイッチ回路
ＳＷ４が設けられている。すなわち、スイッチ回路ＳＷ
３、ＳＷ４の入力側の接続端子は演算増幅器ＯＰの負側
端子に共通接続され、スイッチ回路ＳＷ３の出力側の接
続端子Ｙ３は入力抵抗Ｒ１と入力抵抗Ｒ５との間の中点
に接続され、スイッチ回路ＳＷ４の出力側の接続端子Ｙ
４は入力抵抗Ｒ５と入力抵抗Ｒ６との間の中点に接続さ
れている。つまり、図４に示す第２実施形態の電子ボリ
ュームは、演算増幅器ＯＰの入力側の抵抗値Ｒ５、Ｒ６
と、これを切り替える切替スイッチＳＷ３、ＳＷ４とを
付加した点で、図１に示す第１実施形態の電子ボリュー
ムと相違する。これ以外の部分では、第２実施形態の電
子ボリュームは、第１実施形態の電子ボリュームと同様
なので、ここではその詳しい説明を省略する。なお、図
４においては、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、
ＳＷ４の具体的構成は省略してあるが、その具体的な回
路構成は図１におけるスイッチ回路ＳＷ１、ＳＷ２と同
様である。
ＦＡの入力抵抗器ＩＲには、複数の入力抵抗Ｒ１、Ｒ
５、Ｒ６が設けられている。これらの入力抵抗のうち、
入力抵抗Ｒ１と並列にスイッチ回路ＳＷ３が設けられて
いる。また、入力抵抗Ｒ１、Ｒ５と並列にスイッチ回路
ＳＷ４が設けられている。すなわち、スイッチ回路ＳＷ
３、ＳＷ４の入力側の接続端子は演算増幅器ＯＰの負側
端子に共通接続され、スイッチ回路ＳＷ３の出力側の接
続端子Ｙ３は入力抵抗Ｒ１と入力抵抗Ｒ５との間の中点
に接続され、スイッチ回路ＳＷ４の出力側の接続端子Ｙ
４は入力抵抗Ｒ５と入力抵抗Ｒ６との間の中点に接続さ
れている。つまり、図４に示す第２実施形態の電子ボリ
ュームは、演算増幅器ＯＰの入力側の抵抗値Ｒ５、Ｒ６
と、これを切り替える切替スイッチＳＷ３、ＳＷ４とを
付加した点で、図１に示す第１実施形態の電子ボリュー
ムと相違する。これ以外の部分では、第２実施形態の電
子ボリュームは、第１実施形態の電子ボリュームと同様
なので、ここではその詳しい説明を省略する。なお、図
４においては、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、
ＳＷ４の具体的構成は省略してあるが、その具体的な回
路構成は図１におけるスイッチ回路ＳＷ１、ＳＷ２と同
様である。
【００２５】以上のように、第２実施形態の電子ボリュ
ームにおいては、負帰還増幅回路ＮＦＡの入力抵抗器Ｉ
Ｒにも複数の入力抵抗Ｒ１、Ｒ５、Ｒ６を設けるととも
に、これらの入力抵抗Ｒ１、Ｒ５、Ｒ６を選択的に使用
するためのスイッチ回路ＳＷ３、ＳＷ４を設けた。この
ため、扱えるゲインの種類を多くすることができる。つ
まり、３×３の全部で９種類のゲインに切り替えること
ができる。具体的には、第１実施形態でも説明したよう
に、帰還抵抗器ＦＲに設けられた帰還抵抗Ｒ２〜Ｒ４
と、これらの帰還抵抗Ｒ２〜Ｒ４を選択的に使用するた
めのスイッチ回路ＳＷ１、ＳＷ２により、３種類のゲイ
ンを切り替えることができる。また、入力抵抗器ＩＲに
設けられた入力抵抗Ｒ１、Ｒ５、Ｒ６と、これらの入力
抵抗Ｒ１、Ｒ５、Ｒ６を選択的に切り替えて使用するた
めのスイッチ回路ＳＷ３、ＳＷ４により、３種類のゲイ
ンを切り替えることができる。なお、スイッチ回路ＳＷ
３、ＳＷ４のオン・オフの組み合わせ自体は、全部で４
通りである。しかし、スイッチ回路ＳＷ１、ＳＷ２の場
合と同様に、スイッチ回路ＳＷ３がオフ状態、スイッチ
回路ＳＷ４がオン状態の場合のゲインと、切替スイッチ
ＳＷ３、ＳＷ４がともにオン状態である場合のゲインと
は、同じである。このため、入力抵抗器ＩＲ側のゲイン
の切替も３通りになるのである。
ームにおいては、負帰還増幅回路ＮＦＡの入力抵抗器Ｉ
Ｒにも複数の入力抵抗Ｒ１、Ｒ５、Ｒ６を設けるととも
に、これらの入力抵抗Ｒ１、Ｒ５、Ｒ６を選択的に使用
するためのスイッチ回路ＳＷ３、ＳＷ４を設けた。この
ため、扱えるゲインの種類を多くすることができる。つ
まり、３×３の全部で９種類のゲインに切り替えること
ができる。具体的には、第１実施形態でも説明したよう
に、帰還抵抗器ＦＲに設けられた帰還抵抗Ｒ２〜Ｒ４
と、これらの帰還抵抗Ｒ２〜Ｒ４を選択的に使用するた
めのスイッチ回路ＳＷ１、ＳＷ２により、３種類のゲイ
ンを切り替えることができる。また、入力抵抗器ＩＲに
設けられた入力抵抗Ｒ１、Ｒ５、Ｒ６と、これらの入力
抵抗Ｒ１、Ｒ５、Ｒ６を選択的に切り替えて使用するた
めのスイッチ回路ＳＷ３、ＳＷ４により、３種類のゲイ
ンを切り替えることができる。なお、スイッチ回路ＳＷ
３、ＳＷ４のオン・オフの組み合わせ自体は、全部で４
通りである。しかし、スイッチ回路ＳＷ１、ＳＷ２の場
合と同様に、スイッチ回路ＳＷ３がオフ状態、スイッチ
回路ＳＷ４がオン状態の場合のゲインと、切替スイッチ
ＳＷ３、ＳＷ４がともにオン状態である場合のゲインと
は、同じである。このため、入力抵抗器ＩＲ側のゲイン
の切替も３通りになるのである。
【００２６】（第３実施形態）本発明の第３実施形態
は、第１実施形態の電子ボリュームを変形して、帰還抵
抗器に設けられた複数の抵抗に対して、１つ１つ並列に
スイッチ回路を設けたものである。以下に、図５に基づ
いてより詳しく説明する。
は、第１実施形態の電子ボリュームを変形して、帰還抵
抗器に設けられた複数の抵抗に対して、１つ１つ並列に
スイッチ回路を設けたものである。以下に、図５に基づ
いてより詳しく説明する。
【００２７】図５からわかるように、電子ボリュームの
帰還抵抗器ＦＲには、第１実施形態と同様に、帰還抵抗
Ｒ２〜Ｒ４が設けられている。これらの帰還抵抗Ｒ２〜
Ｒ４のうち、帰還抵抗Ｒ２と並列にスイッチ回路ＳＷ１
が設けられている。また、抵抗Ｒ３と並列にスイッチ回
路ＳＷ２が設けられている。つまり、帰還抵抗器ＦＲに
設けられた抵抗Ｒ２、Ｒ３に対して、それぞれ個別的に
並列にスイッチ回路が設けられている。このように、そ
れぞれの抵抗に対して個別的に並列にスイッチ回路が設
けられている点で、第１実施形態と相違する。すなわ
ち、図１からわかるように、第１実施形態においては、
スイッチ回路ＳＷ２をオン状態にすることにより、複数
の抵抗Ｒ３、Ｒ４をバイパスすることができるようにな
っていた。つまり、１つのスイッチ回路をオン状態とす
るだけで、ゲインの切替をすることができるよになって
いた。これに対して、図５からわかるように、第３実施
形態においては、複数のスイッチ回路ＳＷ１、ＳＷ２を
オン状態とすることにより、複数の帰還抵抗Ｒ２、Ｒ３
をバイパスすることができるようになっている。つま
り、１つのスイッチ回路をオン状態とすることにより、
１つの抵抗をバイパスすることができるようになってい
る。これ以外の部分では、第３実施形態の電子ボリュー
ムは、第１実施形態の電子ボリュームと同様の構成であ
るので、その詳しい説明は省略する。
帰還抵抗器ＦＲには、第１実施形態と同様に、帰還抵抗
Ｒ２〜Ｒ４が設けられている。これらの帰還抵抗Ｒ２〜
Ｒ４のうち、帰還抵抗Ｒ２と並列にスイッチ回路ＳＷ１
が設けられている。また、抵抗Ｒ３と並列にスイッチ回
路ＳＷ２が設けられている。つまり、帰還抵抗器ＦＲに
設けられた抵抗Ｒ２、Ｒ３に対して、それぞれ個別的に
並列にスイッチ回路が設けられている。このように、そ
れぞれの抵抗に対して個別的に並列にスイッチ回路が設
けられている点で、第１実施形態と相違する。すなわ
ち、図１からわかるように、第１実施形態においては、
スイッチ回路ＳＷ２をオン状態にすることにより、複数
の抵抗Ｒ３、Ｒ４をバイパスすることができるようにな
っていた。つまり、１つのスイッチ回路をオン状態とす
るだけで、ゲインの切替をすることができるよになって
いた。これに対して、図５からわかるように、第３実施
形態においては、複数のスイッチ回路ＳＷ１、ＳＷ２を
オン状態とすることにより、複数の帰還抵抗Ｒ２、Ｒ３
をバイパスすることができるようになっている。つま
り、１つのスイッチ回路をオン状態とすることにより、
１つの抵抗をバイパスすることができるようになってい
る。これ以外の部分では、第３実施形態の電子ボリュー
ムは、第１実施形態の電子ボリュームと同様の構成であ
るので、その詳しい説明は省略する。
【００２８】以上のように、本発明の第３実施形態にお
いても、第１実施形態と同様の効果を奏することができ
る。但し、第３実施形態において電子ボリュームを正常
に動作させるには、演算増幅器ＯＰの負側端子に近い方
から順番にスイッチ回路をオン状態にしていく必要があ
る。例えば、スイッチ回路ＳＷ２がオン状態であるとき
には、スイッチ回路ＳＷ１もオン状態でなければならな
い。すなわち、第１実施形態のように任意のスイッチ回
路を個別にオン・オフすることはできない。なぜなら、
任意のスイッチ回路をオン・オフすると、スイッチ回路
の入力側の接続端子Ｘの電位がＶｒｅｆにならないから
である。例えば、スイッチ回路ＳＷ１がオフ状態で、ス
イッチ回路ＳＷ２がオン状態である場合、スイッチ回路
ＳＷ２の入力側の接続端子Ｘ２の電位がＶｒｅｆになら
ないからである。すなわち、スイッチ回路の接続端子Ｘ
側の電位がＶｒｅｆにならないと、ＭＯＳトランジスタ
のバックゲートＢＧに基準電位Ｖｒｅｆを印加したとし
ても、オンインピーダンスを十分に低くすることはでき
ないからである。
いても、第１実施形態と同様の効果を奏することができ
る。但し、第３実施形態において電子ボリュームを正常
に動作させるには、演算増幅器ＯＰの負側端子に近い方
から順番にスイッチ回路をオン状態にしていく必要があ
る。例えば、スイッチ回路ＳＷ２がオン状態であるとき
には、スイッチ回路ＳＷ１もオン状態でなければならな
い。すなわち、第１実施形態のように任意のスイッチ回
路を個別にオン・オフすることはできない。なぜなら、
任意のスイッチ回路をオン・オフすると、スイッチ回路
の入力側の接続端子Ｘの電位がＶｒｅｆにならないから
である。例えば、スイッチ回路ＳＷ１がオフ状態で、ス
イッチ回路ＳＷ２がオン状態である場合、スイッチ回路
ＳＷ２の入力側の接続端子Ｘ２の電位がＶｒｅｆになら
ないからである。すなわち、スイッチ回路の接続端子Ｘ
側の電位がＶｒｅｆにならないと、ＭＯＳトランジスタ
のバックゲートＢＧに基準電位Ｖｒｅｆを印加したとし
ても、オンインピーダンスを十分に低くすることはでき
ないからである。
【００２９】（第４実施形態）第４実施形態は、第３実
施形態の電子ボリュームの負帰還増幅回路における入力
抵抗器にも複数の抵抗を設けて、この入力抵抗器の複数
の抵抗もスイッチ回路で選択的に使用することにより、
この電子ボリュームで切り替えることのできるゲインの
種類を増やしたものである。以下に、図６に基づいてよ
り詳しく説明する。
施形態の電子ボリュームの負帰還増幅回路における入力
抵抗器にも複数の抵抗を設けて、この入力抵抗器の複数
の抵抗もスイッチ回路で選択的に使用することにより、
この電子ボリュームで切り替えることのできるゲインの
種類を増やしたものである。以下に、図６に基づいてよ
り詳しく説明する。
【００３０】図６からわかるように、負帰還増幅回路Ｎ
ＦＡの入力抵抗器ＩＲには、複数の入力抵抗Ｒ１、Ｒ
５、Ｒ６が設けられている。これらの抵抗のうち、入力
抵抗Ｒ１と並列にスイッチ回路ＳＷ３が設けられてい
る。また、抵抗Ｒ５と並列にスイッチ回路ＳＷ４が設け
られている。すなわち、図４に示す第４実施形態の電子
ボリュームは、演算増幅器ＯＰの入力側の抵抗値Ｒ５、
Ｒ６と、これを切り替える切替スイッチＳＷ３、ＳＷ４
とを付加した点で、図５に示す第３実施形態の電子ボリ
ュームと相違する。つまり、この第４実施形態と第３実
施形態との関係は、前述した第２実施形態と第１実施形
態との関係と同様である。これ以外の部分では、第４実
施形態の電子ボリュームは、第３実施形態の電子ボリュ
ームと同様なので、ここではその詳しい説明を省略す
る。
ＦＡの入力抵抗器ＩＲには、複数の入力抵抗Ｒ１、Ｒ
５、Ｒ６が設けられている。これらの抵抗のうち、入力
抵抗Ｒ１と並列にスイッチ回路ＳＷ３が設けられてい
る。また、抵抗Ｒ５と並列にスイッチ回路ＳＷ４が設け
られている。すなわち、図４に示す第４実施形態の電子
ボリュームは、演算増幅器ＯＰの入力側の抵抗値Ｒ５、
Ｒ６と、これを切り替える切替スイッチＳＷ３、ＳＷ４
とを付加した点で、図５に示す第３実施形態の電子ボリ
ュームと相違する。つまり、この第４実施形態と第３実
施形態との関係は、前述した第２実施形態と第１実施形
態との関係と同様である。これ以外の部分では、第４実
施形態の電子ボリュームは、第３実施形態の電子ボリュ
ームと同様なので、ここではその詳しい説明を省略す
る。
【００３１】以上のように、第４実施形態の電子ボリュ
ームにおいては、負帰還増幅回路ＮＦＡの入力抵抗器Ｉ
Ｒにも複数の入力抵抗Ｒ１、Ｒ５、Ｒ６を設けるととも
に、これらの入力抵抗Ｒ１、Ｒ５、Ｒ６を選択的に切り
替えて使用するためのスイッチ回路ＳＷ３、ＳＷ４を設
けた。このため、扱えるゲインの種類を多くすることが
できる。つまり、３×３の全部で９種類のゲインに切り
替えることができる。但し、第４実施形態においても、
第３実施形態と同様に、電子ボリュームを正常に動作さ
せるには、演算増幅器ＯＰの負側端子に近い方から順番
にスイッチ回路をオン状態にしていく必要がある。例え
ば、スイッチ回路ＳＷ４がオン状態であるときには、ス
イッチ回路ＳＷ３もオン状態でなければならない。なぜ
なら、スイッチ回路ＳＷ３がオフ状態で、スイッチ回路
ＳＷ４がオン状態であると、スイッチ回路ＳＷ４の入力
側の接続端子Ｘ４の電位がＶｒｅｆにならないからであ
る。このように、スイッチ回路の接続端子Ｘ側の電位が
Ｖｒｅｆにならないと、ＭＯＳトランジスタのバックゲ
ートＢＧに基準電位Ｖｒｅｆを印加したとしても、オン
インピーダンスが十分には低くならないからである。
ームにおいては、負帰還増幅回路ＮＦＡの入力抵抗器Ｉ
Ｒにも複数の入力抵抗Ｒ１、Ｒ５、Ｒ６を設けるととも
に、これらの入力抵抗Ｒ１、Ｒ５、Ｒ６を選択的に切り
替えて使用するためのスイッチ回路ＳＷ３、ＳＷ４を設
けた。このため、扱えるゲインの種類を多くすることが
できる。つまり、３×３の全部で９種類のゲインに切り
替えることができる。但し、第４実施形態においても、
第３実施形態と同様に、電子ボリュームを正常に動作さ
せるには、演算増幅器ＯＰの負側端子に近い方から順番
にスイッチ回路をオン状態にしていく必要がある。例え
ば、スイッチ回路ＳＷ４がオン状態であるときには、ス
イッチ回路ＳＷ３もオン状態でなければならない。なぜ
なら、スイッチ回路ＳＷ３がオフ状態で、スイッチ回路
ＳＷ４がオン状態であると、スイッチ回路ＳＷ４の入力
側の接続端子Ｘ４の電位がＶｒｅｆにならないからであ
る。このように、スイッチ回路の接続端子Ｘ側の電位が
Ｖｒｅｆにならないと、ＭＯＳトランジスタのバックゲ
ートＢＧに基準電位Ｖｒｅｆを印加したとしても、オン
インピーダンスが十分には低くならないからである。
【００３２】なお、本発明は上記実施形態に限定され
ず、種々に変形可能である。例えば、スイッチ回路の数
及び配列は、上記のものに限定されるものではない。す
なわち、スイッチ回路の数を増やせば、電子ボリューム
で扱えるゲインの種類も増やすことができる。また、図
７及び図８に示すように、帰還抵抗器ＦＲにはスイッチ
回路を設けず、入力抵抗器ＩＲにのみスイッチ回路ＳＷ
３、ＳＷ４を設けることもできる。
ず、種々に変形可能である。例えば、スイッチ回路の数
及び配列は、上記のものに限定されるものではない。す
なわち、スイッチ回路の数を増やせば、電子ボリューム
で扱えるゲインの種類も増やすことができる。また、図
７及び図８に示すように、帰還抵抗器ＦＲにはスイッチ
回路を設けず、入力抵抗器ＩＲにのみスイッチ回路ＳＷ
３、ＳＷ４を設けることもできる。
【００３３】
【発明の効果】以上説明したように、本発明の電子ボリ
ュームによれば、スイッチ回路のＭＯＳトランジスタの
バックゲートに適切な電位を印加するようにしたので、
スイッチ回路におけるＣＭＯＳアナログスイッチのオン
インピーダンスを低く抑えつつ、出力ダイナミックレン
ジを広くすることができる。すなわち、電子ボリューム
の利得切換を行うＣＭＯＳアナログスイッチのオンイン
ピーダンスを低くすることにより低電圧でも正常に動作
させることができるとともに、バックゲートに電流が流
れてしまうことによるクリッピングを防止することがで
きる。
ュームによれば、スイッチ回路のＭＯＳトランジスタの
バックゲートに適切な電位を印加するようにしたので、
スイッチ回路におけるＣＭＯＳアナログスイッチのオン
インピーダンスを低く抑えつつ、出力ダイナミックレン
ジを広くすることができる。すなわち、電子ボリューム
の利得切換を行うＣＭＯＳアナログスイッチのオンイン
ピーダンスを低くすることにより低電圧でも正常に動作
させることができるとともに、バックゲートに電流が流
れてしまうことによるクリッピングを防止することがで
きる。
【図１】本発明の第１実施形態に係る電子ボリュームの
回路の一例を示す図。
回路の一例を示す図。
【図２】スイッチ回路のオン状態における等価回路図。
【図３】スイッチ回路のオフ状態における等価回路図。
【図４】本発明の第２実施形態に係る電子ボリュームの
回路の一例を示す図。
回路の一例を示す図。
【図５】本発明の第３実施形態に係る電子ボリュームの
回路の一例を示す図。
回路の一例を示す図。
【図６】本発明の第４実施形態に係る電子ボリュームの
回路の一例を示す図。
回路の一例を示す図。
【図７】本発明における電子ボリュームの回路の変形例
を示す図。
を示す図。
【図８】本発明における電子ボリュームの回路の別の変
形例を示す図。
形例を示す図。
ＳＷ１ 第１のスイッチ回路 ＳＷ２ 第２のスイッチ回路 ＮＦＡ 負帰還増幅回路 ＦＲ 帰還抵抗器 ＩＲ 入力抵抗器 ＯＰ 演算増幅器 ＮＭ Ｎ型のＭＯＳトランジスタ ＰＭ Ｐ型のＭＯＳトランジスタ ＬＫＳＷ１ 連動スイッチ ＬＫＳＷ２ 連動スイッチ ＩＮＶ インバータ
Claims (10)
- 【請求項１】演算増幅器と、入力端子と前記演算増幅器
の負側端子との間に接続される入力抵抗器と、前記演算
増幅器の出力側端子と前記演算増幅器の負側端子との間
に接続される帰還抵抗器とで、構成され、前記演算増幅
器の正側端子には基準電位が与えられ、前記入力端子か
ら前記演算増幅器の出力側端子までのゲインが前記入力
抵抗器と前記帰還抵抗器との値の比で決まる負帰還増幅
回路を備え、 前記入力抵抗器及び前記帰還抵抗器の少なくとも一方を
複数の抵抗で構成し、これら複数の抵抗を短絡するスイ
ッチ回路を備え、このスイッチ回路をオン・オフするこ
とにより前記入力抵抗器及び前記帰還抵抗器の値を切り
替えて、前記負帰還増幅回路のゲインを切り替えるよう
にした電子ボリュームにおいて、 前記スイッチ回路は、互いに並列に接続されたＮ型ＭＯ
ＳトランジスタとＰ型ＭＯＳトランジスタとを備えてお
り、これらのＮ型ＭＯＳトランジスタのゲートとＰ型Ｍ
ＯＳトランジスタのゲートとはインバータを介して接続
されており、 前記スイッチ回路をオンするときには、前記Ｎ型ＭＯＳ
トランジスタのゲートには供給電源の電位を、バックゲ
ートには前記基準電位を印加し、前記Ｐ型ＭＯＳトラン
ジスタのゲートにはグランド電位を、バックゲートには
前記基準電位を印加し、 前記スイッチ回路をオフするときには、前記Ｎ型ＭＯＳ
トランジスタのゲートにはグランド電位を、バックゲー
トにもグランド電位を印加し、前記Ｐ型ＭＯＳトランジ
スタのゲートには供給電源の電位を、バックゲートにも
供給電源の電位を印加する、 ことを特徴とする電子ボリューム。 - 【請求項２】１又は複数の抵抗からなる入力抵抗器と１
又は複数の抵抗からなる帰還抵抗器とを演算増幅器に接
続し、前記入力抵抗器と前記帰還抵抗器との比を調節す
ることによってゲインを変える、電子ボリュームにおい
て、 前記入力抵抗器及び前記帰還抵抗器のいずれか一方又は
双方において、前記抵抗のうちの１又は複数の抵抗に、
バイパスを形成するためのスイッチ回路を並列に接続
し、 前記スイッチ回路は、この切替スイッチ回路のオン状態
とオフ状態とを切り替えるための、互いに並列に接続さ
れたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
とを備え、これらのＮ型ＭＯＳトランジスタのゲートと
Ｐ型ＭＯＳトランジスタのゲートとはインバータを介し
て接続されており、 前記スイッチ回路がオン状態のときは、前記Ｎ型ＭＯＳ
トランジスタのバックゲートと前記Ｐ型ＭＯＳトランジ
スタのバックゲートに前記基準電位を印加することによ
り、前記バックゲートの電位と前記切替スイッチ回路の
入力側の接続端子の電位である前記基準電位とを同電位
にし、 前記スイッチ回路がオフ状態のときは、前記Ｎ型ＭＯＳ
トランジスタのバックゲートにグランド電位を印加し、
前記Ｐ型ＭＯＳトランジスタのバックゲートに供給電源
の電位を印加することにより、バックゲートに電流が流
れないようにした、 ことを特徴とする電子ボリューム。 - 【請求項３】１又は複数の抵抗からなる入力抵抗器と１
又は複数の抵抗からなる帰還抵抗器とを演算増幅器に接
続し、前記入力抵抗器と前記帰還抵抗器との比を調節す
ることによってゲインを変える、電子ボリュームにおい
て、 前記入力抵抗器及び前記帰還抵抗器のいずれか一方又は
双方において、一端が前記演算増幅回路の負側端子に接
続され、他端が前記複数の抵抗のそれぞれ異なる接続中
点に接続された、複数のスイッチ回路を備え、 前記スイッチ回路は、この切替スイッチ回路のオン状態
とオフ状態とを切り替えるための、互いに並列に接続さ
れたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
とを備え、これらのＮ型ＭＯＳトランジスタのゲートと
Ｐ型ＭＯＳトランジスタのゲートとはインバータを介し
て接続されており、 前記スイッチ回路がオン状態のときは、前記Ｎ型ＭＯＳ
トランジスタのバックゲートと前記Ｐ型ＭＯＳトランジ
スタのバックゲートに前記基準電位を印加することによ
り、前記バックゲートの電位と前記切替スイッチ回路の
入力側の接続端子の電位である前記基準電位とを同電位
にし、 前記スイッチ回路がオフ状態のときは、前記Ｎ型ＭＯＳ
トランジスタのバックゲートにグランド電位を印加し、
前記Ｐ型ＭＯＳトランジスタのバックゲートに供給電源
の電位を印加することにより、バックゲートに電流が流
れないようにした、 ことを特徴とする電子ボリューム。 - 【請求項４】演算増幅器の負側端子に接続する１の又は
直列に接続された複数の抵抗を有する入力抵抗器と、前
記演算増幅器の出力側端子と前記演算増幅器の負側端子
とを接続する１の又は直列に接続された複数の抵抗を有
する帰還抵抗器とを有し、前記演算増幅器の正側端子に
は基準電位が印加される、負帰還増幅回路と、 前記入力抵抗器及び前記帰還抵抗器の少なくとも一方に
ついて、任意の抵抗を選択的にバイパスさせて直列に接
続された抵抗の数を切り替える、１又は複数の、スイッ
チ回路と、 を備え、 前記スイッチ回路は、この切替スイッチ回路のオン状態
とオフ状態とを切り替えるための、互いに並列に接続さ
れたＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
とを備え、これらのＮ型ＭＯＳトランジスタのゲートと
Ｐ型ＭＯＳトランジスタのゲートとはインバータを介し
て接続されており、 前記スイッチ回路がオン状態のときは、前記Ｎ型ＭＯＳ
トランジスタのバックゲートと前記Ｐ型ＭＯＳトランジ
スタのバックゲートに前記基準電位を印加することによ
り、前記バックゲートの電位と前記切替スイッチ回路の
入力側の接続端子の電位である前記基準電位とを同電位
にし、 前記スイッチ回路がオフ状態のときは、前記Ｎ型ＭＯＳ
トランジスタのバックゲートにグランド電位を印加し、
前記Ｐ型ＭＯＳトランジスタのバックゲートに供給電源
の電位を印加することにより、バックゲートに電流が流
れないようにした、 ことを特徴とする電子ボリューム。 - 【請求項５】前記負帰還増幅回路の前記帰還抵抗器に
は、複数の抵抗が直列に設けられており、これらの抵抗
のうちの複数の抵抗に、それぞれ並列にスイッチ回路が
接続されており、 これら複数のスイッチ回路を前記演算増幅器の前記負側
端子に近いほうから順番にオン状態とすることにより、
前記抵抗をバイパスして、前記負帰還増幅回路のゲイン
を切り替えるようにしたことを特徴とする請求項４に記
載の電子ボリューム。 - 【請求項６】前記負帰還増幅回路の前記帰還抵抗器に
は、複数の抵抗が直列に設けられており、これらの抵抗
には、複数のスイッチ回路が設けられており、 これら複数のスイッチ回路のいずれか１つのスイッチ回
路をオン状態とすることにより、前記抵抗をバイパスし
て、前記負帰還増幅回路のゲインを切り替えることがで
きるようにしたことを特徴とする請求項４に記載の電子
ボリューム。 - 【請求項７】前記負帰還増幅回路の前記入力抵抗器に
は、複数の抵抗が直列に設けられており、これらの抵抗
のうちの複数の抵抗に、それぞれ並列にスイッチ回路が
接続されており、 これら複数のスイッチ回路を前記演算増幅器の前記負側
端子に近いほうから順番にオン状態とすることにより、
前記抵抗をバイパスして、前記負帰還増幅回路のゲイン
を切り替えるようにしたことを特徴とする請求項４に記
載の電子ボリューム。 - 【請求項８】前記負帰還増幅回路の前記入力抵抗器に
は、複数の抵抗が直列に設けられており、これらの抵抗
には、複数のスイッチ回路が設けられており、 これら複数のスイッチ回路のいずれか１つのスイッチ回
路をオン状態とすることにより、前記抵抗をバイパスし
て、前記負帰還増幅回路のゲインを切り替えることがで
きるようにしたことを特徴とする請求項４に記載の電子
ボリューム。 - 【請求項９】前記負帰還増幅回路の前記帰還抵抗器と前
記入力抵抗器との双方には、それぞれ、複数の抵抗が直
列に設けられており、これらの抵抗のうちの少なくとも
一部の抵抗に、それぞれ並列にスイッチ回路が接続され
ており、 これら複数のスイッチ回路を前記演算増幅器の前記負側
端子に近いほうから順番にオン状態とすることにより、
前記抵抗をバイパスして、前記負帰還増幅回路のゲイン
を切り替えるようにしたことを特徴とする請求項４に記
載の電子ボリューム。 - 【請求項１０】前記負帰還増幅回路の前記帰還抵抗器と
前記入力抵抗器との双方には、複数の抵抗が直列に設け
られており、これらの抵抗には、複数のスイッチ回路が
設けられており、 これら複数のスイッチ回路のいずれか１つのスイッチ回
路をオン状態とすることにより、前記抵抗をバイパスし
て、前記負帰還増幅回路のゲインを切り替えることがで
きるようにしたことを特徴とする請求項４に記載の電子
ボリューム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16597797A JPH1117470A (ja) | 1997-06-23 | 1997-06-23 | 電子ボリューム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16597797A JPH1117470A (ja) | 1997-06-23 | 1997-06-23 | 電子ボリューム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117470A true JPH1117470A (ja) | 1999-01-22 |
Family
ID=15822601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16597797A Pending JPH1117470A (ja) | 1997-06-23 | 1997-06-23 | 電子ボリューム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117470A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100545597B1 (ko) * | 2001-03-15 | 2006-01-24 | 가부시끼가이샤 도시바 | 전자 볼륨 회로 |
| JP2008252497A (ja) * | 2007-03-30 | 2008-10-16 | Sony Corp | 可変利得アンプ |
| JP2010171886A (ja) * | 2009-01-26 | 2010-08-05 | Asahi Kasei Electronics Co Ltd | 電子ボリューム回路 |
| US7868694B2 (en) | 2008-04-01 | 2011-01-11 | Seiko Epson Corporation | Variable resistor array and amplifier circuit |
| KR20230050571A (ko) * | 2021-10-08 | 2023-04-17 | 주식회사 지2터치 | 짧은 안정화 시간을 가지는 액티브 펜 센싱 장치 |
-
1997
- 1997-06-23 JP JP16597797A patent/JPH1117470A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100545597B1 (ko) * | 2001-03-15 | 2006-01-24 | 가부시끼가이샤 도시바 | 전자 볼륨 회로 |
| JP2008252497A (ja) * | 2007-03-30 | 2008-10-16 | Sony Corp | 可変利得アンプ |
| US7868694B2 (en) | 2008-04-01 | 2011-01-11 | Seiko Epson Corporation | Variable resistor array and amplifier circuit |
| JP2010171886A (ja) * | 2009-01-26 | 2010-08-05 | Asahi Kasei Electronics Co Ltd | 電子ボリューム回路 |
| KR20230050571A (ko) * | 2021-10-08 | 2023-04-17 | 주식회사 지2터치 | 짧은 안정화 시간을 가지는 액티브 펜 센싱 장치 |
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