JPH11175260A - ディスクアレイ制御装置及び制御方法 - Google Patents
ディスクアレイ制御装置及び制御方法Info
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- JPH11175260A JPH11175260A JP9346095A JP34609597A JPH11175260A JP H11175260 A JPH11175260 A JP H11175260A JP 9346095 A JP9346095 A JP 9346095A JP 34609597 A JP34609597 A JP 34609597A JP H11175260 A JPH11175260 A JP H11175260A
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Abstract
(57)【要約】
【課題】 ホストコンピュータとのインターフェース
部、複数の磁気ディスク装置とのインターフェース部、
データ及び制御情報を一時格納する共有メモリ部との間
を繋ぐデータ転送路のスループットを向上させる。 【解決手段】 スイッチを用いた相互結合網を介して上
記インターフェース部等を繋ぐ。 【効果】 相互接続された個々のパスのスループット
は、共有バスの数分の１であるが、相互接続された２点
間には複数のパスが存在するため、負荷が分散され、ス
ループットの向上が可能となる。
部、複数の磁気ディスク装置とのインターフェース部、
データ及び制御情報を一時格納する共有メモリ部との間
を繋ぐデータ転送路のスループットを向上させる。 【解決手段】 スイッチを用いた相互結合網を介して上
記インターフェース部等を繋ぐ。 【効果】 相互接続された個々のパスのスループット
は、共有バスの数分の１であるが、相互接続された２点
間には複数のパスが存在するため、負荷が分散され、ス
ループットの向上が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、データを分割して
複数の磁気ディスク装置に格納するディスクアレイ装置
の制御装置に関する。
複数の磁気ディスク装置に格納するディスクアレイ装置
の制御装置に関する。
【０００２】
【従来の技術】コンピュータの主記憶のＩ／Ｏ性能に比
べて、２次記憶装置として用いられる磁気ディスク装置
を使ったサブシステムのＩ／Ｏ性能は３〜４桁程度小さ
く、従来からこの差を縮めること、すなわちサブシステ
ムのＩ／Ｏ性能を向上する努力が各所でなされている。
サブシステムのＩ／Ｏ性能を向上させるための１つの方
法として、複数の磁気ディスク装置でサブシステムを構
成し、データを分割して複数の磁気ディスク装置に格納
する手段、いわゆるディスクアレイと呼ばれるシステム
が知られている。このディスクアレイでは、複数の磁気
ディスク装置を並列に動作させてデータの入出力を行う
ため、Ｉ／Ｏ性能が向上する。しかし、複数の磁気ディ
スク装置への書き込み及び読み出し動作を並列に処理す
るため、制御が複雑で、それに要するオーバーヘッドが
大きいという問題がある。
べて、２次記憶装置として用いられる磁気ディスク装置
を使ったサブシステムのＩ／Ｏ性能は３〜４桁程度小さ
く、従来からこの差を縮めること、すなわちサブシステ
ムのＩ／Ｏ性能を向上する努力が各所でなされている。
サブシステムのＩ／Ｏ性能を向上させるための１つの方
法として、複数の磁気ディスク装置でサブシステムを構
成し、データを分割して複数の磁気ディスク装置に格納
する手段、いわゆるディスクアレイと呼ばれるシステム
が知られている。このディスクアレイでは、複数の磁気
ディスク装置を並列に動作させてデータの入出力を行う
ため、Ｉ／Ｏ性能が向上する。しかし、複数の磁気ディ
スク装置への書き込み及び読み出し動作を並列に処理す
るため、制御が複雑で、それに要するオーバーヘッドが
大きいという問題がある。
【０００３】図２に示すように、主にメインフレーム向
けの大型ディスクアレイの制御装置３は、一般的に、ホ
ストコンピュータ１とのインターフェース部（チャネル
Ｉ／Ｆ部）１３、複数の磁気ディスク装置２１とのイン
ターフェース部（ディスクＩ／Ｆ部）１４、データ及び
制御情報を一時格納する共有メモリ部３２が、共有バス
６０を介して繋がる構成をとっている。
けの大型ディスクアレイの制御装置３は、一般的に、ホ
ストコンピュータ１とのインターフェース部（チャネル
Ｉ／Ｆ部）１３、複数の磁気ディスク装置２１とのイン
ターフェース部（ディスクＩ／Ｆ部）１４、データ及び
制御情報を一時格納する共有メモリ部３２が、共有バス
６０を介して繋がる構成をとっている。
【０００４】ディスクアレイ装置のＩ／Ｏスループット
性能の伸びは大きく、それに対応するため、上記インタ
ーフェース部等の処理性能を向上させる必要がある。こ
れら処理性能の向上に伴って、共有バス６０の利用率が
飽和状態となり、それが原因でスループット性能が制限
されている。そこで、共有バス６０のスループットを上
げるための努力がなされているが、装置の構成上、バス
幅、駆動周波数等を改善することは難しく、スループッ
トの向上にも限界がある。
性能の伸びは大きく、それに対応するため、上記インタ
ーフェース部等の処理性能を向上させる必要がある。こ
れら処理性能の向上に伴って、共有バス６０の利用率が
飽和状態となり、それが原因でスループット性能が制限
されている。そこで、共有バス６０のスループットを上
げるための努力がなされているが、装置の構成上、バス
幅、駆動周波数等を改善することは難しく、スループッ
トの向上にも限界がある。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、ホストコンピュータとのインターフェース
部（チャネルＩ／Ｆ部）、複数の磁気ディスク装置との
インターフェース部（ディスクＩ／Ｆ部）、データ及び
制御情報を一時格納する共有メモリ部との間を繋ぐデー
タ転送路のスループットを向上させることにある。
する課題は、ホストコンピュータとのインターフェース
部（チャネルＩ／Ｆ部）、複数の磁気ディスク装置との
インターフェース部（ディスクＩ／Ｆ部）、データ及び
制御情報を一時格納する共有メモリ部との間を繋ぐデー
タ転送路のスループットを向上させることにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、共有バス６０に変わって、スイッチを
用いた相互結合網を介して上記インターフェース部等を
繋ぐ。これにより、相互接続された個々のパスのスルー
プットは、共有バスの数分の１であるが、相互接続され
た２点間には複数のパスが存在するため、負荷が分散さ
れ、スループットの向上が可能となる。
に、本発明では、共有バス６０に変わって、スイッチを
用いた相互結合網を介して上記インターフェース部等を
繋ぐ。これにより、相互接続された個々のパスのスルー
プットは、共有バスの数分の１であるが、相互接続され
た２点間には複数のパスが存在するため、負荷が分散さ
れ、スループットの向上が可能となる。
【０００７】実際に、本願発明者が、スイッチ（ＳＷ）
による相互結合網を用いたディスクアレイ制御装置と、
図２に示す共有バス６０でチャネルＩ／Ｆ部１３、ディ
スクＩ／Ｆ部１４及び共有メモリ部３２を接続したディ
スクアレイ制御装置３を比較した結果、図３（横軸にＩ
／Ｏスループット、縦軸に共有メモリへのアクセス時間
をとった応答曲線の図。横軸は、相互結合網を用いたデ
ィスクアレイ制御装置の限界のＩ／Ｏスループットを１
とした相対値、縦軸は、共有バスを用いたディスクアレ
イ制御装置の低負荷時の共有メモリアクセス時間を１と
した相対値を示している。）に示すように、相互結合網
を用いたディスクアレイ制御装置の方が、限界Ｉ／Ｏス
ループットが高いことが明らかとなった。
による相互結合網を用いたディスクアレイ制御装置と、
図２に示す共有バス６０でチャネルＩ／Ｆ部１３、ディ
スクＩ／Ｆ部１４及び共有メモリ部３２を接続したディ
スクアレイ制御装置３を比較した結果、図３（横軸にＩ
／Ｏスループット、縦軸に共有メモリへのアクセス時間
をとった応答曲線の図。横軸は、相互結合網を用いたデ
ィスクアレイ制御装置の限界のＩ／Ｏスループットを１
とした相対値、縦軸は、共有バスを用いたディスクアレ
イ制御装置の低負荷時の共有メモリアクセス時間を１と
した相対値を示している。）に示すように、相互結合網
を用いたディスクアレイ制御装置の方が、限界Ｉ／Ｏス
ループットが高いことが明らかとなった。
【０００８】一方、共有メモリへのアクセス時間につい
てみると、Ｉ／Ｏスループットが低い（低負荷）時に、
図２に示す共有バス方式を用いたディスクアレイ制御装
置３の方が短いということも明らかになった。これは、
相互結合網と、チャネルＩ／Ｆ部、ディスクＩ／Ｆ部、
及び共有メモリ部との間のインターフェース（ＳＷＩ／
Ｆ）内、及び相互結合網を形成するＳＷ内での処理レイ
テンシが原因である。この処理レイテンシを削減するた
めには、共有メモリアクセス前に、チャネルＩ／Ｆ部あ
るいはディスクＩ／Ｆ部から、共有メモリまでの全経由
ＳＷを占有する必要がある。しかし、このようなアクセ
ス方式を採用した場合、限界のＩ／Ｏスループットが低
くなる。
てみると、Ｉ／Ｏスループットが低い（低負荷）時に、
図２に示す共有バス方式を用いたディスクアレイ制御装
置３の方が短いということも明らかになった。これは、
相互結合網と、チャネルＩ／Ｆ部、ディスクＩ／Ｆ部、
及び共有メモリ部との間のインターフェース（ＳＷＩ／
Ｆ）内、及び相互結合網を形成するＳＷ内での処理レイ
テンシが原因である。この処理レイテンシを削減するた
めには、共有メモリアクセス前に、チャネルＩ／Ｆ部あ
るいはディスクＩ／Ｆ部から、共有メモリまでの全経由
ＳＷを占有する必要がある。しかし、このようなアクセ
ス方式を採用した場合、限界のＩ／Ｏスループットが低
くなる。
【０００９】そこで、本願の他の発明では、少なくと
も、ホストコンピュータとの１つのインターフェース部
と、複数の磁気ディスク装置との１つのインターフェー
ス部と、データ及び制御情報を格納する物理的に独立し
た複数の共有メモリ部から成り、前記ホストコンピュー
タとのインターフェース部と、前記複数の磁気ディスク
装置とのインターフェース部と、前記複数の共有メモリ
部が、ＳＷを用いた相互結合網によって結合されたディ
スクアレイ制御装置であって、前記ホストコンピュータ
とのインターフェース部と、前記複数の磁気ディスク装
置とのインターフェース部内の、相互結合網とのインタ
ーフェース部内に、前記共有メモリ部へのアクセス時間
を測定する手段と、該アクセス時間の平均値を算出する
手段と、該アクセス時間の平均値に基づいて前記共有メ
モリ部へのアクセス方法を選択し、その方法を送出デー
タ内に格納する手段を備え、且つ、前記相互結合網を形
成するＳＷ内に、前記送出データに基づいて選択された
パスを、該データによる共有メモリアクセスが終了する
まで占有する手段を備えたディスクアレイ制御装置にお
いて、システムの立ち上げ時には、アクセス時間が短く
なる共有メモリアクセス方式を設定しておき、共有メモ
リ部への平均のアクセス時間が、あらかじめ定めた値を
超えた場合、Ｉ／Ｏスループットを高めることが可能な
共有メモリアクセス方式に切り替え、その後、共有メモ
リ部への平均のアクセス時間とあらかじめ設定した値の
大小関係に基づいて、上記２つのアクセス方式を切り替
える制御を行う。
も、ホストコンピュータとの１つのインターフェース部
と、複数の磁気ディスク装置との１つのインターフェー
ス部と、データ及び制御情報を格納する物理的に独立し
た複数の共有メモリ部から成り、前記ホストコンピュー
タとのインターフェース部と、前記複数の磁気ディスク
装置とのインターフェース部と、前記複数の共有メモリ
部が、ＳＷを用いた相互結合網によって結合されたディ
スクアレイ制御装置であって、前記ホストコンピュータ
とのインターフェース部と、前記複数の磁気ディスク装
置とのインターフェース部内の、相互結合網とのインタ
ーフェース部内に、前記共有メモリ部へのアクセス時間
を測定する手段と、該アクセス時間の平均値を算出する
手段と、該アクセス時間の平均値に基づいて前記共有メ
モリ部へのアクセス方法を選択し、その方法を送出デー
タ内に格納する手段を備え、且つ、前記相互結合網を形
成するＳＷ内に、前記送出データに基づいて選択された
パスを、該データによる共有メモリアクセスが終了する
まで占有する手段を備えたディスクアレイ制御装置にお
いて、システムの立ち上げ時には、アクセス時間が短く
なる共有メモリアクセス方式を設定しておき、共有メモ
リ部への平均のアクセス時間が、あらかじめ定めた値を
超えた場合、Ｉ／Ｏスループットを高めることが可能な
共有メモリアクセス方式に切り替え、その後、共有メモ
リ部への平均のアクセス時間とあらかじめ設定した値の
大小関係に基づいて、上記２つのアクセス方式を切り替
える制御を行う。
【００１０】上記２つのアクセス方式の一例としては、
以下の方法が考えられる。共有メモリ部へのアクセス時
間が短くなる方式としては、データ転送の前に前記共有
メモリ部までのパス全体を確立し、前記共有メモリアク
セスが終了するまで占有する方法（コネクション型アク
セス方式）が考えられる。一方、Ｉ／Ｏスループットを
高めることが可能な方式としては、データ転送の前に前
記共有メモリ部までのパス全体を確立せず、次の経由Ｓ
Ｗまでのパスを確立し、該ＳＷまでの転送が終了した時
点で、そのパスを解放する方法（コネクション・レス型
アクセス方式）が考えられる。。
以下の方法が考えられる。共有メモリ部へのアクセス時
間が短くなる方式としては、データ転送の前に前記共有
メモリ部までのパス全体を確立し、前記共有メモリアク
セスが終了するまで占有する方法（コネクション型アク
セス方式）が考えられる。一方、Ｉ／Ｏスループットを
高めることが可能な方式としては、データ転送の前に前
記共有メモリ部までのパス全体を確立せず、次の経由Ｓ
Ｗまでのパスを確立し、該ＳＷまでの転送が終了した時
点で、そのパスを解放する方法（コネクション・レス型
アクセス方式）が考えられる。。
【００１１】低いＩ／Ｏスループット（低負荷）の時
に、前者の方法は後者の方法に比べて共有メモリ部への
アクセス時間が短くなる。しかし、前者の方法は後者の
方法に比べて低いＩ／Ｏスループットにおいて、共有メ
モリ部へのアクセス時間が急激に長くなる。すなわち、
限界のＩ／Ｏスループットが低くくなる。したがって、
本発明に示すように、相反する特性を持つ２つの共有メ
モリアクセス方式を、共有メモリ部へのアクセス時間に
基づいて、切り替えて使用することにより、高いＩ／Ｏ
スループットを損なうことなく、Ｉ／Ｏスループットの
低い（低負荷）時のアクセス時間を短縮することが可能
となる。
に、前者の方法は後者の方法に比べて共有メモリ部への
アクセス時間が短くなる。しかし、前者の方法は後者の
方法に比べて低いＩ／Ｏスループットにおいて、共有メ
モリ部へのアクセス時間が急激に長くなる。すなわち、
限界のＩ／Ｏスループットが低くくなる。したがって、
本発明に示すように、相反する特性を持つ２つの共有メ
モリアクセス方式を、共有メモリ部へのアクセス時間に
基づいて、切り替えて使用することにより、高いＩ／Ｏ
スループットを損なうことなく、Ｉ／Ｏスループットの
低い（低負荷）時のアクセス時間を短縮することが可能
となる。
【００１２】実際の制御では、初期状態においてコネク
ション型アクセス方式を選択する。
ション型アクセス方式を選択する。
【００１３】コネクション型アクセス方式によって、前
記共有メモリ部へのアクセスが行われている場合、前記
ホストコンピュータとのインターフェース部、あるいは
前記複数の磁気ディスク装置とのインターフェース部内
の、相互結合網とのインターフェース部において、算出
した前記共有メモリ部へのアクセス時間の平均値が、あ
らかじめ設定した値より大きくなった場合に、コネクシ
ョン・レス型アクセス方式に切り替える。
記共有メモリ部へのアクセスが行われている場合、前記
ホストコンピュータとのインターフェース部、あるいは
前記複数の磁気ディスク装置とのインターフェース部内
の、相互結合網とのインターフェース部において、算出
した前記共有メモリ部へのアクセス時間の平均値が、あ
らかじめ設定した値より大きくなった場合に、コネクシ
ョン・レス型アクセス方式に切り替える。
【００１４】コネクション・レス型アクセス方式によっ
て、前記共有メモリ部へのアクセスが行われている場
合、前記ホストコンピュータとのインターフェース部、
あるいは前記複数の磁気ディスク装置とのインターフェ
ース部の相互結合網とのインターフェース部において、
算出した前記共有メモリ部へのアクセス時間の平均値
が、あらかじめ設定した値より小さくなった場合に、コ
ネクション型アクセス方式に切り替える。これにより、
限界のＩ／Ｏスループットが高く、且つシステム全体の
応答時間の短いディスクアレイ制御装置及びその制御方
法を提供することが可能となる。
て、前記共有メモリ部へのアクセスが行われている場
合、前記ホストコンピュータとのインターフェース部、
あるいは前記複数の磁気ディスク装置とのインターフェ
ース部の相互結合網とのインターフェース部において、
算出した前記共有メモリ部へのアクセス時間の平均値
が、あらかじめ設定した値より小さくなった場合に、コ
ネクション型アクセス方式に切り替える。これにより、
限界のＩ／Ｏスループットが高く、且つシステム全体の
応答時間の短いディスクアレイ制御装置及びその制御方
法を提供することが可能となる。
【００１５】また、上記のディスクアレイ制御装置で
は、相互結合網とのインターフェース部から共有メモリ
部へ送出するデータ内に、共有メモリアクセス方法を格
納し、相互結合網内のＳＷに伝達するとしたが、相互結
合網とのインターフェース部から共有メモリ部までの全
経由ＳＷに直接伝達するパスを備えることによって、伝
達に要する時間を短縮することが可能になり、さらに、
共有メモリアクセス時間を短縮することが可能となる。
は、相互結合網とのインターフェース部から共有メモリ
部へ送出するデータ内に、共有メモリアクセス方法を格
納し、相互結合網内のＳＷに伝達するとしたが、相互結
合網とのインターフェース部から共有メモリ部までの全
経由ＳＷに直接伝達するパスを備えることによって、伝
達に要する時間を短縮することが可能になり、さらに、
共有メモリアクセス時間を短縮することが可能となる。
【００１６】
【発明の実施の形態】本発明の実施例について、以下詳
細に説明する。
細に説明する。
【００１７】（実施例１）図１に、本発明の一実施例を
示す。
示す。
【００１８】ディスクアレイ制御装置２内の、ホストコ
ンピュータ１とのインターフェース部（チャネルＩ／Ｆ
部）１１と、複数の磁気ディスク装置２１とのインター
フェース部（ディスクＩ／Ｆ部）１２と、２つの共有メ
モリ部３０、３１は、スイッチ（ＳＷ）を用いた相互結
合網５０を介して結合されている。
ンピュータ１とのインターフェース部（チャネルＩ／Ｆ
部）１１と、複数の磁気ディスク装置２１とのインター
フェース部（ディスクＩ／Ｆ部）１２と、２つの共有メ
モリ部３０、３１は、スイッチ（ＳＷ）を用いた相互結
合網５０を介して結合されている。
【００１９】ＳＷを用いた相互結合網５０は、複数のポ
ートを有する少なくとも１つのＳＷから成る。各ＳＷの
ポートには、他のＳＷ、あるいはディスクアレイ制御装
置内の各インターフェース部及び共有メモリ部が繋が
る。本実施例では、図８に示すように入出力にそれぞれ
５つのポートを有するＳＷ４０を４つ、相互に結合した
（完全結合網と呼ぶトポロジー）相互結合網５０、また
は、図９に示すように入出力にそれぞれ８つのポートを
有する１個のＳＷ４１からなる相互結合網５１を用い
る。図では、入出力ポートをまとめて１つの線として示
している。他のトポロジーの相互結合網を用いても本実
施例を実施する上で問題はない。
ートを有する少なくとも１つのＳＷから成る。各ＳＷの
ポートには、他のＳＷ、あるいはディスクアレイ制御装
置内の各インターフェース部及び共有メモリ部が繋が
る。本実施例では、図８に示すように入出力にそれぞれ
５つのポートを有するＳＷ４０を４つ、相互に結合した
（完全結合網と呼ぶトポロジー）相互結合網５０、また
は、図９に示すように入出力にそれぞれ８つのポートを
有する１個のＳＷ４１からなる相互結合網５１を用い
る。図では、入出力ポートをまとめて１つの線として示
している。他のトポロジーの相互結合網を用いても本実
施例を実施する上で問題はない。
【００２０】チャネルＩ／Ｆ部１１内では、２つの制御
用マイクロプロセッサ１００、ホストコンピュータとの
２つのデータ送受信制御部（ホストＩ／Ｆ）１１０、及
びインターフェース部−共有メモリ部間の通信制御部
（ＳＷ Ｉ／Ｆ）１１１が共有バス１０１を介して接続
されている。ディスクＩ／Ｆ部１２内では、２つの制御
用マイクロプロセッサ１０５、複数の磁気ディスク装置
２１とのデータ送受信制御部（ドライブＩ／Ｆ）１１
２、及びインターフェース部−共有メモリ部間の通信制
御部（ＳＷ Ｉ／Ｆ）１１１が共有バス１０２を介して
接続されている。共有メモリ部３０、３１内では、イン
ターフェース部−共有メモリ部間の通信制御部（ＳＷ
Ｉ／Ｆ）１１３を介して、メモリ制御部３６、メモリモ
ジュール３５が接続されている。
用マイクロプロセッサ１００、ホストコンピュータとの
２つのデータ送受信制御部（ホストＩ／Ｆ）１１０、及
びインターフェース部−共有メモリ部間の通信制御部
（ＳＷ Ｉ／Ｆ）１１１が共有バス１０１を介して接続
されている。ディスクＩ／Ｆ部１２内では、２つの制御
用マイクロプロセッサ１０５、複数の磁気ディスク装置
２１とのデータ送受信制御部（ドライブＩ／Ｆ）１１
２、及びインターフェース部−共有メモリ部間の通信制
御部（ＳＷ Ｉ／Ｆ）１１１が共有バス１０２を介して
接続されている。共有メモリ部３０、３１内では、イン
ターフェース部−共有メモリ部間の通信制御部（ＳＷ
Ｉ／Ｆ）１１３を介して、メモリ制御部３６、メモリモ
ジュール３５が接続されている。
【００２１】ホストコンピュータ１からディスクアレイ
制御装置２へのデータの読み出し要求は、ホストＩ／Ｆ
１１０を通して、マイクロプロセッサ１００に伝える。
マイクロプロセッサ１００は、共有メモリ３０、３１部
内に要求データが有るかどうかを確認するため、ＳＷ
Ｉ／Ｆ１１１、１１３を通して通信を行う。要求データ
が存在する場合、マイクロプロセッサ１００は、共有メ
モリ部からの読み出し処理を実行する。要求データが存
在しない場合、マイクロプロセッサ１００は、磁気ディ
スク装置２１から共有メモリ部３０あるいは３１への要
求データの転送命令を、共有メモリ部３０あるいは３１
を介して、ディスクＩ／Ｆ部１２内のマイクロプロセッ
サ１０５の内の１つに伝える。この通信も、ＳＷ Ｉ／
Ｆ１１１、１１３を通して行う。命令を受けたマイクロ
プロセッサ１０５は、ドライブＩ／Ｆ１１２を通して磁
気ディスク装置２１から要求データを読み出し、ＳＷ
Ｉ／Ｆ１１１、１１３を通して共有メモリ部３０あるい
は３１に転送する。転送が終了すると、マイクロプロセ
ッサ１０５は、共有メモリ部３０あるいは３１を介し
て、転送終了報告をマイクロプロセッサ１００に通知す
る。それを受けて、マイクロプロセッサ１００は、共有
メモリ部３０あるいは３１からホストコンピュータ１へ
の要求データの読み出し処理を実行する。これらの通信
も、ＳＷ Ｉ／Ｆ１１１、１１３を通して行う。
制御装置２へのデータの読み出し要求は、ホストＩ／Ｆ
１１０を通して、マイクロプロセッサ１００に伝える。
マイクロプロセッサ１００は、共有メモリ３０、３１部
内に要求データが有るかどうかを確認するため、ＳＷ
Ｉ／Ｆ１１１、１１３を通して通信を行う。要求データ
が存在する場合、マイクロプロセッサ１００は、共有メ
モリ部からの読み出し処理を実行する。要求データが存
在しない場合、マイクロプロセッサ１００は、磁気ディ
スク装置２１から共有メモリ部３０あるいは３１への要
求データの転送命令を、共有メモリ部３０あるいは３１
を介して、ディスクＩ／Ｆ部１２内のマイクロプロセッ
サ１０５の内の１つに伝える。この通信も、ＳＷ Ｉ／
Ｆ１１１、１１３を通して行う。命令を受けたマイクロ
プロセッサ１０５は、ドライブＩ／Ｆ１１２を通して磁
気ディスク装置２１から要求データを読み出し、ＳＷ
Ｉ／Ｆ１１１、１１３を通して共有メモリ部３０あるい
は３１に転送する。転送が終了すると、マイクロプロセ
ッサ１０５は、共有メモリ部３０あるいは３１を介し
て、転送終了報告をマイクロプロセッサ１００に通知す
る。それを受けて、マイクロプロセッサ１００は、共有
メモリ部３０あるいは３１からホストコンピュータ１へ
の要求データの読み出し処理を実行する。これらの通信
も、ＳＷ Ｉ／Ｆ１１１、１１３を通して行う。
【００２２】ホストコンピュータ１からディスクアレイ
制御装置２へのデータの書き込み要求は、ホストＩ／Ｆ
１１０を通して、マイクロプロセッサ１００に伝える。
マイクロプロセッサ１００は、共有メモリ部３０あるい
は３１へ書き込み処理を実行する。また、共有メモリへ
データを書き込んだことを、共有メモリ部３０あるいは
３１を介して２つのマイクロプロセッサ１０５の内の１
つに伝える。これらの通信も、ＳＷ Ｉ／Ｆ１１１、１
１３を通して行う。通知を受けたマイクロプロセッサ１
０５は、共有メモリ部３０あるいは３１からディスクＩ
／Ｆ部１２へ、ＳＷ Ｉ／Ｆ１１１、１１３を通してデ
ータを転送し、ドライブＩ／Ｆ１１２を通して、磁気デ
ィスク装置２１へ書き込む。
制御装置２へのデータの書き込み要求は、ホストＩ／Ｆ
１１０を通して、マイクロプロセッサ１００に伝える。
マイクロプロセッサ１００は、共有メモリ部３０あるい
は３１へ書き込み処理を実行する。また、共有メモリへ
データを書き込んだことを、共有メモリ部３０あるいは
３１を介して２つのマイクロプロセッサ１０５の内の１
つに伝える。これらの通信も、ＳＷ Ｉ／Ｆ１１１、１
１３を通して行う。通知を受けたマイクロプロセッサ１
０５は、共有メモリ部３０あるいは３１からディスクＩ
／Ｆ部１２へ、ＳＷ Ｉ／Ｆ１１１、１１３を通してデ
ータを転送し、ドライブＩ／Ｆ１１２を通して、磁気デ
ィスク装置２１へ書き込む。
【００２３】図４は、チャネルＩ／Ｆ部１１内の、ＳＷ
Ｉ／Ｆ１１１の構成を示している。また、図７はＳＷ
Ｉ／Ｆ１１１内の通信制御コントローラ１４０におけ
る共有メモリアクセス方式の選択フローを示している。
図４、図７により、チャネルＩ／Ｆ部１１−共有メモリ
部３０、３１間の通信について説明する。チャネルＩ／
Ｆ部１１内では、２つの制御用マイクロプロセッサ１０
０、ホストＩ／Ｆ１１０、及びＳＷ Ｉ／Ｆ１１１が共
有バス１０１を介して接続されている。
Ｉ／Ｆ１１１の構成を示している。また、図７はＳＷ
Ｉ／Ｆ１１１内の通信制御コントローラ１４０におけ
る共有メモリアクセス方式の選択フローを示している。
図４、図７により、チャネルＩ／Ｆ部１１−共有メモリ
部３０、３１間の通信について説明する。チャネルＩ／
Ｆ部１１内では、２つの制御用マイクロプロセッサ１０
０、ホストＩ／Ｆ１１０、及びＳＷ Ｉ／Ｆ１１１が共
有バス１０１を介して接続されている。
【００２４】マイクロプロセッサ１００から送出する制
御情報、あるいはホストＩ／Ｆ１１０からのデータ（以
後、２つをまとめて、送信データと呼ぶ。）を、まず、
通信制御コントローラ１４０に送る。そこで、送信デー
タをバッファ１３５に格納する。通信制御コントローラ
１４０で、共有メモリアクセス方式を選択し、その情報
を送出パケットのヘッダ内に格納する。パケット生成部
１２０で、ヘッダとバッファ１３５に格納した送信デー
タと合わせ、パケットを生成し、相互結合網５０へ送出
する。パケットを送出した時点で、通信コントローラ１
４０内のタイマー１３０をスタートさせ、共有メモリ部
３０、３１へのアクセスに要する時間の計測を開始す
る。
御情報、あるいはホストＩ／Ｆ１１０からのデータ（以
後、２つをまとめて、送信データと呼ぶ。）を、まず、
通信制御コントローラ１４０に送る。そこで、送信デー
タをバッファ１３５に格納する。通信制御コントローラ
１４０で、共有メモリアクセス方式を選択し、その情報
を送出パケットのヘッダ内に格納する。パケット生成部
１２０で、ヘッダとバッファ１３５に格納した送信デー
タと合わせ、パケットを生成し、相互結合網５０へ送出
する。パケットを送出した時点で、通信コントローラ１
４０内のタイマー１３０をスタートさせ、共有メモリ部
３０、３１へのアクセスに要する時間の計測を開始す
る。
【００２５】共有メモリ部からパケットが返ってきた時
点で、タイマー１３０をストップさせ、通信制御コント
ローラにおいて共有メモリアクセス時間を記録し、以前
のアクセス時間から平均アクセス時間を算出する。送ら
れてきたパケットは、パケット分解部１２５において、
ヘッダと送信データに分解し、送信データをバッファ１
３５に格納する。その後、通信制御コントローラ１４０
を通して、マイクロプロセッサ１００、あるいはホスト
Ｉ／Ｆ１１０へ送る。
点で、タイマー１３０をストップさせ、通信制御コント
ローラにおいて共有メモリアクセス時間を記録し、以前
のアクセス時間から平均アクセス時間を算出する。送ら
れてきたパケットは、パケット分解部１２５において、
ヘッダと送信データに分解し、送信データをバッファ１
３５に格納する。その後、通信制御コントローラ１４０
を通して、マイクロプロセッサ１００、あるいはホスト
Ｉ／Ｆ１１０へ送る。
【００２６】次に、通信制御コントローラにおける共有
メモリアクセス方式の選択方法について、図７を用いて
説明する。
メモリアクセス方式の選択方法について、図７を用いて
説明する。
【００２７】本実施例では、以下の２つのアクセス方式
のどちらか一方を選択して、共有メモリ部３０、３１へ
のアクセスを行う。１つは、共有メモリ部３０、３１へ
のアクセス時間が短くなる方式で、データ転送の前に共
有メモリ部３０、３１までのパス全体を確立し、共有メ
モリアクセスが終了するまで占有する方法（コネクショ
ン型アクセス方式）である。もう１つは、Ｉ／Ｏスルー
プットを高めることが可能な方式で、データ転送の前に
共有メモリ部３０、３１までのパス全体を確立せず、次
の経由ＳＷまでのパスを確立し、該ＳＷまでの転送が終
了した時点で、そのパスを解放する方法（コネクション
・レス型アクセス方式）である。
のどちらか一方を選択して、共有メモリ部３０、３１へ
のアクセスを行う。１つは、共有メモリ部３０、３１へ
のアクセス時間が短くなる方式で、データ転送の前に共
有メモリ部３０、３１までのパス全体を確立し、共有メ
モリアクセスが終了するまで占有する方法（コネクショ
ン型アクセス方式）である。もう１つは、Ｉ／Ｏスルー
プットを高めることが可能な方式で、データ転送の前に
共有メモリ部３０、３１までのパス全体を確立せず、次
の経由ＳＷまでのパスを確立し、該ＳＷまでの転送が終
了した時点で、そのパスを解放する方法（コネクション
・レス型アクセス方式）である。
【００２８】初期状態において、コネクション型アクセ
ス方式を選択する２０１。次に、共有メモリアクセスが
発生するまで待つ２０２。共有メモリアクセスが発生す
ると、まず、現在のアクセス方式をチェックする２０
３。
ス方式を選択する２０１。次に、共有メモリアクセスが
発生するまで待つ２０２。共有メモリアクセスが発生す
ると、まず、現在のアクセス方式をチェックする２０
３。
【００２９】コネクション型アクセス方式によって、共
有メモリ部３０、３１へのアクセスが行われている場
合、通信制御コントローラ１４０において、算出した共
有メモリ部３０、３１へのアクセス時間の平均値ｔa-av
と、あらかじめ設定した値ｔa-thの比較２０４を行い、
ｔa-av＞ｔa-thの場合にコネクションレス型アクセス方
式に切り替える２０５。
有メモリ部３０、３１へのアクセスが行われている場
合、通信制御コントローラ１４０において、算出した共
有メモリ部３０、３１へのアクセス時間の平均値ｔa-av
と、あらかじめ設定した値ｔa-thの比較２０４を行い、
ｔa-av＞ｔa-thの場合にコネクションレス型アクセス方
式に切り替える２０５。
【００３０】コネクション・レス型アクセス方式によっ
て、共有メモリ部３０、３１へのアクセスが行われてい
る場合、通信制御コントローラ１４０において、算出し
た共有メモリ部３０、３１へのアクセス時間の平均値ｔ
a-avと、あらかじめ設定した値ｔa-thの比較２０６を行
い、ｔa-av＜ｔa-thの場合にコネクション型アクセス方
式に切り替える２０７。
て、共有メモリ部３０、３１へのアクセスが行われてい
る場合、通信制御コントローラ１４０において、算出し
た共有メモリ部３０、３１へのアクセス時間の平均値ｔ
a-avと、あらかじめ設定した値ｔa-thの比較２０６を行
い、ｔa-av＜ｔa-thの場合にコネクション型アクセス方
式に切り替える２０７。
【００３１】アクセス方式の設定後、アクセスを開始２
０８する。それと同時に、アクセス時間測定２０９を始
める。次に、共有メモリ部からパケットが返ってきた時
点でアクセス時間を記録し、平均アクセス時間を算出す
る２１０。
０８する。それと同時に、アクセス時間測定２０９を始
める。次に、共有メモリ部からパケットが返ってきた時
点でアクセス時間を記録し、平均アクセス時間を算出す
る２１０。
【００３２】図５は、ディスクＩ／Ｆ部１２内のＳＷ
Ｉ／Ｆ１１１の構成を示している。ディスクＩ／Ｆ部１
２内では、２つの制御用マイクロプロセッサ１０５、ド
ライブＩ／Ｆ１１２、及びＳＷ Ｉ／Ｆ１１１が共有バ
ス１０２を介して接続されている。このディスクＩ／Ｆ
部１２においても、図４、図７において説明した方法と
同様の制御を、 ＳＷ Ｉ／Ｆ１１１において行う。
Ｉ／Ｆ１１１の構成を示している。ディスクＩ／Ｆ部１
２内では、２つの制御用マイクロプロセッサ１０５、ド
ライブＩ／Ｆ１１２、及びＳＷ Ｉ／Ｆ１１１が共有バ
ス１０２を介して接続されている。このディスクＩ／Ｆ
部１２においても、図４、図７において説明した方法と
同様の制御を、 ＳＷ Ｉ／Ｆ１１１において行う。
【００３３】図６は、共有メモリ部３０、３１内の、Ｓ
Ｗ Ｉ／Ｆ１１３の構成を示している。共有メモリ部３
０、３１内では、ＳＷ Ｉ／Ｆ１１３を介して、メモリ
制御部３６、メモリモジュール３５が接続されている。
Ｗ Ｉ／Ｆ１１３の構成を示している。共有メモリ部３
０、３１内では、ＳＷ Ｉ／Ｆ１１３を介して、メモリ
制御部３６、メモリモジュール３５が接続されている。
【００３４】チャネルＩ／Ｆ部１１、あるいはディスク
Ｉ／Ｆ部１２から送られてきたパケットは、パケット分
解部１２５においてヘッダと送信データに分解し、送信
データをバッファ１３５に格納する。その後、通信制御
コントローラ１４１を通してメモリ制御部３６へ送る。
書き込み時には、データをメモリモジュール３５に書き
込み、読み出し時には、データをメモリモジュール３５
から読み出す。その後、返信データをメモリ制御部３６
から通信制御コントローラ１４１に送る。そこで、返信
データをバッファ１３５に格納する。次に、パケット生
成部１２０において、通信制御コントローラ１４１で作
成したヘッダと合わせてパケットを生成し、送り元のＩ
／Ｆ部へ送出する。
Ｉ／Ｆ部１２から送られてきたパケットは、パケット分
解部１２５においてヘッダと送信データに分解し、送信
データをバッファ１３５に格納する。その後、通信制御
コントローラ１４１を通してメモリ制御部３６へ送る。
書き込み時には、データをメモリモジュール３５に書き
込み、読み出し時には、データをメモリモジュール３５
から読み出す。その後、返信データをメモリ制御部３６
から通信制御コントローラ１４１に送る。そこで、返信
データをバッファ１３５に格納する。次に、パケット生
成部１２０において、通信制御コントローラ１４１で作
成したヘッダと合わせてパケットを生成し、送り元のＩ
／Ｆ部へ送出する。
【００３５】コネクション型アクセス方式はコネクショ
ン・レス型アクセス方式に比べて、低いＩ／Ｏスループ
ット（低負荷）の時にアクセス時間が短い。しかし、Ｉ
／Ｏスループットの増加に対するアクセス時間の増加の
割合が大きく、あるＩ／Ｏスループットを越えると、コ
ネクション・レス型アクセス方式よりアクセス時間が長
くなる。すなわち、コネクション型アクセス方式はコネ
クション・レス型アクセス方式に比べて、限界のＩ／Ｏ
スループットが低い。したがって、本発明に示すよう
に、 相反する特性を持つ２つの共有メモリアクセス方
式を、共有メモリ部へのアクセス時間に基づいて、切り
替えて使用することにより、高いＩ／Ｏスループットを
損なうことなく、Ｉ／Ｏスループットの低い（低負荷）
時のアクセス時間を短縮することが可能となる。
ン・レス型アクセス方式に比べて、低いＩ／Ｏスループ
ット（低負荷）の時にアクセス時間が短い。しかし、Ｉ
／Ｏスループットの増加に対するアクセス時間の増加の
割合が大きく、あるＩ／Ｏスループットを越えると、コ
ネクション・レス型アクセス方式よりアクセス時間が長
くなる。すなわち、コネクション型アクセス方式はコネ
クション・レス型アクセス方式に比べて、限界のＩ／Ｏ
スループットが低い。したがって、本発明に示すよう
に、 相反する特性を持つ２つの共有メモリアクセス方
式を、共有メモリ部へのアクセス時間に基づいて、切り
替えて使用することにより、高いＩ／Ｏスループットを
損なうことなく、Ｉ／Ｏスループットの低い（低負荷）
時のアクセス時間を短縮することが可能となる。
【００３６】図１０は、共有バスを用いた従来のディス
クアレイ装置と、ＳＷによる相互結合網を用いたディス
クアレイ制御装置と、本発明のディスクアレイ装置の共
有メモリアクセス時間を計算によって求め、比較した結
果を示している。ホストコンピュータからの負荷の条件
は、ベンチマークプログラムＰＡＩ−ＩＯ−Ｄｒｉｖｅ
ｒのｚｅｒｏ−Ｌｏｃａｌｉｔｙでの負荷条件（Ｒｅａ
ｄ：Ｗｒｉｔｅ比が１：１で、キャッシュヒット率が０
％）とした。ディスクアレイ制御装置は、チャネルＩ／
Ｆ部１１のパッケージ８枚とディスクＩ／Ｆ部１２のパ
ッケージが１６枚、及び共有メモリ部３０、３１のパッ
ケージ８枚から構成されているとした。図では、縦軸に
共有メモリへのアクセス時間を、共有バスを用いたディ
スクアレイ制御装置の低負荷時のアクセス時間を１とし
た相対値で示している。また、横軸にＩ／Ｏスループッ
トを、相互結合網を用いたディスクアレイ制御装置のＩ
／Ｏスループットの限界値を１とした相対値で示してい
る。図からわかるように、本発明のディスクアレイ制御
装置では、低負荷時において、共有バスを用いたディス
クアレイ装置の短い共有メモリアクセス時間を実現し、
且つＳＷによる相互結合網を用いたディスクアレイ装置
の高Ｉ／Ｏスループットを実現することが可能である。
クアレイ装置と、ＳＷによる相互結合網を用いたディス
クアレイ制御装置と、本発明のディスクアレイ装置の共
有メモリアクセス時間を計算によって求め、比較した結
果を示している。ホストコンピュータからの負荷の条件
は、ベンチマークプログラムＰＡＩ−ＩＯ−Ｄｒｉｖｅ
ｒのｚｅｒｏ−Ｌｏｃａｌｉｔｙでの負荷条件（Ｒｅａ
ｄ：Ｗｒｉｔｅ比が１：１で、キャッシュヒット率が０
％）とした。ディスクアレイ制御装置は、チャネルＩ／
Ｆ部１１のパッケージ８枚とディスクＩ／Ｆ部１２のパ
ッケージが１６枚、及び共有メモリ部３０、３１のパッ
ケージ８枚から構成されているとした。図では、縦軸に
共有メモリへのアクセス時間を、共有バスを用いたディ
スクアレイ制御装置の低負荷時のアクセス時間を１とし
た相対値で示している。また、横軸にＩ／Ｏスループッ
トを、相互結合網を用いたディスクアレイ制御装置のＩ
／Ｏスループットの限界値を１とした相対値で示してい
る。図からわかるように、本発明のディスクアレイ制御
装置では、低負荷時において、共有バスを用いたディス
クアレイ装置の短い共有メモリアクセス時間を実現し、
且つＳＷによる相互結合網を用いたディスクアレイ装置
の高Ｉ／Ｏスループットを実現することが可能である。
【００３７】ディスクアレイ制御装置２では、チャネル
Ｉ／Ｆ部１１、ディスクＩ／Ｆ部１２及び共有メモリ部
３０、３１内のＳＷ−Ｉ／Ｆ１１１及び相互結合網５０
を形成するＳＷ４０における処理レイテンシのために、
共有メモリアクセス時間が従来の共有バスを用いたディ
スクアレイ装置に比べて長くなる。しかしながら、本実
施例によれば、低負荷時に、チャネルＩ／Ｆ部１１、あ
るいはディスクＩ／Ｆ部１２から共有メモリ部３０、３
１へのパスを通信開始前に確立するため、上記処理レイ
テンシが最初のパス確立時以外では必要なくなる。した
がって、低負荷時の共有メモリアクセス時間の短縮が可
能となる。
Ｉ／Ｆ部１１、ディスクＩ／Ｆ部１２及び共有メモリ部
３０、３１内のＳＷ−Ｉ／Ｆ１１１及び相互結合網５０
を形成するＳＷ４０における処理レイテンシのために、
共有メモリアクセス時間が従来の共有バスを用いたディ
スクアレイ装置に比べて長くなる。しかしながら、本実
施例によれば、低負荷時に、チャネルＩ／Ｆ部１１、あ
るいはディスクＩ／Ｆ部１２から共有メモリ部３０、３
１へのパスを通信開始前に確立するため、上記処理レイ
テンシが最初のパス確立時以外では必要なくなる。した
がって、低負荷時の共有メモリアクセス時間の短縮が可
能となる。
【００３８】（実施例２）本発明の他の実施例を示す。
【００３９】実施例１で述べたディスクアレイ制御装置
２において、ＳＷ Ｉ／Ｆ１１１から共有メモリ部３
０、３１までの全経由ＳＷに、共有メモリアクセス方式
を直接伝達する手段を備える。すなわち、図１１に示す
ように、ディスクアレイ制御装置４のＳＷ Ｉ／Ｆ１１
４から相互結合網５２内のＳＷ４２に直接繋がるパス７
０を設ける。
２において、ＳＷ Ｉ／Ｆ１１１から共有メモリ部３
０、３１までの全経由ＳＷに、共有メモリアクセス方式
を直接伝達する手段を備える。すなわち、図１１に示す
ように、ディスクアレイ制御装置４のＳＷ Ｉ／Ｆ１１
４から相互結合網５２内のＳＷ４２に直接繋がるパス７
０を設ける。
【００４０】本実施例によれば、共有メモリへのアクセ
ス方法を各ＳＷに伝達するのに要する時間を短縮するこ
とが可能になり、共有メモリアクセス時間をさらに短縮
することが可能となる。
ス方法を各ＳＷに伝達するのに要する時間を短縮するこ
とが可能になり、共有メモリアクセス時間をさらに短縮
することが可能となる。
【００４１】
【発明の効果】本発明によれば、ＳＷによる相互結合網
を用いたディスクアレイ制御装置において、高いＩ／Ｏ
スループットを損なうことなく、低負荷時の共有メモリ
アクセス時間の短縮が可能となる。それによって、Ｉ／
Ｏスループット性能を低下させることなく、ディスクア
レイ制御装置全体の応答時間性能が向上する。
を用いたディスクアレイ制御装置において、高いＩ／Ｏ
スループットを損なうことなく、低負荷時の共有メモリ
アクセス時間の短縮が可能となる。それによって、Ｉ／
Ｏスループット性能を低下させることなく、ディスクア
レイ制御装置全体の応答時間性能が向上する。
【図１】本発明によるディスクアレイ制御装置の構成を
示す図。
示す図。
【図２】従来のディスクアレイ制御装置の構成を示す
図。
図。
【図３】スイッチによる相互結合網を用いたディスクア
レイ制御装置と、共有バスを用いたディスクアレイ制御
装置の共有メモリアクセス性能（計算値）を比較した
図。
レイ制御装置と、共有バスを用いたディスクアレイ制御
装置の共有メモリアクセス性能（計算値）を比較した
図。
【図４】本発明によるディスクアレイ制御装置における
ホストコンピュータとのインターフェース部（チャネル
Ｉ／Ｆ部）内の、スイッチとのインターフェース部（Ｓ
Ｗ Ｉ／Ｆ）の構成を示す図。
ホストコンピュータとのインターフェース部（チャネル
Ｉ／Ｆ部）内の、スイッチとのインターフェース部（Ｓ
Ｗ Ｉ／Ｆ）の構成を示す図。
【図５】本発明によるディスクアレイ制御装置における
複数の磁気ディスク装置とのインターフェース部（ディ
スクＩ／Ｆ部）内の、スイッチとのインターフェース部
（ＳＷ Ｉ／Ｆ）の構成を示す図。
複数の磁気ディスク装置とのインターフェース部（ディ
スクＩ／Ｆ部）内の、スイッチとのインターフェース部
（ＳＷ Ｉ／Ｆ）の構成を示す図。
【図６】本発明によるディスクアレイ制御装置における
共有メモリ部内の、スイッチとのインターフェース部
（ＳＷ Ｉ／Ｆ）の構成を示す図。
共有メモリ部内の、スイッチとのインターフェース部
（ＳＷ Ｉ／Ｆ）の構成を示す図。
【図７】本発明によるディスクアレイ制御装置における
通信制御コントローラ内の共有メモリアクセス方式の選
択フローを示す図。
通信制御コントローラ内の共有メモリアクセス方式の選
択フローを示す図。
【図８】本発明によるディスクアレイ制御装置における
スイッチによる相互結合網の構成を示す図。
スイッチによる相互結合網の構成を示す図。
【図９】本発明によるディスクアレイ制御装置における
スイッチによる相互結合網の他の構成を示す図。
スイッチによる相互結合網の他の構成を示す図。
【図１０】従来と本発明によるディスクアレイ制御装置
の共有メモリアクセス性能（計算値）を比較した図。
の共有メモリアクセス性能（計算値）を比較した図。
【図１１】本発明によるディスクアレイ制御装置の他の
構成を示す図。
構成を示す図。
１…ホストコンピュータ、２、３、４…ディスクアレイ
制御装置、１１、１３…ホストコンピュータとのインタ
ーフェース部（チャネルＩ／Ｆ部）、１２、１４…複数
の磁気ディスク装置とのインターフェース部（ディスク
Ｉ／Ｆ部）、２１…複数の磁気ディスク装置、３０、３
１、３２…共有メモリ部、３５…メモリモジュール、３
６…メモリ制御部、４０、４１、４２…スイッチ、５
０、５１、５２…スイッチを用いた相互結合網、６０…
共有バス、１００、１０５…マイクロプロセッサ、１０
１、１０２…共有バス、１１０…ホストコンピュータと
のデータの送受信制御部（ホストＩ／Ｆ）、１１１、１
１３、１１４…スイッチとのインターフェース部（ＳＷ
Ｉ／Ｆ）、１１２…複数の磁気ディスク装置とのデー
タ送受信制御部（ドライブＩ／Ｆ）、１２０…パケット
生成部、１２５…パケット分解部、１３０…タイマー、
１３１…アクセス方式制御部、１３５…バッファ、１４
０、１４１…通信制御コントローラ。
制御装置、１１、１３…ホストコンピュータとのインタ
ーフェース部（チャネルＩ／Ｆ部）、１２、１４…複数
の磁気ディスク装置とのインターフェース部（ディスク
Ｉ／Ｆ部）、２１…複数の磁気ディスク装置、３０、３
１、３２…共有メモリ部、３５…メモリモジュール、３
６…メモリ制御部、４０、４１、４２…スイッチ、５
０、５１、５２…スイッチを用いた相互結合網、６０…
共有バス、１００、１０５…マイクロプロセッサ、１０
１、１０２…共有バス、１１０…ホストコンピュータと
のデータの送受信制御部（ホストＩ／Ｆ）、１１１、１
１３、１１４…スイッチとのインターフェース部（ＳＷ
Ｉ／Ｆ）、１１２…複数の磁気ディスク装置とのデー
タ送受信制御部（ドライブＩ／Ｆ）、１２０…パケット
生成部、１２５…パケット分解部、１３０…タイマー、
１３１…アクセス方式制御部、１３５…バッファ、１４
０、１４１…通信制御コントローラ。
Claims (5)
- 【請求項１】ホストコンピュータとのインターフェース
部と、複数の磁気ディスク装置とのインターフェース部
と、データ及び制御情報を格納する共有メモリ部とを有
するディスクアレイ制御装置において、 前記ホストコンピュータとのインターフェース部と、前
記複数の磁気ディスク装置とのインターフェース部と、
前記共有メモリ部とをスイッチを用いて結合する相互結
合網とを有することを特徴とするディスクアレイ制御装
置。 - 【請求項２】前記ホストコンピュータとのインターフェ
ース部と、前記複数の磁気ディスク装置とのインターフ
ェース部とに、前記共有メモリ部へのアクセス時間の平
均値を算出する手段と、該アクセス時間の平均値に応じ
て前記共有メモリ部への転送データ内に前記相互結合網
の前記スイッチを制御する情報を格納する手段とを有す
ることを特徴とする請求項１記載のディスクアレイ制御
装置。 - 【請求項３】前記相互結合網の前記スイッチは、複数の
経由スイッチを具備してなり、 前記相互結合網は、前記転送データ内に格納された前記
スイッチを制御する情報に応じて、前記共有メモリ部ま
での前記転送データの転送経路を形成するよう前記複数
の経由スイッチを制御する制御手段を有することを特徴
とする請求項２記載のディスクアレイ制御装置。 - 【請求項４】前記制御手段は、前記転送データ内に格納
された前記スイッチを制御する情報に応じて、前記転送
データを転送する前に前記共有メモリ部までの前記転送
データの転送経路を形成し、前記共有メモリアクセスが
終了するまで該形成された転送経路が占有されるよう前
記複数の経由スイッチを制御するか、次の経由スイッチ
までの前記転送データの転送経路を形成し、該次の経由
スイッチまでの転送が終了した時点で、該形成された転
送経路を解放されるよう前記複数の経由スイッチを制御
するかを切り替える手段を有することを特徴とする請求
項３記載のディスクアレイ制御装置。 - 【請求項５】ホストコンピュータとのインターフェース
部と、複数の磁気ディスク装置とのインターフェース部
と、共有メモリ部とを複数のスイッチを用いた相互結合
網で結合するディスクアレイ制御装置の制御方法であっ
て、 前記ホストコンピュータとのインターフェース部及び前
記複数の磁気ディスク装置とのインターフェース部から
の前記共有メモリ部へのアクセス時間の平均値を算出
し、 該アクセス時間の平均値に応じて前記共有メモリ部への
転送データ内に前記相互結合網の前記複数のスイッチを
制御する情報を格納し、 前記転送データ内に格納された前記複数のスイッチを制
御する情報に応じて、前記転送データを転送する前に前
記共有メモリ部までの前記転送データの転送経路を形成
し、前記共有メモリアクセスが終了するまで該形成され
た転送経路が占有されるよう前記複数のスイッチを制御
するか、次のスイッチまでの前記転送データの転送経路
を形成し、該次のスイッチまでの転送が終了した時点
で、該形成された転送経路を解放されるよう前記複数の
経由スイッチを制御するかを切り替えることを特徴とす
るディスクアレイ制御装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34609597A JP3584710B2 (ja) | 1997-12-16 | 1997-12-16 | ディスクアレイ制御装置及び制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34609597A JP3584710B2 (ja) | 1997-12-16 | 1997-12-16 | ディスクアレイ制御装置及び制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175260A true JPH11175260A (ja) | 1999-07-02 |
| JP3584710B2 JP3584710B2 (ja) | 2004-11-04 |
Family
ID=18381109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34609597A Expired - Lifetime JP3584710B2 (ja) | 1997-12-16 | 1997-12-16 | ディスクアレイ制御装置及び制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3584710B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813655B2 (en) | 2002-05-24 | 2004-11-02 | Hitachi, Ltd. | Disk control apparatus |
| US6850998B2 (en) | 2001-09-06 | 2005-02-01 | Hitachi, Ltd. | Disk array system and a method for controlling the disk array system |
| JP2005165620A (ja) * | 2003-12-02 | 2005-06-23 | Hitachi Ltd | 記憶デバイス制御装置及び記憶デバイス制御装置の制御方法 |
| JP2007018539A (ja) * | 2006-10-10 | 2007-01-25 | Hitachi Ltd | ディスクアレイ制御装置およびディスクアレイ制御ユニット |
| US7587466B2 (en) * | 2005-11-24 | 2009-09-08 | Hitachi, Ltd. | Method and computer system for information notification |
| US8219747B2 (en) | 2008-10-09 | 2012-07-10 | Hitachi, Ltd. | Storage system and communications method |
-
1997
- 1997-12-16 JP JP34609597A patent/JP3584710B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850998B2 (en) | 2001-09-06 | 2005-02-01 | Hitachi, Ltd. | Disk array system and a method for controlling the disk array system |
| US6813655B2 (en) | 2002-05-24 | 2004-11-02 | Hitachi, Ltd. | Disk control apparatus |
| US7191264B2 (en) | 2002-05-24 | 2007-03-13 | Hitachi, Ltd. | Disk control apparatus |
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