JPH11176831A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な製造工程を使用して、配線層などの高
性能化および高信頼度化ができる半導体集積回路装置お
よびその製造方法を提供する。 【解決手段】 貫通スルーホール１３の中間配線層１５
ａの周辺に、中間配線層１５ａと同層なダミー配線層１
５ｂ〜１５ｅが配置されているものであり、例えば中間
配線層１５ａとダミー配線層１５ｂ〜１５ｅとは、同層
の配線層１５ｆ〜１５ｉの配線ピッチ線１６の交点１６
ａ域に配置されているものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、簡単な製造工程を
使用して、配線層などの高性能化および高信頼度化がで
きる半導体集積回路装置およびその製造方法に関するも
のである。

【０００２】

【従来の技術】本発明者は、半導体集積回路装置の製造
方法について検討した。以下は、本発明者によって検討
された技術であり、その概要は次のとおりである。

【０００３】すなわち、半導体集積回路装置の製造方法
において、例えばＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）が形成されている半
導体基板の上に層間絶縁膜を形成し、それにスルーホー
ル（接続孔）を形成し、そのスルーホールにタングステ
ン膜などからなるプラグを埋め込んだ後に、プラグと電
気的に接続するための配線層を形成している。

【０００４】この場合、例えば、１層目の配線層の上に
形成されている第１のプラグ（貫通スルーホールにおけ
る下部のスルーホールに埋め込まれているプラグ）の上
に２層目の配線層と同一工程によって形成されているプ
ラグ接続用の配線層すなわち貫通スルーホールの中間配
線層（接続中間層）が形成されており、その中間配線層
（第１のプラグと第２のプラグとを電気的に接続するた
めの中間配線層）の上に第２のプラグ（貫通スルーホー
ルにおける上部のスルーホールに埋め込まれているプラ
グ）が形成されている態様の貫通スルーホール（下部の
スルーホールの上に上部のスルーホールが配置されてい
るスルーホール）のものがある。

【０００５】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。

【０００６】

【発明が解決しようとする課題】ところが、ＬＳＩ（La
rge Scale Integrated Circuit）の高集積化のために、
前述した貫通スルーホールの中間配線層は、配線層ピッ
チと同一のピッチが採用されており、中間配線層の配線
幅は、第１のプラグおよび第２のプラグの幅とほぼ同一
とされている。

【０００７】したがって、中間配線層の幅が小さくて、
しかも中間配線層の近傍には配線層が配置されていない
場合が多々あることにより、中間配線層のパターンを形
成する際のフォトリソグラフィ技術におけるフォトレジ
スト膜のパターンを形成する際に、光強度分布の影響に
より、フォトレジスト膜のパターンの寸法が設計仕様に
比較して小さくなってしまう。そのため、そのフォトレ
ジスト膜をエッチング用マスクとして用いて、ドライエ
ッチングなどの選択エッチング技術を使用して、アルミ
ニウム層などからなる配線層をエッチングして、中間配
線層のパターンを形成する際に、極めて小さい形状の中
間配線層となったり、中間配線層のパターンが削れた
り、中間配線層のパターンが消失するなどの問題点が発
生することが明らかになった。

【０００８】また、配線層加工において、加工困難な個
所は、エッチング用マスクとしてのフォトレジスト膜の
パターンを形成する際の露光装置におけるコンピュータ
処理を行って、サイジング（寸法変更）を行い、設計デ
ータに手を加えずに自動配線を行うことがなされてい
る。

【０００９】しかしながら、サイジングの処理は、ＬＳ
Ｉの高集積化とサイジングの方法の複雑化（特定パター
ンの段階的なサイジングなど）により、処理時間が長く
なったり、実行困難となる場合が発生したりしている。

【００１０】本発明の目的は、簡単な製造工程を使用し
て、配線層などの高性能化および高信頼度化ができる半
導体集積回路装置およびその製造方法を提供することに
ある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１３】すなわち、本発明の半導体集積回路装置
は、貫通スルーホールの中間配線層の周辺に、中間配線
層と同層なダミー配線層が配置されているものであり、
例えば中間配線層とダミー配線層とは、同層の配線層の
配線ピッチ線の交点域に配置されているものである。

【００１４】また、本発明の半導体集積回路装置の製造
方法は、半導体素子が形成されている半導体基板などの
基板の上に、絶縁膜を形成した後、絶縁膜に貫通スルー
ホールにおける下部のスルーホールを形成した後、スル
ーホールにプラグを形成する工程と、基板の上に、配線
層となる導電層を堆積した後、フォトリソグラフィ技術
と選択エッチング技術とを使用して、貫通スルーホール
の中間配線層とその周辺にダミー配線層を形成する工程
と、基板の上に、絶縁膜を形成した後、その絶縁膜に貫
通スルーホールにおける上部のスルーホールを形成した
後、そのスルーホールにプラグを形成する工程とを有す
るものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。

【００１６】（実施の形態１）図１〜図９は、本発明の
実施の形態１である半導体集積回路装置の製造工程を示
す断面図である。本実施の形態の半導体集積回路装置の
製造方法の特徴は、貫通スルーホールの中間配線層の製
造方法であり、それ以外の半導体集積回路装置の製造方
法は、種々の態様を適用することができる。同図などを
用いて、本実施の形態の半導体集積回路装置およびその
製造方法を具体的に説明する。

【００１７】まず、図１に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行技術などの種々の技術を使用して、ＭＯＳＦＥＴを
形成した後、１層目の配線層１０を形成する。

【００１８】すなわち、例えば単結晶シリコンからなる
ｐ型の半導体基板１の表面の選択的な領域を熱酸化して
ＬＯＣＯＳ（Local Oxidation of Silicon）構造の酸化
シリコン膜からなる素子分離用のフィールド絶縁膜２を
形成する。

【００１９】次に、半導体基板１の表面に例えば酸化シ
リコン膜などからなるゲート絶縁膜３を形成した後、導
電性の多結晶シリコン膜からなるゲート電極４を堆積す
る。その後、ゲート電極４の上に酸化シリコン膜などか
らなる絶縁膜５を形成した後、フォトリソグラフィ技術
と選択エッチング技術とを使用して、ゲート電極４など
のパターンを形成した後、ゲート電極４の側壁に、酸化
シリコン膜などからなるサイドウォールスペーサ６を形
成する。

【００２０】その後、半導体基板１に例えばリンなどの
ｎ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴの
ソースおよびドレインとなるｎ型の半導体領域７を形成
する。次に、半導体基板１の上に絶縁膜８を形成する。
絶縁膜８は、例えば酸化シリコン膜をＣＶＤ（Chemical
Vapor Deposition ）法により形成した後、表面研磨を
行いその表面を平坦化処理することにより、平坦化され
た絶縁膜８を形成する。平坦化処理は、絶縁膜８の表面
を例えばエッチバック法またはＣＭＰ（Chemical Mecha
nical Polishing 、化学機械研磨）法などにより平坦に
する態様を採用することができる。その後、フォトリソ
グラフィ技術および選択エッチング技術を用いて、絶縁
膜８の選択的な領域にスルーホールを形成した後、スル
ーホールに例えば導電性多結晶シリコンまたはタングス
テンなどの導電性材料を埋め込んで、スルーホールにプ
ラグ（plug）９を形成する。その後、半導体基板１の上
に、例えばアルミニウム層などからなる配線層１０を形
成する。

【００２１】次に、図２に示すように、半導体基板１の
上に、１層目の層間絶縁膜（絶縁膜）１１を形成する。
層間絶縁膜１１は、例えば酸化シリコン膜をＣＶＤ法に
より形成した後、表面研磨を行いその表面を平坦化処理
することにより、平坦化された層間絶縁膜１１を形成す
る。この場合、層間絶縁膜１１は、例えばリンを含んで
いる酸化シリコン膜であるＰＳＧ（Phospho Silicate G
lass）膜またはホウ素およびリンを含んでいる酸化シリ
コン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)
膜あるいは回転塗布法により形成できるＳＯＧ（Spin O
n Glass)膜などを適用することができる。

【００２２】その後、半導体基板１の上に、フォトレジ
スト膜１２を塗布した後、フォトリソグラフィ技術を使
用して、フォトレジスト膜１２をパターン化する。次
に、パターン化したフォトレジスト膜１２をエッチング
用マスクとして使用して、ドライエッチングなどを用い
た選択エッチング技術を使用して、層間絶縁膜１１に貫
通スルーホール１３における下部のスルーホール１３ａ
を形成する。この場合、スルーホール１３ａは、正方形
状としており、スルーホール１３ａの幅（正方形の辺
長）は、0.４μm としている。また、本実施の形態の特
徴である貫通スルーホール１３における下部のスルーホ
ール１３ａを形成する製造工程と同様な製造工程を使用
して、１層目の配線層１０と２層目の配線層との間にそ
れらの配線層を電気的に接続するために使用されるスル
ーホールを形成している（図示を省略）。

【００２３】次に、図３に示すように、不要となったフ
ォトレジスト膜１２を取り除いた後、スルーホール１３
ａに例えばタングステン膜などからなるプラグ１４を形
成する。

【００２４】すなわち、半導体基板１の上に、ステップ
カバレッジの良い膜を形成できるＣＶＤ法を使用して、
厚膜のタングステン膜を堆積する。したがって、タング
ステン膜は、ステップカバレッジの良い膜となることに
より、スルーホール１３ａにタングステン膜を完全な状
態で埋め込むことができる。

【００２５】その後、例えばドライエッチングなどを用
いたエッチバック法などを使用して、タングステン膜の
表層部を取り除いて、スルーホール１３ａに埋め込まれ
ているタングステン膜からなるプラグ１４を形成する。

【００２６】次に、図４〜図６および図１０に示すよう
に、貫通スルーホール１３の下部のスルーホール１３ａ
およびそのスルーホール１３ａに埋め込まれているプラ
グ１４の表面に中間配線層（接続中間層）１５ａを形成
すると共にその周辺にダミー配線層１５ｂ〜１５ｅを形
成する。また、同一の製造工程により、２層目の配線層
１５ｆ〜１５ｉを形成している。

【００２７】この場合、図１０は、層間絶縁膜１１を有
する半導体基板１の上の中間配線層１５ａおよびダミー
配線層１５ｂ〜１５ｅおよび２層目の配線層１５ｆ〜１
５ｉの一部を示す概略平面図であり、図１０におけるＡ
−Ａ矢視断面図に対応しているのが図６である。

【００２８】図１０において、１６は、配線層の配線ピ
ッチ線であり、１６ａは、横方向の配線ピッチ線１６と
縦方向の配線ピッチ線１６との交点である。

【００２９】本実施の形態の半導体集積回路装置の特徴
は、貫通スルーホール１３の中間配線層１５ａの周辺
に、中間配線層１５ａと同層なダミー配線層１５ｂ〜１
５ｅを配置していることにある。

【００３０】また、本実施の形態の中間配線層１５ａと
ダミー配線層１５ｂ〜１５ｅとは、同層の配線層１５ｆ
〜１５ｉの配線ピッチ線１６の交点１６ａの領域（交点
域）に配置していることにある。したがって、配線層の
自動配線技術を使用して、本実施の形態の中間配線層１
５ａとダミー配線層１５ｂ〜１５ｅとを配置することが
できる。

【００３１】また、本実施の形態の中間配線層１５ａ
は、例えば0.６μm の配線幅を辺長としている正方形状
としており、中間配線層１５ａと同層なダミー配線層１
５ｂ〜１５ｅも中間配線層１５ａと同様な形状としてい
る。なお、中間配線層１５ａは、貫通スルーホール１３
（プラグ１４も同様な大きさである）の1.１〜1.２倍の
大きさとしている。また、本実施の形態のダミー配線層
１５ｂ〜１５ｅは、中間配線層１５ａの周辺の４個所の
交点１６ａ域に配置しているが、他の態様として、８個
所の交点１６ａ域に配置した態様を採用することができ
る。

【００３２】次に、具体的な製造工程を説明する。

【００３３】すなわち、図４に示すように、半導体基板
１の上に、貫通スルーホール１３の中間配線層１５ａと
その周辺のダミー配線層１５ｂ〜１５ｅおよび２層目の
配線層１５ｆ〜１５ｉを形成するための配線層となる導
電層１５を堆積する。この場合、導電層１５は、スパッ
タリング法を使用して、アルミニウム層などの導電膜を
堆積している。

【００３４】次に、半導体基板１の上に、フォトレジス
ト膜１７を塗布した後、配線層の自動配線技術を採用し
ている光露光装置を用いたフォトリソグラフィ技術を使
用して、フォトレジスト膜１７をパターン化する。

【００３５】この場合、符号の１７ａ〜１７ｃおよび符
号の１７ｆ〜１７ｉは、パターン化されたフォトレジス
ト膜１７であり、貫通スルーホール１３における中間配
線層１５ａとその周辺のダミー配線層１５ｂ〜１５ｅ
（１５ｄと１５ｅは図示を省略している）および２層目
の配線層１５ｆ〜１５ｉ（配線層として１５ｆ〜１５ｉ
以外に配線層が存在しているが、それらの配線層は図示
を省略している）のパターンを形成する際のエッチング
用マスクとなるフォトレジスト膜に対応している。

【００３６】次に、図５に示すように、パターン化した
フォトレジスト膜１７ａ〜１７ｉをエッチング用マスク
として使用して、ドライエッチングなどを用いた選択エ
ッチング技術を使用して、導電層１５をエッチングして
導電層１５をパターン化して、貫通スルーホール１３に
おける中間配線層１５ａとその周辺のダミー配線層１５
ｂ〜１５ｅ（１５ｄと１５ｅは図示を省略している）お
よび２層目の配線層１５ｆ〜１５ｉ（配線層として１５
ｆ〜１５ｉ以外に配線層が存在しているが、それらの配
線層は図示を省略している）のパターンを形成する。そ
の後、不要となったフォトレジスト膜１７ａ〜１７ｉを
取り除く（図６）。

【００３７】次に、図７に示すように、半導体基板１の
上に、２層目の層間絶縁膜（絶縁膜）１８を形成する。
層間絶縁膜１８は、例えば酸化シリコン膜をＣＶＤ法に
より形成した後、表面研磨を行いその表面を平坦化処理
することにより、平坦化された層間絶縁膜１８を形成す
る。この場合、層間絶縁膜１８は、例えばＰＳＧ膜また
はＢＰＳＧ膜あるいはＳＯＧ膜などを適用することがで
きる。

【００３８】その後、半導体基板１の上に、フォトレジ
スト膜１９を塗布した後、フォトリソグラフィ技術を使
用して、フォトレジスト膜１９をパターン化する。次
に、パターン化したフォトレジスト膜１９をエッチング
用マスクとして使用して、ドライエッチングなどを用い
た選択エッチング技術を使用して、層間絶縁膜１８に貫
通スルーホール１３における上部のスルーホール１３ｂ
を形成する。この場合、スルーホール１３ｂは、正方形
状としており、スルーホール１３ｂの幅（正方形の辺
長）は、0.４μm としている。また、本実施の形態の特
徴である貫通スルーホール１３における上部のスルーホ
ール１３ｂを形成する製造工程と同様な製造工程を使用
して、２層目の配線層１５ｆ〜１５ｉなどの配線層と３
層目の配線層との間にそれらの配線層を電気的に接続す
るために使用されるスルーホールを形成している（図示
を省略）。

【００３９】次に、図８に示すように、不要となったフ
ォトレジスト膜１９を取り除いた後、スルーホール１３
ｂに例えばタングステン膜などからなるプラグ２０を形
成する。

【００４０】すなわち、半導体基板１の上に、ステップ
カバレッジの良い膜を形成できるＣＶＤ法を使用して、
厚膜のタングステン膜を堆積する。したがって、タング
ステン膜は、ステップカバレッジの良い膜となることに
より、スルーホール１３ｂにタングステン膜を完全な状
態で埋め込むことができる。

【００４１】その後、例えばドライエッチングなどを用
いたエッチバック法などを使用して、タングステン膜の
表層部を取り除いて、スルーホール１３ｂに埋め込まれ
ているタングステン膜からなるプラグ２０を形成する。

【００４２】その後、図９に示すように、半導体基板１
の上に、配線層２１を堆積した後、フォトリソグラフィ
技術と選択エッチング技術とを使用して、３層目の配線
層２１としてのパターンを形成する。

【００４３】次に、設計仕様に応じて、半導体基板１の
上に、前述した層間絶縁膜の製造工程と配線層の製造工
程を繰り返し行って、多層配線構造の配線層を形成する
（図示を省略）ことにより、本実施の形態の半導体集積
回路装置の製造工程を終了する。

【００４４】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、貫通スルーホール１３
の中間配線層１５ａの周辺に、中間配線層１５ａと同層
なダミー配線層１５ｂ〜１５ｅを配置している態様を採
用していることにより、中間配線層１５ａの近傍に配線
層１５ｆ〜１５ｉが配置されていなくても、中間配線層
１５ａの近傍にダミー配線層１５ｂ〜１５ｅを配置して
いるので、中間配線層１５ａのパターンを形成するため
のエッチング用マスクとしてのフォトレジスト膜１７ａ
のパターンを形成する際のフォトレジスト膜１７を露光
する場合に、光強度分布が配線層１５ｆ〜１５ｉと同様
になるので、設計仕様に対応したパターンを形成するこ
とができる。

【００４５】したがって、中間配線層１５ａの幅が小さ
くて、しかも中間配線層１５ａの近傍に配線層が配置さ
れていなくても、ダミー配線層１５ｂ〜１５ｅを配置し
ていることにより、光強度分布の異常化が防止できて、
フォトレジスト膜１７ａのパターンの寸法が設計仕様に
比較して小さくなってしまうことが防止できる。そのた
め、そのフォトレジスト膜１７ａをエッチング用マスク
として用いて、ドライエッチングなどの選択エッチング
技術を使用して、アルミニウム層などからなる導電層１
５をエッチングして、中間配線層１５ａのパターンを形
成する際に、従来のように極めて小さい形状の中間配線
層１５ａとなったり、中間配線層１５ａのパターンが削
れたり、中間配線層１５ａのパターンが消失するなどの
問題点が発生することを防止することができる。

【００４６】その結果、高性能でしかも高信頼度の中間
配線層１５ａを高製造歩留りをもって製造することがで
きるので、半導体集積回路装置の高性能化および高信頼
度化ができると共に高製造歩留りをもって製造すること
ができる。また、中間配線層１５ａを設計仕様に応じた
パターンとして形成できることにより、中間配線層１５
ａの微細加工化ができることにより、半導体集積回路装
置の高集積化および高速化ができる。

【００４７】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、中間配線層１５ａとダ
ミー配線層１５ｂ〜１５ｅとは、同層の配線層１５ｆ〜
１５ｉの配線ピッチ線１６の交点１６ａの領域（交点
域）に配置していることにより、配線層の自動配線技術
を使用して、中間配線層１５ａとダミー配線層１５ｂ〜
１５ｅとを配置することができる。

【００４８】したがって、中間配線層１５ａおよびダミ
ー配線層１５ｂ〜１５ｅを簡単な製造工程を使用して、
製造することができるので、処理時間を短縮することが
できると共に種々の態様の半導体集積回路装置における
中間配線層１５ａを微細加工化した状態で形成すること
ができる。

【００４９】（実施の形態２）図１１は、本発明の実施
の形態２である半導体集積回路装置の中間配線層および
ダミー配線層および２層目の配線層の一部を示す概略平
面図である。

【００５０】本実施の形態の貫通スルーホール１３の中
間配線層１５ａとその周辺に配置されているダミー配線
層１５ｂ〜１５ｅは、前述した実施の形態１の中間配線
層１５ａとその周辺に配置されているダミー配線層１５
ｂ〜１５ｅと同様である。しかし、本実施の形態の貫通
スルーホール１３の中間配線層１５ａの近傍に、同層の
配線層１５ｉ〜１５ｌが隣接して配置されている態様で
ある。

【００５１】そのため、本実施の形態の貫通スルーホー
ル１３の中間配線層１５ａの近傍に、同層の配線層１５
ｉ〜１５ｌが隣接して配置されていても、本実施の形態
の貫通スルーホール１３の中間配線層１５ａおよびダミ
ー配線層１５ｂ〜１５ｅならびに配線層１５ｈ〜１５ｌ
が、配線ピッチ線１６に乗っているために、ダミー配線
層１５ｂ〜１５ｅによって、各々の配線層１５ｈ〜１５
ｌ間のショートやスペース不良の発生を防止することが
できる。

【００５２】また、本実施の形態の中間配線層１５ａに
同層の配線層１５ｉ〜１５ｌが隣接して配置されていて
も、配線層の自動配線技術を使用して、中間配線層１５
ａとダミー配線層１５ｂ〜１５ｅとを配置することがで
きる。

【００５３】したがって、中間配線層１５ａおよびダミ
ー配線層１５ｂ〜１５ｅを簡単な製造工程を使用して、
製造することができるので、処理時間を短縮することが
できると共に種々の態様の半導体集積回路装置における
中間配線層１５ａを微細加工化した状態で形成すること
ができる。

【００５４】（実施の形態３）図１２は、本発明の実施
の形態３である半導体集積回路装置の中間配線層および
２層目の配線層の一部を示す概略平面図である。

【００５５】本実施の形態の貫通スルーホール１３の中
間配線層１５ａと同層の配線層１５ｆ〜１５ｊにおける
配線層１５ｉと配線層１５ｊとは、配線ピッチ線１６以
外の領域に配置されている。

【００５６】そのため、本実施の形態の貫通スルーホー
ル１３の中間配線層１５ａの周辺に、前述した実施の形
態１のダミー配線層１５ｂ〜１５ｅを配置する態様を採
用すると、配線層１５ｆ〜１５ｊのショートやスペース
不良が発生することにより、中間配線層１５ａと同層の
ダミー配線層１５ｂ〜１５ｅを配置することができな
い。

【００５７】そのため、本発明者の検討の結果、本実施
の形態の貫通スルーホール１３の中間配線層１５ａの周
辺に、中間配線層１５ａと同層のダミー配線層１５ｂ〜
１５ｅを配置することができないので、中間配線層１５
ａの平面状の大きさを貫通スルーホール１３の孔の1.５
倍以上の大きさにして形成することにより、設計仕様の
パターンに応じた中間配線層１５ａを形成できることが
明らかになった。

【００５８】また、本実施の形態の貫通スルーホール１
３の中間配線層１５ａは、レイアウトルールが許す範囲
で拡大化することにより、従来のようなパターン消失や
貫通スルーホール１３における下部のプラグと上部のプ
ラグとの非導通（電気的な接続不良）を防止することが
できる。

【００５９】また、本実施の形態の貫通スルーホール１
３の中間配線層１５ａは、レイアウトルールが許す範囲
で拡大化しても、あらかじめ中間配線層１５ａのパター
ンを設定でき、当初から寸法変更して設計できるので、
配線形成技術において、不規則な配線層１５ｆ〜１５ｊ
に囲まれた部分であろうとも、本実施の形態の中間配線
層１５ａを配置することができる。

【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６１】例えば、本発明は、半導体素子を形成して
いる半導体基板をＳＯＩ（Siliconon Insulator）基板
などの種々の基板に変更することができ、半導体基板な
どの基板に形成する半導体素子としては、ＭＯＳＦＥＴ
以外に、ＣＭＯＳＦＥＴおよびバイポーラトランジスタ
などの種々の半導体素子を組み合わせた態様の半導体素
子を適用できる。

【００６２】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴなどを構成要素とするＤＲＡＭ、ＳＲＡＭ（Stat
ic Random Access Memory ）などのメモリ系あるいはロ
ジック系などを有する種々の半導体集積回路装置および
その製造方法に適用できる。

【００６３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６４】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、貫通スルーホールの中間配線
層の周辺に、中間配線層と同層なダミー配線層を配置し
ている態様を採用していることにより、中間配線層の近
傍に配線層が配置されていなくても、中間配線層の近傍
にダミー配線層を配置しているので、中間配線層のパタ
ーンを形成するためのエッチング用マスクとしてのフォ
トレジスト膜のパターンを形成する際のフォトレジスト
膜を露光する場合に、光強度分布が配線層と同様になる
ので、設計仕様に対応したパターンを形成することがで
きる。

【００６５】したがって、高性能でしかも高信頼度の中
間配線層を高製造歩留りをもって製造することができる
ので、半導体集積回路装置の高性能化および高信頼度化
ができると共に高製造歩留りをもって製造することがで
きる。また、中間配線層を設計仕様に応じたパターンと
して形成できることにより、中間配線層の微細加工化が
できることにより、半導体集積回路装置の高集積化およ
び高速化ができる。

【００６６】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、中間配線層とダミー配線層と
は、同層の配線層の配線ピッチ線の交点の領域（交点
域）に配置していることにより、配線層の自動配線技術
を使用して、中間配線層とダミー配線層とを配置するこ
とができる。

【００６７】したがって、中間配線層およびダミー配線
層を簡単な製造工程を使用して、製造することができる
ので、処理時間を短縮することができると共に種々の態
様の半導体集積回路装置における中間配線層を微細加工
化した状態で形成することができる。

【００６８】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、中間配線層に同層の配線層が
隣接して配置されていても、配線層の自動配線技術を使
用して、中間配線層とダミー配線層とを配置することが
できる。

【００６９】したがって、中間配線層およびダミー配線
層を簡単な製造工程を使用して、製造することができる
ので、処理時間を短縮することができると共に種々の態
様の半導体集積回路装置における中間配線層を微細加工
化した状態で形成することができる。

【００７０】（４）．本発明の半導体集積回路装置によ
れば、貫通スルーホールの中間配線層と同層のダミー配
線層を配置することができない場合において、中間配線
層の平面状の大きさを貫通スルーホールの孔の1.５倍以
上の大きさにして形成することにより、設計仕様のパタ
ーンに応じた中間配線層を形成できる。

【００７１】また、本発明の貫通スルーホールの中間配
線層は、レイアウトルールが許す範囲で拡大化すること
により、従来のようなパターン消失や貫通スルーホール
における下部のプラグと上部のプラグとの非導通（電気
的な接続不良）を防止することができる。

【００７２】また、本発明の貫通スルーホールの中間配
線層は、レイアウトルールが許す範囲で拡大化しても、
あらかじめ中間配線層のパターンを設定でき、当初から
寸法変更して設計できるので、配線形成技術において、
不規則な配線層に囲まれた部分であろうとも、本発明の
中間配線層を配置することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図２】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図３】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図４】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図５】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図６】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図７】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図８】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図９】本発明の実施の形態１である半導体集積回路装
置の製造工程を示す断面図である。

【図１０】本発明の実施の形態１である半導体集積回路
装置の中間配線層およびダミー配線層および２層目の配
線層の一部を示す概略平面図である。

【図１１】本発明の実施の形態２である半導体集積回路
装置の中間配線層およびダミー配線層および２層目の配
線層の一部を示す概略平面図である。

【図１２】本発明の実施の形態３である半導体集積回路
装置の中間配線層および２層目の配線層の一部を示す概
略平面図である。

【符号の説明】

１ 半導体基板（基板） ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ サイドウォールスペーサ ７ 半導体領域 ８ 絶縁膜 ９ プラグ １０ 配線層 １１ 層間絶縁膜（絶縁膜） １２ フォトレジスト膜 １３ 貫通スルーホール １３ａ 貫通スルーホールにおける下部のスルーホール １３ｂ 貫通スルーホールにおける上部のスルーホール １４ プラグ １５ 導電層 １５ａ 中間配線層 １５ｂ〜１５ｅ ダミー配線層 １５ｆ〜１５ｌ 配線層 １６ 配線ピッチ線 １６ａ 交点 １７ フォトレジスト膜 １７ａ〜１７ｉ パターン化されたフォトレジスト膜 １８ 層間絶縁膜（絶縁膜） １９ フォトレジスト膜 ２０ プラグ ２１ 配線層

Claims (9)

【特許請求の範囲】
1. 【請求項１】 貫通スルーホールの中間配線層の周辺
   に、前記中間配線層と同層なダミー配線層が配置されて
   いることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、前記中間配線層と前記ダミー配線層とは、同層の
   配線層の配線ピッチ線の交点域に配置されていることを
   特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置であ
   って、前記ダミー配線層は、前記中間配線層と類似の形
   状を有し、前記中間配線層の周辺の複数の前記交点域に
   配置されていることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３記載の半導体集積回路装置であ
   って、前記ダミー配線層は、前記中間配線層の周辺の４
   個所または８個所の前記交点域に配置されていることを
   特徴とする半導体集積回路装置。
5. 【請求項５】 貫通スルーホールの中間配線層の周辺
   に、前記中間配線層と同層なダミー配線層を配置するこ
   とができない場合において、前記中間配線層の平面状の
   大きさは、前記貫通スルーホールの孔の1.５倍以上の大
   きさとなっていることを特徴とする半導体集積回路装
   置。
6. 【請求項６】 請求項５記載の半導体集積回路装置であ
   って、前記中間配線層は、同層の配線層の配線ピッチ線
   の交点域に配置されていることを特徴とする半導体集積
   回路装置。
7. 【請求項７】 請求項６記載の半導体集積回路装置であ
   って、前記中間配線層の近傍の配線層には、前記配線層
   の配線ピッチ線以外の領域に配置されている配線層が存
   在していることを特徴とする半導体集積回路装置。
8. 【請求項８】 半導体素子が形成されている基板の上
   に、絶縁膜を形成した後、前記絶縁膜に貫通スルーホー
   ルにおける下部のスルーホールを形成した後、前記スル
   ーホールにプラグを形成する工程と、 前記基板の上に、配線層となる導電層を堆積した後、フ
   ォトリソグラフィ技術と選択エッチング技術とを使用し
   て、前記貫通スルーホールの中間配線層とその周辺にダ
   ミー配線層を形成する工程と、 前記基板の上に、絶縁膜を形成した後、その絶縁膜に前
   記貫通スルーホールにおける上部のスルーホールを形成
   した後、そのスルーホールにプラグを形成する工程とを
   有することを特徴とする半導体集積回路装置の製造方
   法。
9. 【請求項９】 請求項８記載の半導体集積回路装置の製
   造方法であって、前記中間配線層と前記ダミー配線層と
   は、同層の配線層の配線ピッチ線の交点域に配置されて
   おり、前記配線層の自動配線技術を使用して配置してい
   ることを特徴とする半導体集積回路装置の製造方法。