JPH11176832A - 集積回路導体およびその導体を作成する方法 - Google Patents

集積回路導体およびその導体を作成する方法

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JPH11176832A
JPH11176832A JP10272723A JP27272398A JPH11176832A JP H11176832 A JPH11176832 A JP H11176832A JP 10272723 A JP10272723 A JP 10272723A JP 27272398 A JP27272398 A JP 27272398A JP H11176832 A JPH11176832 A JP H11176832A
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Abstract

(57)【要約】 【課題】 集積回路（ＩＣ）導体としてのモノフィラメ
ント導体、クラッド導体、または同軸導体およびこれら
導体を製造する方法を提供すること。 【解決手段】 誘電体層中にトレンチを形成する。誘電
体層上およびトレンチ中に外部材料層を付着する。外部
材料層は、トレンチ上のシームで融合し、シームの下に
ボイドを形成するのに十分厚い。外部材料層は、モノフ
ィラメント導体の場合には誘電体であり、クラッド導体
の場合にはクラッド材料、同軸導体の場合には導電材料
である。ボイドは、モノフィラメント導体またはクラッ
ド導体の場合、導体で充填される。同軸導体の場合、ボ
イドの壁上に内部誘電体被覆層を形成し、被覆層上にコ
ア導体を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同軸導体に関し、
さらに詳細には、同軸導体を集積回路チップ上に組み込
む方法に関する。
【０００２】
【従来の技術】同軸ケーブルは周知である。小型同軸ケ
ーブルも周知である。同軸ケーブルは、低損失データ伝
送用に広く使用される。同軸ケーブル上で伝送される信
号は、さもなければ遮蔽されていない線上の信号を妨害
するかもしれない外部雑音から遮蔽される。
【０００３】信号の損失を少なくするために、同軸ケー
ブル上で伝送される信号は、インピーダンス整合用の終
端を必要とする。集積回路（ＩＣ）チップ上の代表的な
インピーダンス整合終端は、一端で電源に結合される抵
抗である。
【０００４】ＩＣプロセス中に同軸構造を形成すること
が難しいので、同軸信号分配導体を含むＩＣプロセスは
ほとんどない。さらに、従来の同軸導体は、コア導体と
外側遮蔽導体との間の間隔の不整を有する。これらの不
整は、導体に沿って不均一な特性インピーダンスをもた
らす。特性インピーダンスの不均一さは、コア導体上の
信号中に反射および減衰による雑音をもたらす。
【０００５】したがって、コア導体と外部遮蔽導体との
間に均一な間隔を有するＩＣ中の同軸導体が必要であ
る。
【０００６】
【発明が解決しようとする課題】本発明の目的は、集積
回路チップ上で伝送される信号上の雑音を低減すること
である。
【０００７】本発明の他の目的は、集積回路チップ上の
同軸導体の作成を簡略化することである。
【０００８】
【課題を解決するための手段】本発明は、集積回路（Ｉ
Ｃ）導体および導体を作成する方法である。第１の好ま
しい実施形態では、導体は同軸導体である。第１の実施
形態において複数の導体を組み込んで、例えば３軸導体
を形成することができる。第２の好ましい実施形態で
は、導体はクラッド導体である。第３の好ましい実施形
態では、導体はモノフィラメント導体である。
【０００９】まず、三つのすべての好ましい実施形態で
は、誘電体層中にトレンチを形成する。誘電体層上およ
びトレンチ中に外部材料層を付着する。付着した外部層
は、それがトレンチの側壁に沿って形成される際に、ト
レンチの表面縁部に沿って成長し、ついにはトレンチ上
のシーム中で溶け合い、シームの下にボイドを形成する
のに十分厚い。外部材料層は、第１の実施形態の同軸導
体の場合には導電材料であり、第２の実施形態のクラッ
ド導体の場合にはクラッド材料であり、第３の実施形態
のモノフィラメント導体の場合には誘電体である。第１
の実施形態の場合、ボイドの壁上に内部誘電体被覆層を
形成し、被覆層中にコア導体を形成して、同軸導体を形
成する。ボイドは、クラッド導体ならびにモノフィラメ
ント導体の場合、導体で充填される。
【００１０】
【発明の実施の形態】本発明は、集積回路（ＩＣ）チッ
プ用の一群の誘電体密封導体、およびＩＣチップ上に導
体を作成する方法に関する。一つの好ましい実施形態で
は、導体は同軸導体である。第２の好ましい実施形態で
は、この導体はクラッド導体である。第３の好ましい実
施形態では、導体はモノフィラメント導体である。
【００１１】図１ないし図６は、導体を作成する好まし
い各ステップの後の第１の好ましい実施形態の導体、す
なわちマイクロエレクトロニクス回路用の同軸導体を示
す。各図の（Ａ）は平面図であり、各図の（Ｂ）はそれ
ぞれＢ−Ｂでの断面図であり、各図の（Ｃ）はそれぞれ
Ｃ−Ｃでの断面図である。
【００１２】まず、図１において、厚さ０．１ミクロン
（μｍ）ないし１００μｍの絶縁材料の外部誘電体層１
００を半導体ウエハ１０２上に形成する。絶縁材料はシ
リコン酸化物であり、層１００は５０００Åよりもわず
かに厚く、ウエハ１０２はシリコンであることが好まし
い。次に、好ましくはリソグラフィおよび反応性イオン
・エッチング（ＲＩＥ）を使用して、外部誘電体層１０
０中に深さ５０００Åのトレンチ１０４を形成する。ト
レンチ１０４は、外部導体のサイズおよび形状を画定す
る。あるいは、ＲＩＥの代わりに適切なエッチング方法
が使用できる。トレンチ１０４の壁１０６は、トレンチ
の幅がその最上部よりも中央で大きくなるように外側に
湾曲することが好ましいが、必ずしも必要ではない。各
トレンチのアスペクト比（高さ／幅）は１以上であるこ
とが好ましい。
【００１３】次に、図２において、外部導体１０８をト
レンチ１０４中に形成する。外部導体１０８は、最新の
同軸ケーブルにおける金網シールドに類似している。外
部導体１０８を形成するために、外部誘電体層１００上
およびトレンチ１０４中にＴｉ上のＴｉＮの非常に薄い
シード層１１２を付着する。トレンチ１０４の底面１１
０でのシード層の厚さは、トレンチの寸法に応じて、３
０〜３０００Å、好ましくは５０ÅのＴｉ上の３０〜３
０００Å、好ましくは５０ÅのＴｉＮであることが好ま
しい。
【００１４】次いで、シード層上に外部導体１０８を形
成する。外部導体１０８は、化学気相付着（ＣＶＤ）に
よって付着した３０００Åのタングステン層が好まし
い。付着した導体材料の厚さは、実質上、フィールド上
およびトレンチ１０４中の側面１０６および底面１１０
上で均等である。外部導体１０８の付着は、材料がトレ
ンチの側壁１０６に沿って成長し、縫合し、溶け合っ
て、シーム１１６を形成するのに十分厚くなり、同時に
ボイド１１８がその下に残り、シームの長さに沿って延
びるまで継続する。したがって、付着した導体材料は、
シーム２０４がトレンチの上部に形成され、同時にボイ
ドまたは「低密度材料」がシームの全長に沿って外部導
体材料中に組み込まれるのに十分厚くなければならな
い。余分の金属は、好ましくはウエハを化学機械的研磨
（ＣＭＰ）することによってフィールド（トレンチ１０
４の付近のウエハの表面）から除去される。
【００１５】任意選択で、この時点で被覆誘電体層を外
部導体１０８上に形成することができる。しかし、被覆
誘電体層は、後でプロセス中に、内部誘電体および導体
を形成した後で形成することが好ましい。
【００１６】外部導体１０８を形成した後、図３におい
て、外部導体１０８の両端でアクセス１２０、１２２を
ボイド１１８まで開口し、ボイド１１８を外部導体１０
８の長さに沿って拡大する。まず、アクセス穴１２０、
１２２を外部導体１０８の各端部にエッチングして、ボ
イド１１８を露出させる。次いで、ボイド１１８をエッ
チングして、その直径を３０００Åまで拡大する。好ま
しい実施形態では、外部導体材料Ｗは、ＨＮＯ3／ＨＦ
によりエッチングする。任意選択で、同軸線を下位レベ
ルに接続する場合、好ましくは反応性イオン・エッチン
グ（ＲＩＥ）を使用して、下の導体（図示せず）までエ
ッチングして、アクセス穴を外部導体の底面の下にサブ
エッチングすることができる。
【００１７】次に、図４において、ボイド１１８を被覆
する誘電被覆１２４を形成する。ＣＶＤを使用して、内
表面１２６上に１０００Åのシリコン酸化物層１２４を
形成することが好ましい。被覆１２４は、ボイド１１８
をふさぐことなくボイド１１８の内表面１２６を完全に
被覆しなければならない。誘電被覆１２４は、好ましい
同軸導体の内部導電コアを外部導体１０８から絶縁す
る。好ましい実施形態では、誘電被覆１２４が形成され
たとき、誘電体被覆１２８が同時に外部導体１０８の上
面上に形成される。
【００１８】任意選択で、誘電被覆１２４を形成した
後、異方性エッチングを使用して、アクセス穴１２０、
１２２の底面の誘電体を除去し、下位レベルの導体（図
示せず）を露出させることができる。さらに、誘電体被
覆１２８中にコンタクトを開口することができる。した
がって、誘電体層を通常のフォトリソグラフィ方法を使
用してパターン形成し、異方性エッチング、例えばＲＩ
Ｅを実施することができる。あるいは、パターン形成な
しのブランケットＲＩＥを使用して、アクセス穴１２
０、１２２の底面およびウエハ表面から誘電体を除去す
ることもできる。
【００１９】次に、図５において、内部誘電体１２４中
にその長さに沿ってコア導体１３０を形成する。コア導
体１３０は、ＣＶＤによってまずＴｉＮのシード層を付
着し、その後ＣＶＤによってタングステンのシード層を
付着することが好ましい。任意選択で、導体の長さがＣ
ＶＤ充填能力を超える場合、この例の各端部に形成され
るアクセス穴１２０、１２２と同じ中間アクセス穴（図
示せず）を必要に応じてトレンチ１０４の長さに沿って
組み込むことができる。
【００２０】最後に、図６において、余分の導体を表面
１３２から除去する。この余分の導体は、適切なＣＭＰ
技法またはＲＩＥ技法を使用して除去できる。同軸導体
が完成した後、外部導体およびコア導体を標準の回路接
続方法によって接触させることができる。
【００２１】この第１の好ましい実施形態の他の例で
は、シリコン・ウエハ上に位置する表面ＳｉＯ2層中に
深さ７０００Å、幅２５００Åのトレンチを形成する。
ＣＶＤを使用して、ウエハ上および７０００Å×２５０
０Åのトレンチ上にポリシリコンの６０００Åの外部導
体層を形成することができる。余分の導体は、ＣＭＰを
使用してフィールドから除去することができる。第１の
好ましい実施形態の場合と同様、ポリシリコンは、トレ
ンチ中のボイド上に縫合する。トレンチの各端部でポリ
シリコン外部導体中にアクセス穴を開口する。脱イオン
水中に溶解したＮＨ4ＯＨ、Ｈ2Ｏ2の混合物など等方性
エッチング剤を使用して、ボイド中からポリシリコンを
エッチングして、ボイド直径を５００Åまで拡大するこ
とができる。ＣＶＤを使用して、Ｓｉ3Ｎ4の１５０Åの
誘電被覆をボイド中に付着する。被覆は、ボイドをふさ
ぐことなくポリシリコン内表面を完全に被覆し、２００
Åのボイド直径を残さなければならない。最後に、Ａｓ
をドープしたポリシリコン・コア導体を付着して、ボイ
ドを充填する。
【００２２】さらに、この第１の好ましい実施形態は、
図６の構造上の表面上で図１ないし図６に示されるステ
ップを繰り返すことによって、複数のレベルの配線用に
使用できる。
【００２３】この第１の好ましい実施形態の他の実施形
態では、同軸導体を形成する方法は、３導体を形成する
など、３つまたはそれ以上の同軸導電層、例えば、３軸
導体を形成する３つの導体に展開される。この代替実施
形態では、第２の導体（第１の好ましい実施形態のコア
導体）がボイド１１８を被覆するが、完全には充填しな
いように、より深くかつより広いトレンチをより薄い誘
電体層および導体層に組み合わせることができる。
【００２４】この代替実施形態では、次いで、第２の導
体上に第３の誘電体層（図示せず）を付着し、ボイド１
１８を第３の導体用に開口させる。必要に応じて、ボイ
ド１１８がコア導体または誘電体で充填されるまで、追
加の誘電体層および導電層を同様に形成することができ
る。第１の好ましい実施形態の場合と同様に、コア同軸
導体が完成した後、同軸導体を標準の半導体回路接続方
法によって接触させることができる。
【００２５】図７ないし図１０は、導体を作成する好ま
しいステップの後の第２の好ましい実施形態の導体、す
なわちマイクロエレクトロニクス回路用のクラッド導体
を示す。各図の（Ａ）は平面図であり、各図の（Ｂ）は
それぞれＢ−Ｂでの断面図であり、各図の（Ｃ）はそれ
ぞれＣ−Ｃでの断面図である。
【００２６】第２の好ましい実施形態の第１のステップ
は、図１の表面誘電体層１００中にトレンチ１０４を形
成することである。
【００２７】トレンチ１０４を画定した後、図７におい
て、クラッド層２００をＣＶＤによって付着する。クラ
ッド層は、タンタルを付着した導電層か、または窒化ケ
イ素を付着した誘電体層である。あるいは、導電性クラ
ッド材料は、Ａｌ、Ｍｇ、高融点金属、または、例えば
窒化物、ケイ化物、炭化物、ホウ化物を含むそれらの金
属化合物である。
【００２８】図２の外部導体１０８の場合と同様に、ク
ラッド層のフィールド厚さとトレンチの側面および底面
上の厚さは同じであることが好ましい。外部導体１０８
の場合と同様に、クラッド層２００の付着は、材料がト
レンチの側壁２０２に沿って成長し、縫合し、溶け合っ
て、シーム２０４を形成するのに十分厚くなり、同時に
シーム２０４の下にボイド２０６が残り、シームの長さ
に沿って延びるまで継続する。したがって、付着した導
体材料は、シーム２０４がトレンチ１０４の上部に形成
され、同時にボイド２０６または「低密度材料」がシー
ム２０４の全長に沿ってクラッド材料中に組み込まれる
のに十分に厚くなければならない。第１の好ましい実施
形態の場合と同様に、任意選択で、この時点か、または
コア導体を形成した後で被覆誘電体層を形成することが
できる。
【００２９】次に、図８において、図３の場合と同様
に、クラッド層２００の両端でアクセス２１０、２１２
をボイド２０６まで開口し、ボイド２０６をクラッド層
２００の長さに沿って拡大する。アクセス穴２１０、２
１２をクラッド層２００の端部にエッチングして、ボイ
ド２０６を露出させる。アクセス穴２１０、２１２を開
口した後、ボイド２００をエッチングして、それを３０
００Åまで拡大する。好ましい実施形態では、クラッド
層２００は、Ｔａクラッドの場合にはＨＮＯ3／ＨＦ、
窒化ケイ素クラッドの場合には熱いＨ3ＰＯ4によりエッ
チングする。任意選択で、同軸線を下位レベルに接続す
る場合、好ましくは反応性イオン・エッチング（ＲＩ
Ｅ）を使用して、アクセス穴を外部導体の底面の下にサ
ブエッチングし、その下の導体（図示せず）に接続する
ことができる。
【００３０】次に、図９において、コア導体２１４をボ
イド２０６の長さに沿って付着する。コア導体２１４の
材料は、メッキまたはＣＶＤによって付着したＣｕが好
ましい。あるいは、コア材料は、Ａｌ、Ｃｏ、Ｗ、Ｓ
ｉ、ドープしたＳｉ、またはＭｏでもよい。任意選択
で、第１の好ましい実施形態の場合と同様に、導体の長
さがＣＶＤ充填能力を超える場合、この例の各端部に形
成されるアクセス穴２１０、２１２と同じ中間アクセス
穴（図示せず）を必要に応じてトレンチ１０４の長さに
沿って組み込むことができる。
【００３１】最後に、図１０において、余分の導体を表
面２１６から除去する。余分の導体は、適切なＣＭＰ技
法またはＲＩＥ技法を使用して除去できる。クラッド導
体が完成した後、導体を標準の半導体回路接続方法によ
って接触させることができる。
【００３２】図１１ないし図１４に、導体を作成する好
ましいステップの後の第３の好ましい実施形態の導体、
すなわちマイクロエレクトロニクス回路用のモノフィラ
メント導体を示す。各図の（Ａ）は平面図であり、各図
の（Ｂ）はそれぞれＢ−Ｂでの断面図であり、各図の
（Ｃ）はそれぞれＣ−Ｃでの断面図である。
【００３３】第３の好ましい実施形態の第１のステップ
は、図１の表面誘電体層１００中にトレンチ１０４を形
成することである。
【００３４】トレンチ１０４を画定した後、図１１にお
いて、好ましくはシリコン酸化物の第２の外部誘電体３
００を、好ましくはＣＶＤによってウエハ上に形成す
る。図２の外部導体１０８の場合と同様に、フィールド
中およびトレンチの側面および底面上の第２の外部誘電
体３００の厚さは同じであることが好ましい。外部導体
１０８の場合と同様に、外部誘電体３００の付着は、材
料がトレンチの側壁３０２に沿って成長し、縫合し、溶
け合って、シーム３０４を形成し、同時にボイド３０６
がシーム３０４の下に残り、シームの長さに沿って延び
るまで継続する。したがって、付着した第２の誘電材料
は、シーム３０４がトレンチ１０４の上部に形成され、
同時にボイド３０６または「低密度」材料がシーム３０
４の全長に沿って第２の誘電材料中に組み込まれるのに
十分厚くなければならない。
【００３５】任意選択で、余分の誘電体をＣＭＰまたは
ＲＩＥによって（トレンチの外側の）ウエハのフィール
ドから除去することができる。第１の好ましい実施形態
の場合と同様に、この時点か、またはモノフィラメント
導体を形成した後で、被覆誘電体層を形成することがで
きる。
【００３６】次に、図１２において、図３の場合と同様
に、第２の外部誘電体３００の各端部でアクセス３０
８、３１０をボイド３０６まで開口し、ボイド３０６を
第２の外部誘電体３００の長さに沿って拡大する。アク
セス穴３０８、３１０を第２の誘電体３００の端部にエ
ッチングして、ボイド３０６を露出させる。アクセス穴
３０８、３１０を開口した後、ボイド３０６をＨＦによ
りエッチングして、それを３０００Åまで拡大する。任
意選択で、モノフィラメント線を下位レベルに接続する
場合、好ましくは反応性イオン・エッチング（ＲＩＥ）
を使用して、アクセス穴を外部導体の底面の下にサブエ
ッチングし、モノフィラメントをその下の導体（図示せ
ず）に接続するコンタクトを開口することができる。
【００３７】次に、図１３において、モノフィラメント
導体３１２をボイド３０６の長さに沿って形成する。モ
ノフィラメント導体３１２の材料は、好ましくはＣＶＤ
によって、ＴｉＮのシード層を付着し、次いでシード層
上にＷを付着することによって形成したＣｕまたはＷが
好ましい。任意選択で、第１の好ましい実施形態の場合
と同様に、モノフィラメント導体の長さがＣＶＤ充填能
力を超える場合、この例の各端部に形成されるアクセス
穴３０８、３１０と同じ中間アクセス穴（図示せず）を
必要に応じてトレンチ１０４の長さに沿って組み込むこ
とができる。
【００３８】最後に、図１４において、余分の導体を表
面３１２から除去する。この余分の導体は、適切なＣＭ
Ｐ技法またはＲＩＥ技法を使用して除去できる。モノフ
ィラメント導体が完成した後、導体を標準の回路接続方
法によって接触させることができる。
【００３９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４０】（１）ａ）絶縁材料中にトレンチを形成す
るステップと、 ｂ）前記絶縁材料上および前記トレンチ中に第１の材料
の外部層を形成し、前記外部層が前記トレンチ中のボイ
ド上で縫合するステップと、 ｃ）前記外部層中にアクセス穴を前記ボイドまで開口す
るステップと、 ｄ）前記ボイドを導電材料で充填するステップとを含む
集積回路（ＩＣ）上に導体を作成する方法。 （２）前記トレンチが前記絶縁材料の一部をエッチング
することによって形成され、かつ前記トレンチの深さが
その幅よりも大きい上記（１）に記載の方法。 （３）前記絶縁材料がＳｉＯ2層であり、かつ前記トレ
ンチが前記ＳｉＯ2層を反応性イオン・エッチングする
ことによって形成される上記（１）または（２）に記載
の方法。 （４）前記トレンチがその上部よりも底部で広い上記
（１）に記載の方法。 （５）前記トレンチがその中央で外側に湾曲する上記
（１）に記載の方法。 （６）前記アクセス穴を開口するステップが、前記ボイ
ドをエッチングして、それを拡大するステップをさらに
含む上記（１）に記載の方法。 （７）前記ボイドを導電材料で充填するステップが、 ｉ）シード層を付着するステップと、 ｉｉ）前記シード層上に導体層を付着するステップと、 ｉｉｉ）前記絶縁材料から余分の前記付着した導体層材
料およびシード層材料を除去するステップとを含む上記
（１）に記載の方法。 （８）前記シード層が３０〜３０００ÅのＴｉ層上の３
０〜３０００ÅのＴｉＮ層であり、かつ前記導体層材料
がＷである上記（７）に記載の方法。 （９）前記導体がモノフィラメント導体であり、かつ前
記の第１の材料が誘電材料である上記（１）に記載の方
法。 （１０）前記誘電材料がＣＶＤを使用して付着したＳｉ
Ｏ2であり、かつ前記ボイドがＨＦによりエッチングさ
れて３０００Åまで拡大する上記（９）に記載の方法。 （１１）前記導体が同軸導体であり、前記第１の材料が
導電材料であり、前記ボイドを充填するステップの前
に、 ｃ１）前記ボイドを内部誘電体で被覆するステップをさ
らに含む上記（１）に記載の方法。 （１２）前記外部層を形成するステップが、 ｉ）外部導体シード層を付着するステップと、 ｉｉ）前記外部導体シード層上に外部導体層を付着する
ステップと、 ｉｉｉ）前記絶縁材料から余分の前記付着した外部導体
層材料および外部導体シード層材料を除去するステップ
とを含む上記（１２）に記載の方法。 （１３）前記外部導体シード層が３０〜３０００ÅのＴ
ｉ層上の３０〜３０００ÅのＴｉＮ層であり、前記外部
導体層材料がＷであり、前記ボイドがＨＮＯ3／ＨＦに
よりエッチングされて３０００Åまで拡大する上記（１
２）に記載の方法。 （１４）前記導体がクラッド導体であり、前記第１の材
料がＴａのクラッド材料であり、前記Ｔａクラッド層が
ＨＮＯ3／ＨＦによりエッチングされて３０００Åまで
拡大する上記（１）に記載の方法。 （１５）前記第１の材料がＣＶＤを使用して付着した窒
化ケイ素であり、かつ前記ボイドがＨ3ＰＯ4によりエッ
チングされて３０００Åまで拡大する上記（１）に記載
の方法。 （１６）ａ）絶縁層中にトレンチをエッチングするステ
ップと、 ｂ）前記絶縁層上および前記トレンチ中に外部導体層を
付着し、前記外部導体層が前記トレンチ中のボイド上で
縫合するステップと、 ｃ）前記絶縁層から余分の外部導体材料を除去するステ
ップと、 ｄ）前記外部導体層中にアクセス穴を前記ボイドまで開
口するステップと、 ｅ）前記ボイド中の前記外部導体材料をエッチングし
て、前記ボイドを拡大するステップと、 ｆ）前記ボイドを内部誘電体で被覆するステップと、 ｇ）前記ボイドを充填するコア導体を付着するステップ
と、 ｈ）前記絶縁層から余分のコア導体材料を除去するステ
ップとを含む集積回路（ＩＣ）上に同軸導体を作成する
方法。 （１７）前記絶縁層がＳｉＯ2層であり、かつ前記外部
導体を付着するステップが、 ｉ）外部導体シード層を付着するステップと、 ｉｉ）前記外部導体シード層上に外部導体層を付着する
ステップと、 ｉｉｉ）前記ＳｉＯ2から余分の前記付着した外部導体
層材料および外部導体シード層材料を除去するステップ
とを含む上記（１６）に記載の方法。 （１８）前記内部誘電体がＳｉＯ2であり、かつ前記コ
ア導体を付着するステップが、 ｉ）シード層を付着するステップと、 ｉｉ）前記シード層上に導体材料を付着するステップ
と、 ｉｉｉ）前記ＳｉＯ2から余分の前記付着した導体材料
およびシード層材料を除去するステップとを含む上記
（１７）に記載の方法。 （１９）前記コア導体シード層および前記外部導体シー
ド層がそれぞれ３０〜３０００ÅのＴｉ層上の３０〜３
０００ÅのＴｉＮ層であり、コア導体および外部導体材
料がＷであり、前記ボイドがＨＮＯ3／ＨＦによりエッ
チングされて３０００Åまで拡大する上記（１８）に記
載の方法。 （２０）前記同軸導体が３軸導体であり、かつ前記コア
導体を付着するステップの前に、 ｆ１）前記ボイドを内部導体層で被覆するステップと、 ｆ２）前記内部導体層中にアクセス穴を開口するステッ
プと、 ｆ３）前記ボイドを第２の内部誘電体で被覆するステッ
プと、 ｆ４）前記第２の内部誘電体層中にアクセス穴を開口す
るステップとを含む上記（１６）に記載の方法。 （２１）ａ）絶縁層中にトレンチをエッチングするステ
ップと、 ｂ）前記絶縁層上および前記トレンチ中にクラッド層を
付着し、前記クラッド層が前記トレンチ中のボイド上で
縫合するステップと、 ｃ）前記絶縁層から余分のクラッド材料を除去するステ
ップと、 ｄ）前記クラッド層中にアクセス穴を前記ボイドまでエ
ッチングするステップと、 ｅ）前記ボイド中の前記クラッド層の表面をエッチング
して、前記ボイドを拡大するステップと、 ｆ）シード層を付着し、前記シード層が前記ボイドを被
覆するステップと、 ｇ）前記シード層上に導体材料を付着するステップと、 ｈ）前記絶縁層から余分の前記付着した導体材料および
シード層材料を除去するステップとを含む集積回路（Ｉ
Ｃ）上にクラッド導体を作成する方法。 （２２）前記クラッド層がＴａの層であり、かつ前記Ｔ
ａクラッド層がＨＮＯ3／ＨＦによりエッチングされて
前記ボイドが３０００Åまで拡大する上記（２１）に記
載の方法。 （２３）前記クラッド層がＣＶＤを使用して付着した窒
化ケイ素の層であり、かつ前記窒化ケイ素クラッド層が
Ｈ3ＰＯ4によりエッチングされて前記ボイドが３０００
Åまで拡大する上記（２１）に記載の方法。 （２４）上記（１）ないし（２３）のいずれか１つに記
載された方法で製造された導体。
【図面の簡単な説明】
【図１】第１の好ましい実施形態の同軸導体用に形成さ
れたトレンチを示す図である。
【図２】その中にボイドが形成された、図１のトレンチ
中の外部導体を示す図である。
【図３】図２の外部導体中に開口したアクセスを示す図
である。
【図４】ボイド中の外部導体上に形成された誘電被覆を
示す図である。
【図５】誘電被覆中のボイドを充填するコア導体を示す
図である。
【図６】第１の好ましい実施形態の同軸導体を示す図で
ある。
【図７】第２の好ましい実施形態のクラッド導体中の図
１のトレンチ中に形成されたクラッド層を示す図であ
る。
【図８】図７のクラッド層中にボイドまで開口したアク
セスを示す図である。
【図９】ボイドを充填する導体材料を示す図である。
【図１０】第２の好ましい実施形態のクラッド導体を示
す図である。
【図１１】その中にボイドを有する、図１のトレンチ中
の外部誘電体層を示す図である。
【図１２】外部誘電体層中に図１１のボイドまで開口し
たアクセスを示す図である。
【図１３】ボイドを充填する導体材料を示す図である。
【図１４】第３の好ましい実施形態のモノフィラメント
導体を示す図である。
【符号の説明】
１００ 外部誘電体層 １０２ 半導体ウエハ １０４ トレンチ １０６ 壁 １０８ 外部導体 １１０ 底面 １１２ シード層 １１６ シーム １１８ ボイド １２０ アクセス穴 １２２ アクセス穴 １２４ 誘電被覆 １２６ 内表面 １２８ 誘電体被覆 １３０ コア導体 １３２ 表面 ２００ クラッド層 ２０２ 側壁 ２０４ シーム ２０６ ボイド ２１０ アクセス穴 ２１２ アクセス穴 ２１４ コア導体 ２１６ 表面 ３００ 第２の外部誘電体 ３０２ 側壁 ３０４ シーム ３０６ ボイド ３０８ アクセス穴 ３１０ アクセス穴 ３１２ モノフィラメント導体
フロントページの続き (72)発明者 ラッセル・エイチ・アルント アメリカ合衆国12590 ニューヨーク州ワ ッピンガー・フォールズ ケッチャムタウ ン・ロード 223 (72)発明者 ブラッドレー・ピー・ジョーンズ アメリカ合衆国12590 ニューヨーク州ワ ッピンガー・フォールズ ワイルドウッ ド・ドライブ 50 (72)発明者 ジョージ・エフ・ウイメット アメリカ合衆国12545 ニューヨーク州ミ ルブルック バーバンク・ロード アー ル・アール２ ボックス 135エイ

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】ａ）絶縁材料中にトレンチを形成するステ
    ップと、 ｂ）前記絶縁材料上および前記トレンチ中に第１の材料
    の外部層を形成し、前記外部層が前記トレンチ中のボイ
    ド上で縫合するステップと、 ｃ）前記外部層中にアクセス穴を前記ボイドまで開口す
    るステップと、 ｄ）前記ボイドを導電材料で充填するステップとを含む
    集積回路（ＩＣ）上に導体を作成する方法。
  2. 【請求項２】前記トレンチが前記絶縁材料の一部をエッ
    チングすることによって形成され、かつ前記トレンチの
    深さがその幅よりも大きい請求項１に記載の方法。
  3. 【請求項３】前記絶縁材料がＳｉＯ2層であり、かつ前
    記トレンチが前記ＳｉＯ2層を反応性イオン・エッチン
    グすることによって形成される請求項１または２に記載
    の方法。
  4. 【請求項４】前記トレンチがその上部よりも底部で広い
    請求項１に記載の方法。
  5. 【請求項５】前記トレンチがその中央で外側に湾曲する
    請求項１に記載の方法。
  6. 【請求項６】前記アクセス穴を開口するステップが、前
    記ボイドをエッチングして、それを拡大するステップを
    さらに含む請求項１に記載の方法。
  7. 【請求項７】前記ボイドを導電材料で充填するステップ
    が、 ｉ）シード層を付着するステップと、 ｉｉ）前記シード層上に導体層を付着するステップと、 ｉｉｉ）前記絶縁材料から余分の前記付着した導体層材
    料およびシード層材料を除去するステップとを含む請求
    項１に記載の方法。
  8. 【請求項８】前記シード層が３０〜３０００ÅのＴｉ層
    上の３０〜３０００ÅのＴｉＮ層であり、かつ前記導体
    層材料がＷである請求項７に記載の方法。
  9. 【請求項９】前記導体がモノフィラメント導体であり、
    かつ前記の第１の材料が誘電材料である請求項１に記載
    の方法。
  10. 【請求項１０】前記誘電材料がＣＶＤを使用して付着し
    たＳｉＯ2であり、かつ前記ボイドがＨＦによりエッチ
    ングされて３０００Åまで拡大する請求項９に記載の方
    法。
  11. 【請求項１１】前記導体が同軸導体であり、前記第１の
    材料が導電材料であり、前記ボイドを充填するステップ
    の前に、 ｃ１）前記ボイドを内部誘電体で被覆するステップをさ
    らに含む請求項１に記載の方法。
  12. 【請求項１２】前記外部層を形成するステップが、 ｉ）外部導体シード層を付着するステップと、 ｉｉ）前記外部導体シード層上に外部導体層を付着する
    ステップと、 ｉｉｉ）前記絶縁材料から余分の前記付着した外部導体
    層材料および外部導体シード層材料を除去するステップ
    とを含む請求項１２に記載の方法。
  13. 【請求項１３】前記外部導体シード層が３０〜３０００
    ÅのＴｉ層上の３０〜３０００ÅのＴｉＮ層であり、前
    記外部導体層材料がＷであり、前記ボイドがＨＮＯ3／
    ＨＦによりエッチングされて３０００Åまで拡大する請
    求項１２に記載の方法。
  14. 【請求項１４】前記導体がクラッド導体であり、前記第
    １の材料がＴａのクラッド材料であり、前記Ｔａクラッ
    ド層がＨＮＯ3／ＨＦによりエッチングされて３０００
    Åまで拡大する請求項１に記載の方法。
  15. 【請求項１５】前記第１の材料がＣＶＤを使用して付着
    した窒化ケイ素であり、かつ前記ボイドがＨ3ＰＯ4によ
    りエッチングされて３０００Åまで拡大する請求項１に
    記載の方法。
  16. 【請求項１６】ａ）絶縁層中にトレンチをエッチングす
    るステップと、 ｂ）前記絶縁層上および前記トレンチ中に外部導体層を
    付着し、前記外部導体層が前記トレンチ中のボイド上で
    縫合するステップと、 ｃ）前記絶縁層から余分の外部導体材料を除去するステ
    ップと、 ｄ）前記外部導体層中にアクセス穴を前記ボイドまで開
    口するステップと、 ｅ）前記ボイド中の前記外部導体材料をエッチングし
    て、前記ボイドを拡大するステップと、 ｆ）前記ボイドを内部誘電体で被覆するステップと、 ｇ）前記ボイドを充填するコア導体を付着するステップ
    と、 ｈ）前記絶縁層から余分のコア導体材料を除去するステ
    ップとを含む集積回路（ＩＣ）上に同軸導体を作成する
    方法。
  17. 【請求項１７】前記絶縁層がＳｉＯ2層であり、かつ前
    記外部導体を付着するステップが、 ｉ）外部導体シード層を付着するステップと、 ｉｉ）前記外部導体シード層上に外部導体層を付着する
    ステップと、 ｉｉｉ）前記ＳｉＯ2から余分の前記付着した外部導体
    層材料および外部導体シード層材料を除去するステップ
    とを含む請求項１６に記載の方法。
  18. 【請求項１８】前記内部誘電体がＳｉＯ2であり、かつ
    前記コア導体を付着するステップが、 ｉ）シード層を付着するステップと、 ｉｉ）前記シード層上に導体材料を付着するステップ
    と、 ｉｉｉ）前記ＳｉＯ2から余分の前記付着した導体材料
    およびシード層材料を除去するステップとを含む請求項
    １７に記載の方法。
  19. 【請求項１９】前記コア導体シード層および前記外部導
    体シード層がそれぞれ３０〜３０００ÅのＴｉ層上の３
    ０〜３０００ÅのＴｉＮ層であり、コア導体および外部
    導体材料がＷであり、前記ボイドがＨＮＯ3／ＨＦによ
    りエッチングされて３０００Åまで拡大する請求項１８
    に記載の方法。
  20. 【請求項２０】前記同軸導体が３軸導体であり、かつ前
    記コア導体を付着するステップの前に、 ｆ１）前記ボイドを内部導体層で被覆するステップと、 ｆ２）前記内部導体層中にアクセス穴を開口するステッ
    プと、 ｆ３）前記ボイドを第２の内部誘電体で被覆するステッ
    プと、 ｆ４）前記第２の内部誘電体層中にアクセス穴を開口す
    るステップとを含む請求項１６に記載の方法。
  21. 【請求項２１】ａ）絶縁層中にトレンチをエッチングす
    るステップと、 ｂ）前記絶縁層上および前記トレンチ中にクラッド層を
    付着し、前記クラッド層が前記トレンチ中のボイド上で
    縫合するステップと、 ｃ）前記絶縁層から余分のクラッド材料を除去するステ
    ップと、 ｄ）前記クラッド層中にアクセス穴を前記ボイドまでエ
    ッチングするステップと、 ｅ）前記ボイド中の前記クラッド層の表面をエッチング
    して、前記ボイドを拡大するステップと、 ｆ）シード層を付着し、前記シード層が前記ボイドを被
    覆するステップと、 ｇ）前記シード層上に導体材料を付着するステップと、 ｈ）前記絶縁層から余分の前記付着した導体材料および
    シード層材料を除去するステップとを含む集積回路（Ｉ
    Ｃ）上にクラッド導体を作成する方法。
  22. 【請求項２２】前記クラッド層がＴａの層であり、かつ
    前記Ｔａクラッド層がＨＮＯ3／ＨＦによりエッチング
    されて前記ボイドが３０００Åまで拡大する請求項２１
    に記載の方法。
  23. 【請求項２３】前記クラッド層がＣＶＤを使用して付着
    した窒化ケイ素の層であり、かつ前記窒化ケイ素クラッ
    ド層がＨ3ＰＯ4によりエッチングされて前記ボイドが３
    ０００Åまで拡大する請求項２１に記載の方法。
  24. 【請求項２４】請求項１ないし２３のいずれか１つに記
    載された方法で製造された導体。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720245B2 (en) * 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US6861005B2 (en) * 2002-07-31 2005-03-01 Intel Corporation Generating nitride waveguides
US7044571B2 (en) * 2003-10-28 2006-05-16 Hewlett-Packard Development Company, L.P. Power supply adjustment
DE102005010513B4 (de) * 2005-03-08 2007-12-27 Qimonda Ag Herstellungsverfahren für eine Koaxialleiteranordnung
US8786515B2 (en) 2011-08-30 2014-07-22 Harris Corporation Phased array antenna module and method of making same
US9070584B2 (en) * 2013-05-24 2015-06-30 Nanya Technology Corp. Buried digitline (BDL) access device and memory array
US9349636B2 (en) 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
DE112017005036T5 (de) * 2016-10-04 2019-08-01 The Charles Stark Draper Laboratory, Inc. Verfahren und Vorrichtung zur Herstellung eines Miniatur-Koaxialkabels sowie das Verbindungsverfahren des Miniatur-Koaxialkabels

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5842227A (ja) * 1981-09-07 1983-03-11 Toshiba Corp 半導体装置の製造方法
JPS6193618A (ja) * 1984-10-15 1986-05-12 Nec Corp 半導体集積回路装置
US4776087A (en) * 1987-04-27 1988-10-11 International Business Machines Corporation VLSI coaxial wiring structure
JPH01230270A (ja) * 1988-03-10 1989-09-13 Oki Electric Ind Co Ltd バイポーラ型トランジスタ及びその製造方法
US5338897A (en) * 1991-07-30 1994-08-16 Texas Instruments, Incorporated Coaxial shield for a semiconductor device
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
KR950012738B1 (ko) * 1992-12-10 1995-10-20 현대전자산업주식회사 반도체소자의 텅스텐 콘택 플러그 제조방법
US5363550A (en) * 1992-12-23 1994-11-15 International Business Machines Corporation Method of Fabricating a micro-coaxial wiring structure
US5324683A (en) * 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
US5686761A (en) * 1995-06-06 1997-11-11 Advanced Micro Devices, Inc. Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology
US5550076A (en) * 1995-09-11 1996-08-27 Vanguard International Semiconductor Corp. Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby
US5670425A (en) * 1995-11-09 1997-09-23 Lsi Logic Corporation Process for making integrated circuit structure comprising local area interconnects formed over semiconductor substrate by selective deposition on seed layer in patterned trench
US5891807A (en) * 1997-09-25 1999-04-06 Siemens Aktiengesellschaft Formation of a bottle shaped trench

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