JPH08250589A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08250589A JPH08250589A JP8191195A JP8191195A JPH08250589A JP H08250589 A JPH08250589 A JP H08250589A JP 8191195 A JP8191195 A JP 8191195A JP 8191195 A JP8191195 A JP 8191195A JP H08250589 A JPH08250589 A JP H08250589A
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- JP
- Japan
- Prior art keywords
- wiring
- film
- side wall
- contact hole
- semiconductor device
- Prior art date
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 配線自体の幅を広くせず且つコンタクト抵抗
を増大させることなく配線に対するコンタクト孔の合わ
せ余裕を大きくする。 【構成】 導電膜から成る側壁２８を配線２５に形成
し、これらの配線２５及び側壁２８をストッパにして、
配線２５に達するコンタクト孔３２をＳｉＯ2 膜３１に
開口する。このため、配線２５に対する合わせずれがコ
ンタクト孔３２に生じても、コンタクト孔３２が配線２
５の表面よりも深くなりにくい。しかも、側壁２８も導
電性を有しているので、コンタクト孔３２におけるコン
タクト抵抗は増大しない。
を増大させることなく配線に対するコンタクト孔の合わ
せ余裕を大きくする。 【構成】 導電膜から成る側壁２８を配線２５に形成
し、これらの配線２５及び側壁２８をストッパにして、
配線２５に達するコンタクト孔３２をＳｉＯ2 膜３１に
開口する。このため、配線２５に対する合わせずれがコ
ンタクト孔３２に生じても、コンタクト孔３２が配線２
５の表面よりも深くなりにくい。しかも、側壁２８も導
電性を有しているので、コンタクト孔３２におけるコン
タクト抵抗は増大しない。
Description
【０００１】
【産業上の利用分野】本願の発明は、コンタクト孔が開
口されるべき配線を有する半導体装置の製造方法に関す
るものである。
口されるべき配線を有する半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】図２は、本願の発明の一従来例で製造し
た半導体装置を示している。この一従来例では、Ａｌ−
Ｓｉ膜１１等である配線を層間絶縁膜としてのＳｉＯ2
膜１２で覆い、Ａｌ−Ｓｉ膜１１に対するコンタクト孔
１３をＳｉＯ2 膜１２に開口し、このコンタクト孔１３
を介してＡｌ−Ｓｉ膜１１に接続すべき上層側の配線で
あるＡｌ−Ｓｉ膜（図示せず）を形成していた。
た半導体装置を示している。この一従来例では、Ａｌ−
Ｓｉ膜１１等である配線を層間絶縁膜としてのＳｉＯ2
膜１２で覆い、Ａｌ−Ｓｉ膜１１に対するコンタクト孔
１３をＳｉＯ2 膜１２に開口し、このコンタクト孔１３
を介してＡｌ−Ｓｉ膜１１に接続すべき上層側の配線で
あるＡｌ−Ｓｉ膜（図示せず）を形成していた。
【０００３】ところが、Ａｌ−Ｓｉ膜１１の幅とコンタ
クト孔１３の寸法とが同等程度である場合に、コンタク
ト孔１３を開口するためのリソグラフィ工程でＡｌ−Ｓ
ｉ膜１１に対する合わせずれが生じると、図２に示した
様に、オーバエッチングのために、コンタクト孔１３の
一部がＡｌ−Ｓｉ膜１１の表面よりも深くなる。
クト孔１３の寸法とが同等程度である場合に、コンタク
ト孔１３を開口するためのリソグラフィ工程でＡｌ−Ｓ
ｉ膜１１に対する合わせずれが生じると、図２に示した
様に、オーバエッチングのために、コンタクト孔１３の
一部がＡｌ−Ｓｉ膜１１の表面よりも深くなる。
【０００４】この結果、上層側の配線であるＡｌ−Ｓｉ
膜に段切れが発生したり、コンタクト孔１３内にボイド
が形成されたりして、半導体装置の信頼性が低かった。
そこで、下層配線のうちでコンタクト孔が開口されるべ
き部分の幅を太くするという合わせ余裕が配線に設けら
れていた。
膜に段切れが発生したり、コンタクト孔１３内にボイド
が形成されたりして、半導体装置の信頼性が低かった。
そこで、下層配線のうちでコンタクト孔が開口されるべ
き部分の幅を太くするという合わせ余裕が配線に設けら
れていた。
【０００５】
【発明が解決しようとする課題】しかし、コンタクト孔
の合わせ余裕を配線に設けると、配線のピッチを広くせ
ざるを得ず、従来の方法では、集積度の高い半導体装置
を製造することが困難であった。
の合わせ余裕を配線に設けると、配線のピッチを広くせ
ざるを得ず、従来の方法では、集積度の高い半導体装置
を製造することが困難であった。
【０００６】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、導電膜から成る側壁を配線に形成する工程
と、前記配線及び前記側壁を絶縁膜で覆う工程と、前記
配線及び前記側壁をストッパにして前記絶縁膜をエッチ
ングすることによって、少なくとも前記配線に達するコ
ンタクト孔を開口する工程とを具備することを特徴とし
ている。
製造方法は、導電膜から成る側壁を配線に形成する工程
と、前記配線及び前記側壁を絶縁膜で覆う工程と、前記
配線及び前記側壁をストッパにして前記絶縁膜をエッチ
ングすることによって、少なくとも前記配線に達するコ
ンタクト孔を開口する工程とを具備することを特徴とし
ている。
【０００７】請求項２の半導体装置の製造方法は、前記
配線がＡｌを主成分としており、前記側壁が高融点金属
を主成分としていることを特徴としている。
配線がＡｌを主成分としており、前記側壁が高融点金属
を主成分としていることを特徴としている。
【０００８】
【作用】請求項１の半導体装置の製造方法では、配線に
対して自己整合的に形成することができる側壁を導電膜
で形成し、配線のみならず側壁をもストッパにしてコン
タクト孔を開口しているので、配線自体の幅を広くせず
且つコンタクト抵抗を増大させることなく配線に対する
コンタクト孔の合わせ余裕を大きくすることができる。
対して自己整合的に形成することができる側壁を導電膜
で形成し、配線のみならず側壁をもストッパにしてコン
タクト孔を開口しているので、配線自体の幅を広くせず
且つコンタクト抵抗を増大させることなく配線に対する
コンタクト孔の合わせ余裕を大きくすることができる。
【０００９】また、配線に側壁を形成した状態でこれら
の配線及び側壁を絶縁膜で覆っているので、配線に側壁
を形成しない場合に比べて、絶縁膜の下地の表面が滑ら
かであり、配線間の段差部を絶縁膜で埋め込み易い。
の配線及び側壁を絶縁膜で覆っているので、配線に側壁
を形成しない場合に比べて、絶縁膜の下地の表面が滑ら
かであり、配線間の段差部を絶縁膜で埋め込み易い。
【００１０】請求項２の半導体装置の製造方法では、Ａ
ｌを主成分とする配線に高融点金属を主成分とする側壁
を形成しており、配線が断線しても側壁で導通が維持さ
れるので、配線及び側壁の全体的なエレクトロマイグレ
ーション耐性及びストレスマイグレーション耐性が高
い。
ｌを主成分とする配線に高融点金属を主成分とする側壁
を形成しており、配線が断線しても側壁で導通が維持さ
れるので、配線及び側壁の全体的なエレクトロマイグレ
ーション耐性及びストレスマイグレーション耐性が高
い。
【００１１】
【実施例】以下、本願の発明の一実施例を、図１を参照
しながら説明する。本実施例では、図１（ａ）に示す様
に、膜厚が３０ｎｍ程度のＴｉ膜２１と、膜厚が７０ｎ
ｍ程度のＴｉＮ膜２２と、膜厚が６００ｎｍ程度のＡｌ
−Ｓｉ膜２３と、膜厚が１００ｎｍ程度のＴｉＮ膜２４
とをスパッタ法で順次に堆積させる。
しながら説明する。本実施例では、図１（ａ）に示す様
に、膜厚が３０ｎｍ程度のＴｉ膜２１と、膜厚が７０ｎ
ｍ程度のＴｉＮ膜２２と、膜厚が６００ｎｍ程度のＡｌ
−Ｓｉ膜２３と、膜厚が１００ｎｍ程度のＴｉＮ膜２４
とをスパッタ法で順次に堆積させる。
【００１２】そして、ＴｉＮ膜２４上で配線のパターン
のレジスト（図示せず）をリソグラフィ法で形成し、こ
のレジストをマスクにしたＲＩＥを上述の膜に施して、
配線２５を形成する。なお、Ａｌ−Ｓｉ膜２３の代わり
にＡｌ−Ｓｉ−Ｃｕ膜等を用いてもよい。
のレジスト（図示せず）をリソグラフィ法で形成し、こ
のレジストをマスクにしたＲＩＥを上述の膜に施して、
配線２５を形成する。なお、Ａｌ−Ｓｉ膜２３の代わり
にＡｌ−Ｓｉ−Ｃｕ膜等を用いてもよい。
【００１３】次に、図１（ｂ）に示す様に、膜厚が３０
ｎｍ程度である密着層としてのＴｉＮ膜２６をスパッタ
法で堆積させ、更にＷ膜２７をＣＶＤ法で堆積させる。
そして、これらの膜の全面をＲＩＥでエッチバックし
て、Ｗ膜２７及びＴｉＮ膜２６から成る側壁２８を配線
２５に形成する。
ｎｍ程度である密着層としてのＴｉＮ膜２６をスパッタ
法で堆積させ、更にＷ膜２７をＣＶＤ法で堆積させる。
そして、これらの膜の全面をＲＩＥでエッチバックし
て、Ｗ膜２７及びＴｉＮ膜２６から成る側壁２８を配線
２５に形成する。
【００１４】次に、図１（ｃ）に示す様に、層間絶縁膜
としてのＳｉＯ2 膜３１を全面に形成し、ＳｉＯ2 膜３
１上でコンタクト孔のパターンのレジスト（図示せず）
をリソグラフィ法で形成する。そして、このレジストを
マスクにすると共に配線２５及び側壁２８をストッパに
したＲＩＥをＳｉＯ2 膜３１に施して、コンタクト孔３
２を開口する。
としてのＳｉＯ2 膜３１を全面に形成し、ＳｉＯ2 膜３
１上でコンタクト孔のパターンのレジスト（図示せず）
をリソグラフィ法で形成する。そして、このレジストを
マスクにすると共に配線２５及び側壁２８をストッパに
したＲＩＥをＳｉＯ2 膜３１に施して、コンタクト孔３
２を開口する。
【００１５】次に、図１（ｄ）に示す様に、膜厚が３０
ｎｍ程度である密着層としてのＴｉＮ膜３３をスパッタ
法で堆積させ、更にＷ膜３４をＣＶＤ法で堆積させる。
そして、これらの膜の全面をＲＩＥでエッチバックし
て、Ｗ膜３４及びＴｉＮ膜３３から成るプラグ３５をコ
ンタクト孔３２内に形成する。
ｎｍ程度である密着層としてのＴｉＮ膜３３をスパッタ
法で堆積させ、更にＷ膜３４をＣＶＤ法で堆積させる。
そして、これらの膜の全面をＲＩＥでエッチバックし
て、Ｗ膜３４及びＴｉＮ膜３３から成るプラグ３５をコ
ンタクト孔３２内に形成する。
【００１６】その後、膜厚が１００ｎｍ程度のＴｉ膜３
６と、膜厚が６００ｎｍ程度のＡｌ−Ｓｉ膜３７と、膜
厚が１００ｎｍ程度のＴｉＮ膜３８とをスパッタ法で順
次に堆積させる。
６と、膜厚が６００ｎｍ程度のＡｌ−Ｓｉ膜３７と、膜
厚が１００ｎｍ程度のＴｉＮ膜３８とをスパッタ法で順
次に堆積させる。
【００１７】そして、ＴｉＮ膜３８上で配線のパターン
のレジスト（図示せず）をリソグラフィ法で形成し、こ
のレジストをマスクにしたＲＩＥを上述の膜に施して、
上層側の配線４１を形成する。なお、Ａｌ−Ｓｉ膜３７
の代わりにＡｌ−Ｓｉ−Ｃｕ膜等を用いてもよい。その
後、図示してはいないが、表面保護膜やボディングパッ
ドに対する開口等を形成して、この半導体装置を完成さ
せる。
のレジスト（図示せず）をリソグラフィ法で形成し、こ
のレジストをマスクにしたＲＩＥを上述の膜に施して、
上層側の配線４１を形成する。なお、Ａｌ−Ｓｉ膜３７
の代わりにＡｌ−Ｓｉ−Ｃｕ膜等を用いてもよい。その
後、図示してはいないが、表面保護膜やボディングパッ
ドに対する開口等を形成して、この半導体装置を完成さ
せる。
【００１８】以上の様な実施例では、コンタクト孔３２
の開口に際して配線２５及び側壁２８の両方をストッパ
にしているので、図１（ｃ）（ｄ）からも明らかな様
に、配線２５に対する合わせずれがコンタクト孔３２に
生じても、コンタクト孔３２が配線２５の表面よりも深
くなりにくい。しかも、側壁２８も導電性を有している
ので、コンタクト孔３２におけるコンタクト抵抗は増大
しない。
の開口に際して配線２５及び側壁２８の両方をストッパ
にしているので、図１（ｃ）（ｄ）からも明らかな様
に、配線２５に対する合わせずれがコンタクト孔３２に
生じても、コンタクト孔３２が配線２５の表面よりも深
くなりにくい。しかも、側壁２８も導電性を有している
ので、コンタクト孔３２におけるコンタクト抵抗は増大
しない。
【００１９】
【発明の効果】請求項１の半導体装置の製造方法では、
配線自体の幅を広くせず且つコンタクト抵抗を増大させ
ることなく配線に対するコンタクト孔の合わせ余裕を大
きくすることができるので、配線のピッチを狭くして、
集積度の高い半導体装置を製造することができる。ま
た、配線間の段差部を絶縁膜で埋め込み易いので、簡易
な工程で半導体装置を製造することができる。
配線自体の幅を広くせず且つコンタクト抵抗を増大させ
ることなく配線に対するコンタクト孔の合わせ余裕を大
きくすることができるので、配線のピッチを狭くして、
集積度の高い半導体装置を製造することができる。ま
た、配線間の段差部を絶縁膜で埋め込み易いので、簡易
な工程で半導体装置を製造することができる。
【００２０】請求項２の半導体装置の製造方法では、配
線及び側壁の全体的なエレクトロマイグレーション耐性
及びストレスマイグレーション耐性が高いので、信頼性
の高い半導体装置を製造することができる。
線及び側壁の全体的なエレクトロマイグレーション耐性
及びストレスマイグレーション耐性が高いので、信頼性
の高い半導体装置を製造することができる。
【図１】本願の発明の一実施例を工程順に示す半導体装
置の側断面図である。
置の側断面図である。
【図２】本願の発明の一従来例で製造した半導体装置の
側断面図である。
側断面図である。
２５ 配線 ２８ 側壁 ３１ ＳｉＯ2 膜 ３２ コンタクト孔
Claims (2)
- 【請求項１】 導電膜から成る側壁を配線に形成する工
程と、 前記配線及び前記側壁を絶縁膜で覆う工程と、 前記配線及び前記側壁をストッパにして前記絶縁膜をエ
ッチングすることによって、少なくとも前記配線に達す
るコンタクト孔を開口する工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記配線がＡｌを主成分としており、 前記側壁が高融点金属を主成分としていることを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191195A JPH08250589A (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191195A JPH08250589A (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250589A true JPH08250589A (ja) | 1996-09-27 |
Family
ID=13759638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8191195A Pending JPH08250589A (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08250589A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023101A (en) * | 1997-12-10 | 2000-02-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6025645A (en) * | 1997-12-19 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6284618B1 (en) | 1997-10-29 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor device having a conductor pattern side face provided with a separate conductive sidewall |
| KR100301644B1 (ko) * | 1997-04-08 | 2001-10-19 | 포만 제프리 엘 | 반도체소자상호접속구조체및반도체소자레벨간상호접속형성방법 |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
-
1995
- 1995-03-14 JP JP8191195A patent/JPH08250589A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301644B1 (ko) * | 1997-04-08 | 2001-10-19 | 포만 제프리 엘 | 반도체소자상호접속구조체및반도체소자레벨간상호접속형성방법 |
| US6284618B1 (en) | 1997-10-29 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor device having a conductor pattern side face provided with a separate conductive sidewall |
| US6344406B2 (en) | 1997-10-29 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device having a conductor pattern side face provided with a separate conductive sidewall |
| US6023101A (en) * | 1997-12-10 | 2000-02-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6025645A (en) * | 1997-12-19 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6127265A (en) * | 1997-12-19 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device with a stacked via |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US8680596B2 (en) | 2005-09-30 | 2014-03-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
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