JPH11176843A - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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- JPH11176843A JPH11176843A JP9339850A JP33985097A JPH11176843A JP H11176843 A JPH11176843 A JP H11176843A JP 9339850 A JP9339850 A JP 9339850A JP 33985097 A JP33985097 A JP 33985097A JP H11176843 A JPH11176843 A JP H11176843A
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Abstract
(57)【要約】
【課題】 電力利得と雑音特性を悪化させることなく、
電流利得遮断周波数ｆTと相互コンダクタンスＧｍとを
高くできる高周波特性の優れた安価な電界効果トランジ
スタとその製造方法を提供する。 【解決手段】 表面に活性層である低抵抗層が形成され
た化合物半導体基板と、低抵抗層上に、所定の間隔を隔
てて互いに対向するように形成されたソース電極とドレ
イン電極と、ソース電極とドレイン電極との間に、低抵
抗層より高い抵抗を有する高抵抗層を介して設けられた
ゲート電極とを備え、高抵抗層の少なくとも一部分が上
記ゲート電極のゲート長（ゲート電極の幅）より狭くな
るように形成され、かつゲート電極の金属を高抵抗層の
ゲート電極より狭く形成された部分まで拡散させた。
電流利得遮断周波数ｆTと相互コンダクタンスＧｍとを
高くできる高周波特性の優れた安価な電界効果トランジ
スタとその製造方法を提供する。 【解決手段】 表面に活性層である低抵抗層が形成され
た化合物半導体基板と、低抵抗層上に、所定の間隔を隔
てて互いに対向するように形成されたソース電極とドレ
イン電極と、ソース電極とドレイン電極との間に、低抵
抗層より高い抵抗を有する高抵抗層を介して設けられた
ゲート電極とを備え、高抵抗層の少なくとも一部分が上
記ゲート電極のゲート長（ゲート電極の幅）より狭くな
るように形成され、かつゲート電極の金属を高抵抗層の
ゲート電極より狭く形成された部分まで拡散させた。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波特性に優れ
た電界効果トランジスタとその製造方法に関する。
た電界効果トランジスタとその製造方法に関する。
【０００２】
【従来の技術】一般に、化合物半導体は、単元素半導体
であるＳｉに比べると、低電界における電子の移動度が
大きいので、高周波素子に適している。図８は、化合物
半導体基板を用いて構成した従来例の電界効果トランジ
スタの模式図である。図８の従来例の電界効果トランジ
スタは、化合物半導体基板１の上面にバッファ層２を介
して電子走行層である低抵抗層３が形成され、当該低抵
抗層３上に高抵抗層６０を挟設するように互いに対向し
てソース電極４とドレイン電極５が形成され、さらに高
抵抗層６０上にゲート電極７０が形成されて構成され
る。ここで、高抵抗層６０は、ゲート電極とショットキ
ー接合していて、チャンネルにおけるキャリアを低抵抗
層３に閉じ込める働きをし、高周波特性を向上させてい
る。
であるＳｉに比べると、低電界における電子の移動度が
大きいので、高周波素子に適している。図８は、化合物
半導体基板を用いて構成した従来例の電界効果トランジ
スタの模式図である。図８の従来例の電界効果トランジ
スタは、化合物半導体基板１の上面にバッファ層２を介
して電子走行層である低抵抗層３が形成され、当該低抵
抗層３上に高抵抗層６０を挟設するように互いに対向し
てソース電極４とドレイン電極５が形成され、さらに高
抵抗層６０上にゲート電極７０が形成されて構成され
る。ここで、高抵抗層６０は、ゲート電極とショットキ
ー接合していて、チャンネルにおけるキャリアを低抵抗
層３に閉じ込める働きをし、高周波特性を向上させてい
る。
【０００３】しかし最近では、マイクロ波やミリ波の利
用が進み、さらなる高周波特性の向上が望まれている。
一般的に良く知られているように、ショットキー接合ゲ
ートを有する電界効果トランジスタ（ＭＥＳＦＥＴ）で
は、ゲート長を短縮すると電流利得遮断周波数ｆTを向
上させることができ、より高い周波数で動作させること
ができる。従って、現状では専らゲート長を短縮するこ
とにより電流利得遮断周波数ｆTの向上が図られ、現在
では、通常の光露光方式（形成できるゲート電極のゲー
ト長は０．２μｍが限界）に代えて電子ビーム露光方式
やＸ線露光方式を用いて、０．１μｍ以下のゲート長の
ゲート電極を形成することができるようになってきてい
る。
用が進み、さらなる高周波特性の向上が望まれている。
一般的に良く知られているように、ショットキー接合ゲ
ートを有する電界効果トランジスタ（ＭＥＳＦＥＴ）で
は、ゲート長を短縮すると電流利得遮断周波数ｆTを向
上させることができ、より高い周波数で動作させること
ができる。従って、現状では専らゲート長を短縮するこ
とにより電流利得遮断周波数ｆTの向上が図られ、現在
では、通常の光露光方式（形成できるゲート電極のゲー
ト長は０．２μｍが限界）に代えて電子ビーム露光方式
やＸ線露光方式を用いて、０．１μｍ以下のゲート長の
ゲート電極を形成することができるようになってきてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、ゲート
長の短いゲート電極を形成するためのには、高価な電子
ビーム露光装置やＸ線露光装置を使用する必要があり、
製造コストが高くなるという問題点があった。また、ゲ
ート電極の微細化に伴って、ゲート抵抗が増加して、高
周波における電力利得の低下や高周波における雑音の増
大等の高周波特性を悪化させることになっていた。そこ
で、図９に示すＴゲート構造やマッシュルームゲート構
造の特殊なゲート構造が提案されている。しかし、Ｔゲ
ート７Ｔやマッシュルームゲートの形成には複雑なプロ
セスが必要になるという問題点があった。また、高抵抗
層を形成すると高抵抗層の膜厚だけゲート電極と活性層
との間に距離が長くなるので、相互コンダクタンス（Ｇ
ｍ）が低くなるという問題点があった。
長の短いゲート電極を形成するためのには、高価な電子
ビーム露光装置やＸ線露光装置を使用する必要があり、
製造コストが高くなるという問題点があった。また、ゲ
ート電極の微細化に伴って、ゲート抵抗が増加して、高
周波における電力利得の低下や高周波における雑音の増
大等の高周波特性を悪化させることになっていた。そこ
で、図９に示すＴゲート構造やマッシュルームゲート構
造の特殊なゲート構造が提案されている。しかし、Ｔゲ
ート７Ｔやマッシュルームゲートの形成には複雑なプロ
セスが必要になるという問題点があった。また、高抵抗
層を形成すると高抵抗層の膜厚だけゲート電極と活性層
との間に距離が長くなるので、相互コンダクタンス（Ｇ
ｍ）が低くなるという問題点があった。
【０００５】本発明の目的は、以上の問題点を解決し
て、高周波における電力利得と雑音特性を悪化させず
に、電流利得遮断周波数ｆTと相互コンダクタンスとを
高くできる高周波特性の優れた安価な電界効果トランジ
スタとその製造方法を提供することにある。
て、高周波における電力利得と雑音特性を悪化させず
に、電流利得遮断周波数ｆTと相互コンダクタンスとを
高くできる高周波特性の優れた安価な電界効果トランジ
スタとその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、従来、低抵抗
層にキャリアを閉じ込める役割のみを果たすように形成
されていた高抵抗層を、ゲート電極長（ゲート電極の
幅）より狭い幅に形成し、かつゲート電極の金属元素を
上記高抵抗層の狭く形成された部分にまで拡散させるこ
とにより、ゲート電極長を短くすることなく実効ゲート
長を短くでき、しかも相互コンダクタンス（Ｇｍ）を高
くすることができることを見いだして完成させたもので
ある。すなわち、本発明の電界効果トランジスタは、表
面に活性層である低抵抗層が形成された化合物半導体基
板と、上記低抵抗層上に上記低抵抗層より高い抵抗を有
する高抵抗層を介して形成されたゲート電極とを備えた
電界効果トランジスタであって、上記高抵抗層の少なく
とも一部分を上記ゲート電極長（ゲート電極の幅）より
狭くなるように形成しかつ上記ゲート電極の金属を上記
高抵抗層の上記ゲート電極長より狭く形成された部分ま
で拡散させたことを特徴とする。
層にキャリアを閉じ込める役割のみを果たすように形成
されていた高抵抗層を、ゲート電極長（ゲート電極の
幅）より狭い幅に形成し、かつゲート電極の金属元素を
上記高抵抗層の狭く形成された部分にまで拡散させるこ
とにより、ゲート電極長を短くすることなく実効ゲート
長を短くでき、しかも相互コンダクタンス（Ｇｍ）を高
くすることができることを見いだして完成させたもので
ある。すなわち、本発明の電界効果トランジスタは、表
面に活性層である低抵抗層が形成された化合物半導体基
板と、上記低抵抗層上に上記低抵抗層より高い抵抗を有
する高抵抗層を介して形成されたゲート電極とを備えた
電界効果トランジスタであって、上記高抵抗層の少なく
とも一部分を上記ゲート電極長（ゲート電極の幅）より
狭くなるように形成しかつ上記ゲート電極の金属を上記
高抵抗層の上記ゲート電極長より狭く形成された部分ま
で拡散させたことを特徴とする。
【０００７】本発明において、上記高抵抗層は、複数の
副高抵抗層が積層されてなり、上記副高抵抗層のうちの
少なくとも１つの幅を上記電極ゲート長より狭くなるよ
うに形成し、上記ゲート電極の金属を上記ゲート電極長
より狭く形成された副高抵抗層まで拡散させることが好
ましい。
副高抵抗層が積層されてなり、上記副高抵抗層のうちの
少なくとも１つの幅を上記電極ゲート長より狭くなるよ
うに形成し、上記ゲート電極の金属を上記ゲート電極長
より狭く形成された副高抵抗層まで拡散させることが好
ましい。
【０００８】また、上記高抵抗層は、３つ以上の副高抵
抗層が積層されてなり、上記副高抵抗層の最上層と最下
層とを除く副高抵抗層のうちの少なくとも１つの幅を上
記電極ゲート長より狭くなるように形成することがさら
に好ましい。
抗層が積層されてなり、上記副高抵抗層の最上層と最下
層とを除く副高抵抗層のうちの少なくとも１つの幅を上
記電極ゲート長より狭くなるように形成することがさら
に好ましい。
【０００９】さらに、本発明において、低抵抗層にキャ
リアを効果的に閉じ込めるために、上記高抵抗層の少な
くとも一部分を上記低抵抗層に比較して電子親和力の小
さい半導体を用いて形成することが好ましい。
リアを効果的に閉じ込めるために、上記高抵抗層の少な
くとも一部分を上記低抵抗層に比較して電子親和力の小
さい半導体を用いて形成することが好ましい。
【００１０】また、本発明に係る電界効果トランジスタ
の第１の製造方法は、表面に活性層である低抵抗層が形
成された化合物半導体基板と、上記低抵抗層上に設けら
れたゲート電極とを備えた電界効果トランジスタの製造
方法であって、上記低抵抗層上に、当該低抵抗層より高
い抵抗を有する高抵抗層を形成する工程と、上記高抵抗
層上に所定の形状のゲート電極を形成する工程と、上記
ゲート電極をマスクとして、上記高抵抗層の少なくとも
一部分の幅がゲート電極長（上記ゲート電極の幅）より
狭くなるように、上記高抵抗層をエッチングをする工程
と、上記ゲート電極の金属元素が上記高抵抗層の上記ゲ
ート電極より狭く形成された部分まで拡散されるように
熱処理をする工程とを含むことを特徴とする。
の第１の製造方法は、表面に活性層である低抵抗層が形
成された化合物半導体基板と、上記低抵抗層上に設けら
れたゲート電極とを備えた電界効果トランジスタの製造
方法であって、上記低抵抗層上に、当該低抵抗層より高
い抵抗を有する高抵抗層を形成する工程と、上記高抵抗
層上に所定の形状のゲート電極を形成する工程と、上記
ゲート電極をマスクとして、上記高抵抗層の少なくとも
一部分の幅がゲート電極長（上記ゲート電極の幅）より
狭くなるように、上記高抵抗層をエッチングをする工程
と、上記ゲート電極の金属元素が上記高抵抗層の上記ゲ
ート電極より狭く形成された部分まで拡散されるように
熱処理をする工程とを含むことを特徴とする。
【００１１】さらに、本発明に係る電界効果トランジス
タの第２の製造方法は、表面に活性層である低抵抗層が
形成された化合物半導体基板と、上記低抵抗層上に設け
られたゲート電極とを備えた電界効果トランジスタの製
造方法であって、上記低抵抗層上に、上記低抵抗層より
高い抵抗を有する少なくとも１つの第１の高抵抗層と上
記低抵抗層より高い抵抗を有する少なくとも１つの第２
の高抵抗層とを重ねて形成する工程と、上記重ねて形成
された第１と第２の高抵抗層上に所定の形状のゲート電
極を形成する工程と、上記ゲート電極をマスクとして、
上記第１の高抵抗層と上記第２の高抵抗層とをエッチン
グする工程と、上記第１の高抵抗層と上記第２の高抵抗
層のうちのどちらか一方を選択的にエッチングすること
により、上記第１の高抵抗層と上記第２の高抵抗層のう
ちの一方の幅をゲート電極長（上記ゲート電極の幅）よ
り狭くする工程と、上記ゲート電極の金属元素が、上記
ゲート電極長より狭く形成された上記第１又は第２の高
抵抗層の少なくとも一部分にまで拡散するように熱処理
をする工程とを含むことを特徴とする。
タの第２の製造方法は、表面に活性層である低抵抗層が
形成された化合物半導体基板と、上記低抵抗層上に設け
られたゲート電極とを備えた電界効果トランジスタの製
造方法であって、上記低抵抗層上に、上記低抵抗層より
高い抵抗を有する少なくとも１つの第１の高抵抗層と上
記低抵抗層より高い抵抗を有する少なくとも１つの第２
の高抵抗層とを重ねて形成する工程と、上記重ねて形成
された第１と第２の高抵抗層上に所定の形状のゲート電
極を形成する工程と、上記ゲート電極をマスクとして、
上記第１の高抵抗層と上記第２の高抵抗層とをエッチン
グする工程と、上記第１の高抵抗層と上記第２の高抵抗
層のうちのどちらか一方を選択的にエッチングすること
により、上記第１の高抵抗層と上記第２の高抵抗層のう
ちの一方の幅をゲート電極長（上記ゲート電極の幅）よ
り狭くする工程と、上記ゲート電極の金属元素が、上記
ゲート電極長より狭く形成された上記第１又は第２の高
抵抗層の少なくとも一部分にまで拡散するように熱処理
をする工程とを含むことを特徴とする。
【００１２】また、本発明の電界効果トランジスタの製
造方法では、エッチングをする工程で、上記ゲート電極
がエッチング剤にさらされないようにするために、上記
ゲート電極を覆うように、絶縁膜を形成する工程を含
み、上記高抵抗層又は上記第１及び第２の高抵抗層を、
上記絶縁膜を備えたゲート電極をマスクとしてエッチン
グすることが好ましい。
造方法では、エッチングをする工程で、上記ゲート電極
がエッチング剤にさらされないようにするために、上記
ゲート電極を覆うように、絶縁膜を形成する工程を含
み、上記高抵抗層又は上記第１及び第２の高抵抗層を、
上記絶縁膜を備えたゲート電極をマスクとしてエッチン
グすることが好ましい。
【００１３】
【発明の実施の形態】以下、図面を参照して、実施形態
の電界効果トランジスタについて説明する。図１は、本
発明に係る一実施形態の電界効果トランジスタの構成を
示す模式図である。この実施形態の電界効果トランジス
タは、化合物半導体基板１の上面にバッファ層２を介し
て電子走行層（活性層）である低抵抗層３が形成され、
当該低抵抗層３上に互いに対向するようにソース電極４
とドレイン電極５が形成される。さらに上記低抵抗層３
の上面のソース電極４とドレイン電極５との間に、高抵
抗層６ａ、高抵抗層６ｂ及び高抵抗層６ｃが積層されて
なる高抵抗層６を介してゲート電極７が形成されて構成
される。ここで、当該電界効果トランジスタにおいて、
各高抵抗層６ａ，６ｂ，６ｃのうち高抵抗層６ｂの幅を
最も狭くなるようにかつゲート電極長（ゲート電極７の
幅）より短くなるように形成し、ゲート電極７を形成し
た後に熱処理をすることにより、ゲート電極７の金属元
素を高抵抗層６ｃを介して高抵抗層６ｂまで拡散させた
ことを特徴とする。これによって、高抵抗層６ｂ，６ｃ
のうちのゲート電極金属が拡散された拡散部１０を実質
的にゲート電極として動作させることができるので、ゲ
ート電極７の実効的なゲート長（以下、単に実効ゲート
長という。）を高抵抗層６ｂの幅と実質的に同じ長さに
でき、実効ゲート長をゲート電極長より短縮することが
できる。また、実効的なゲート電極と低抵抗層３との間
の距離（以下、実効ゲート・低抵抗層間距離という。）
を、実際のゲート電極７と低抵抗層３との間の距離より
短い高抵抗層６ａの厚さに略等しい距離にできるので、
相互コンダクタンス（Ｇｍ）を高くできる。
の電界効果トランジスタについて説明する。図１は、本
発明に係る一実施形態の電界効果トランジスタの構成を
示す模式図である。この実施形態の電界効果トランジス
タは、化合物半導体基板１の上面にバッファ層２を介し
て電子走行層（活性層）である低抵抗層３が形成され、
当該低抵抗層３上に互いに対向するようにソース電極４
とドレイン電極５が形成される。さらに上記低抵抗層３
の上面のソース電極４とドレイン電極５との間に、高抵
抗層６ａ、高抵抗層６ｂ及び高抵抗層６ｃが積層されて
なる高抵抗層６を介してゲート電極７が形成されて構成
される。ここで、当該電界効果トランジスタにおいて、
各高抵抗層６ａ，６ｂ，６ｃのうち高抵抗層６ｂの幅を
最も狭くなるようにかつゲート電極長（ゲート電極７の
幅）より短くなるように形成し、ゲート電極７を形成し
た後に熱処理をすることにより、ゲート電極７の金属元
素を高抵抗層６ｃを介して高抵抗層６ｂまで拡散させた
ことを特徴とする。これによって、高抵抗層６ｂ，６ｃ
のうちのゲート電極金属が拡散された拡散部１０を実質
的にゲート電極として動作させることができるので、ゲ
ート電極７の実効的なゲート長（以下、単に実効ゲート
長という。）を高抵抗層６ｂの幅と実質的に同じ長さに
でき、実効ゲート長をゲート電極長より短縮することが
できる。また、実効的なゲート電極と低抵抗層３との間
の距離（以下、実効ゲート・低抵抗層間距離という。）
を、実際のゲート電極７と低抵抗層３との間の距離より
短い高抵抗層６ａの厚さに略等しい距離にできるので、
相互コンダクタンス（Ｇｍ）を高くできる。
【００１４】ここで、本発明では、低抵抗層３のキャリ
ア濃度はｎ型１×１０17ｃｍ-3以上に設定され、低抵抗
層３の膜厚は１００ｎｍ以下、好ましくは１０ｎｍ前後
に設定される。また、本発明では、高抵抗層６のキャリ
ア濃度はｎ型又はｐ型の１×１０15ｃｍ-3以下に設定さ
れ、高抵抗層６の膜厚は１５ｎｍ以上に設定される。ま
た、本発明では、低抵抗層３には、電子親和力の比較的
大きいＧａＡｓ層やＩｎxＧａ1-xＡｓ（０＜ｘ≦０．
３）を用いることができ、この場合高抵抗層６には、比
較的電子親和力の小さいＡｌyＧａ1-yＡｓ（０＜ｙ≦
０．３）、ＩｎＧａＰ、ＧａＡｓ等を用いることが好ま
しい。低抵抗層３にＩｎxＧａ1-xＡｓを用いる場合は、
ｘ＝０．２に設定することがさらに好ましく、高抵抗層
６にＡｌyＧａ1-yＡｓを用いる場合は、ｙ＝０．２に設
定されることがさらに好ましい。低抵抗層３にはまた、
ＩｎＰやＩｎ0.53Ｇａ0.47Ａｓ等を用いることができ、
この場合高抵抗層６には、比較的電子親和力の小さいＩ
ｎ0.52Ａｌ0.48Ａｓ、ＩｎＧａＰ、ＩｎＡｌＰ等を用い
ることが好ましい。すなわち、低抵抗層３と高抵抗層６
とは、次の表１に示す組合せで用いることが好ましい。
これによって、低抵抗層３にキャリアを効果的に閉じ込
めることができる。尚、化合物半導体基板１には、Ｇａ
Ａｓ基板やＩｎＰ基板等の種々の基板を用いることがで
き、必要に応じて基板１と低抵抗層３との間にバッファ
層等の他の層を形成することにより上述又は表１に示し
た組み合わせの低抵抗層及び高抵抗層を形成することが
できる。ここで、表１に示した半導体材料を電子親和力
の大きい順に並べると、ＩｎＡｓ＞ＩｎＧａＡｓ＞Ｉｎ
Ｐ＞ＧａＡｓ＞ＩｎＧａＰ＞ＡｌＧａＡｓ＞ＩｎＡｌＰ
である。
ア濃度はｎ型１×１０17ｃｍ-3以上に設定され、低抵抗
層３の膜厚は１００ｎｍ以下、好ましくは１０ｎｍ前後
に設定される。また、本発明では、高抵抗層６のキャリ
ア濃度はｎ型又はｐ型の１×１０15ｃｍ-3以下に設定さ
れ、高抵抗層６の膜厚は１５ｎｍ以上に設定される。ま
た、本発明では、低抵抗層３には、電子親和力の比較的
大きいＧａＡｓ層やＩｎxＧａ1-xＡｓ（０＜ｘ≦０．
３）を用いることができ、この場合高抵抗層６には、比
較的電子親和力の小さいＡｌyＧａ1-yＡｓ（０＜ｙ≦
０．３）、ＩｎＧａＰ、ＧａＡｓ等を用いることが好ま
しい。低抵抗層３にＩｎxＧａ1-xＡｓを用いる場合は、
ｘ＝０．２に設定することがさらに好ましく、高抵抗層
６にＡｌyＧａ1-yＡｓを用いる場合は、ｙ＝０．２に設
定されることがさらに好ましい。低抵抗層３にはまた、
ＩｎＰやＩｎ0.53Ｇａ0.47Ａｓ等を用いることができ、
この場合高抵抗層６には、比較的電子親和力の小さいＩ
ｎ0.52Ａｌ0.48Ａｓ、ＩｎＧａＰ、ＩｎＡｌＰ等を用い
ることが好ましい。すなわち、低抵抗層３と高抵抗層６
とは、次の表１に示す組合せで用いることが好ましい。
これによって、低抵抗層３にキャリアを効果的に閉じ込
めることができる。尚、化合物半導体基板１には、Ｇａ
Ａｓ基板やＩｎＰ基板等の種々の基板を用いることがで
き、必要に応じて基板１と低抵抗層３との間にバッファ
層等の他の層を形成することにより上述又は表１に示し
た組み合わせの低抵抗層及び高抵抗層を形成することが
できる。ここで、表１に示した半導体材料を電子親和力
の大きい順に並べると、ＩｎＡｓ＞ＩｎＧａＡｓ＞Ｉｎ
Ｐ＞ＧａＡｓ＞ＩｎＧａＰ＞ＡｌＧａＡｓ＞ＩｎＡｌＰ
である。
【００１５】
【表１】
【００１６】また、ゲート電極７としては、Ｔｉ／Ｐｔ
／ＡｕやＷＳｉ／Ａｕ等の高抵抗層６とショットキー接
合する金属が用いることができるが、本発明では、高抵
抗層６に容易に拡散させることができるＰｔを含む金属
を用いることが好ましい。また、ソース電極４及びドレ
イン電極には、ＡｕＧｅ／Ｎｉ／Ａｕ又はＰｔ／Ｔｉ／
Ｐｔ／Ａｕ等の低抵抗層３とオーミック接合をする金属
が用いられる。しかしながら、本発明は上述の基板材
料、各層の半導体材料及び電極材料に限定されるもので
はない。また、ソース電極４やドレイン電極は、低抵抗
層３上に１又は２以上の別の半導体層を介して形成する
ようにしてもよい。以上のように構成された実施形態の
電界効果トランジスタにおいて、高抵抗層６ｃ，６ｂの
うちのゲート金属元素が拡散した拡散部１０は、実質的
にゲート電極として動作する。ここで、我々の検討によ
れば、拡散部１０のうち、最も幅の狭い、高抵抗層６ｂ
の上面における幅が、実効ゲート長であることが確認さ
れた。
／ＡｕやＷＳｉ／Ａｕ等の高抵抗層６とショットキー接
合する金属が用いることができるが、本発明では、高抵
抗層６に容易に拡散させることができるＰｔを含む金属
を用いることが好ましい。また、ソース電極４及びドレ
イン電極には、ＡｕＧｅ／Ｎｉ／Ａｕ又はＰｔ／Ｔｉ／
Ｐｔ／Ａｕ等の低抵抗層３とオーミック接合をする金属
が用いられる。しかしながら、本発明は上述の基板材
料、各層の半導体材料及び電極材料に限定されるもので
はない。また、ソース電極４やドレイン電極は、低抵抗
層３上に１又は２以上の別の半導体層を介して形成する
ようにしてもよい。以上のように構成された実施形態の
電界効果トランジスタにおいて、高抵抗層６ｃ，６ｂの
うちのゲート金属元素が拡散した拡散部１０は、実質的
にゲート電極として動作する。ここで、我々の検討によ
れば、拡散部１０のうち、最も幅の狭い、高抵抗層６ｂ
の上面における幅が、実効ゲート長であることが確認さ
れた。
【００１７】以上のように構成された実施形態の電界効
果トランジスタは、拡散部１０が実質的にゲート電極と
して動作するので、実効ゲート長をゲート電極７のゲー
ト電極長より短くでき、電流利得遮断周波数ｆTを高く
できる。また、ゲート電極７の幅（ゲート電極長）を狭
くすることなく実効ゲート長を短縮しているので、ゲー
ト電極７の抵抗値を小さくでき、これによって、高周波
における電力利得を大きくでき、かつ高周波における雑
音を小さくできる。またさらに、ゲート（実質的にゲー
トとして動作する拡散部１０を含む。）と低抵抗層３と
の間の距離をゲート電極７と低抵抗層３との間の距離よ
り短くできるので、相互コンダクタンス（Ｇｍ）を高く
できる。このように、実施形態の電界効果トランジスタ
は、極めて優れた高周波特性を有する。さらに、実施形
態の電界効果トランジスタは、ゲート電極７の幅を狭く
形成する必要がないので、高価な電子ビーム露光装置や
Ｘ線露光装置を用いることなく安価に製造できる。
果トランジスタは、拡散部１０が実質的にゲート電極と
して動作するので、実効ゲート長をゲート電極７のゲー
ト電極長より短くでき、電流利得遮断周波数ｆTを高く
できる。また、ゲート電極７の幅（ゲート電極長）を狭
くすることなく実効ゲート長を短縮しているので、ゲー
ト電極７の抵抗値を小さくでき、これによって、高周波
における電力利得を大きくでき、かつ高周波における雑
音を小さくできる。またさらに、ゲート（実質的にゲー
トとして動作する拡散部１０を含む。）と低抵抗層３と
の間の距離をゲート電極７と低抵抗層３との間の距離よ
り短くできるので、相互コンダクタンス（Ｇｍ）を高く
できる。このように、実施形態の電界効果トランジスタ
は、極めて優れた高周波特性を有する。さらに、実施形
態の電界効果トランジスタは、ゲート電極７の幅を狭く
形成する必要がないので、高価な電子ビーム露光装置や
Ｘ線露光装置を用いることなく安価に製造できる。
【００１８】
【実施例】実施例１ 図２は、本発明に係る実施例１の電界効果トランジスタ
の製造方法において、高抵抗層６ｄを形成する工程と熱
処理をする工程とを示す概念図である。実施例１では、
まず、図２（ａ）に示すように、低抵抗層３の上面の全
面に高抵抗層６ｓを形成し、高抵抗層６ｓの上面に、高
抵抗層６ｓとショットキー接合するゲート電極７を所定
の形状に形成した後、ゲート電極７をマスクとして高抵
抗層６ｓを等方性のエッチングする。このようにする
と、図２（ｂ）に示すように高抵抗層６がアンダーカッ
トされて、ゲート電極７に比較して狭い幅の高抵抗層６
ｄが形成される。ここで、実施例１では、表面が（００
１）面である化合物半導体基板１を用いて、ゲート電極
７をその長手方向が＜０１／１＞方向に一致するように
形成し、このゲート電極７をマスクとしてエッチングを
行うことにより、高抵抗層６をゲート電極に接する上方
ほど幅が狭くなるように形成した。尚、基板の方向を示
す記号である上記＜０１／１＞において、／の記号は、
後ろの“１”の上に付すべき“−”（バー）を表すもの
とする。そして、さらに、熱処理をすることにより、高
抵抗層６ｄにゲート電極の金属を拡散させて、拡散部１
０を形成する。ここで、熱処理の条件は、ゲート電極に
用いる金属元素の化学的・物理的性質及び高抵抗層に用
いる半導体材料の化学的・物理的性質に基づいて所望の
領域に金属元素が拡散されるように設定する。
の製造方法において、高抵抗層６ｄを形成する工程と熱
処理をする工程とを示す概念図である。実施例１では、
まず、図２（ａ）に示すように、低抵抗層３の上面の全
面に高抵抗層６ｓを形成し、高抵抗層６ｓの上面に、高
抵抗層６ｓとショットキー接合するゲート電極７を所定
の形状に形成した後、ゲート電極７をマスクとして高抵
抗層６ｓを等方性のエッチングする。このようにする
と、図２（ｂ）に示すように高抵抗層６がアンダーカッ
トされて、ゲート電極７に比較して狭い幅の高抵抗層６
ｄが形成される。ここで、実施例１では、表面が（００
１）面である化合物半導体基板１を用いて、ゲート電極
７をその長手方向が＜０１／１＞方向に一致するように
形成し、このゲート電極７をマスクとしてエッチングを
行うことにより、高抵抗層６をゲート電極に接する上方
ほど幅が狭くなるように形成した。尚、基板の方向を示
す記号である上記＜０１／１＞において、／の記号は、
後ろの“１”の上に付すべき“−”（バー）を表すもの
とする。そして、さらに、熱処理をすることにより、高
抵抗層６ｄにゲート電極の金属を拡散させて、拡散部１
０を形成する。ここで、熱処理の条件は、ゲート電極に
用いる金属元素の化学的・物理的性質及び高抵抗層に用
いる半導体材料の化学的・物理的性質に基づいて所望の
領域に金属元素が拡散されるように設定する。
【００１９】例えば、高抵抗層６ｄをＡｌＧａＡｓを用
いて、３００Åの厚さに形成し、ゲート電極７としてＰ
ｔを用いて１５０Åの厚さに形成した場合の熱処理条件
は、３５０℃で５分となる。
いて、３００Åの厚さに形成し、ゲート電極７としてＰ
ｔを用いて１５０Åの厚さに形成した場合の熱処理条件
は、３５０℃で５分となる。
【００２０】このようにして形成された拡散部１０は実
質的にゲート電極として動作して、実効ゲート長をゲー
ト電極長に比較して短縮することができる。ここで、実
効ゲート長は、高抵抗層６ｄのうち最も幅の狭い、ゲー
ト電極７と接する部分の幅である。
質的にゲート電極として動作して、実効ゲート長をゲー
ト電極長に比較して短縮することができる。ここで、実
効ゲート長は、高抵抗層６ｄのうち最も幅の狭い、ゲー
ト電極７と接する部分の幅である。
【００２１】実施例２ 図３は、本発明に係る実施例２の電界効果トランジスタ
の製造方法において、高抵抗層６ｅを形成する工程と熱
処理をする工程とを示す概念図である。実施例２では、
まず、図３（ａ）に示すように、低抵抗層３の上面の全
面に高抵抗層６ｓを形成し、高抵抗層６ｓの上面に、高
抵抗層６ｓとショットキー接合するゲート電極７を所定
の形状に形成した後、ゲート電極７をマスクとして高抵
抗層６ｓをエッチングする。ここで、本発明では、表面
が（００１）面である化合物半導体基板１を用いて、ゲ
ート電極７をその長手方向が＜０１１＞方向に一致する
ように形成し、このゲート電極７をマスクとしてエッチ
ングを行うことにより、逆のテーパを有する高抵抗層を
形成するようにしてもよい。このようにすると、図３
（ｂ）に示すように実施例１とは逆のテーパを有する高
抵抗層６ｅを形成することができる。これによって、ゲ
ート電極７に比較して狭い幅の高抵抗層６ｅが形成され
る。そして、さらに、熱処理をすることにより、高抵抗
層６ｅにゲート電極７の金属を拡散させて、図３（ｃ）
に示すように、拡散部１０を形成する。このようにして
形成された拡散部１０は実質的にゲート電極として動作
して、実効ゲート長をゲート電極長に比較して短縮する
ことができる。ここで、実施例２の製造工程に従って製
造された電界効果トランジスタの実効ゲート長は、高抵
抗層６ｅと低抵抗層３とが接する部分における高抵抗層
６ｅの幅であることが確認されている。
の製造方法において、高抵抗層６ｅを形成する工程と熱
処理をする工程とを示す概念図である。実施例２では、
まず、図３（ａ）に示すように、低抵抗層３の上面の全
面に高抵抗層６ｓを形成し、高抵抗層６ｓの上面に、高
抵抗層６ｓとショットキー接合するゲート電極７を所定
の形状に形成した後、ゲート電極７をマスクとして高抵
抗層６ｓをエッチングする。ここで、本発明では、表面
が（００１）面である化合物半導体基板１を用いて、ゲ
ート電極７をその長手方向が＜０１１＞方向に一致する
ように形成し、このゲート電極７をマスクとしてエッチ
ングを行うことにより、逆のテーパを有する高抵抗層を
形成するようにしてもよい。このようにすると、図３
（ｂ）に示すように実施例１とは逆のテーパを有する高
抵抗層６ｅを形成することができる。これによって、ゲ
ート電極７に比較して狭い幅の高抵抗層６ｅが形成され
る。そして、さらに、熱処理をすることにより、高抵抗
層６ｅにゲート電極７の金属を拡散させて、図３（ｃ）
に示すように、拡散部１０を形成する。このようにして
形成された拡散部１０は実質的にゲート電極として動作
して、実効ゲート長をゲート電極長に比較して短縮する
ことができる。ここで、実施例２の製造工程に従って製
造された電界効果トランジスタの実効ゲート長は、高抵
抗層６ｅと低抵抗層３とが接する部分における高抵抗層
６ｅの幅であることが確認されている。
【００２２】実施例３ 図４は、本発明に係る実施例３の電界効果トランジスタ
の製造方法において、階段状の高抵抗層６０３を形成す
る工程と熱処理をする工程とを示す概念図である。実施
例３では、まず、図４（ａ）に示すように、低抵抗層３
の上面の全面に高抵抗層６０２ｓと高抵抗層６０１ｓを
重ねて形成し、高抵抗層６０１ｓの上面に、高抵抗層６
０１ｓとショットキー接合するゲート電極７を所定の形
状に形成する。その後、高抵抗層６０１ｓと高抵抗層６
０２ｓとに対してエッチングレートの大きいエッチャン
ト（エッチング剤）を用いて、ゲート電極７をマスクと
して高抵抗層６０１ｓと高抵抗層６０２ｓをエッチング
する。さらに、図４（ｂ）に示すように、高抵抗層６０
１ｓに用いたＡ材料に対してエッチングレートが大き
く、かつ高抵抗層６０２ｓに用いたＢ材料に対してエッ
チングレートが小さいエッチャントを用いて高抵抗層６
０１ｓのみを選択エッチングする。このようにして、ゲ
ート電極７の幅に比べて十分狭い幅を有する高抵抗層６
０１と、高抵抗層６０１より広い幅の高抵抗層６０２が
階段状に重ねられてなる高抵抗層６０３が形成される。
の製造方法において、階段状の高抵抗層６０３を形成す
る工程と熱処理をする工程とを示す概念図である。実施
例３では、まず、図４（ａ）に示すように、低抵抗層３
の上面の全面に高抵抗層６０２ｓと高抵抗層６０１ｓを
重ねて形成し、高抵抗層６０１ｓの上面に、高抵抗層６
０１ｓとショットキー接合するゲート電極７を所定の形
状に形成する。その後、高抵抗層６０１ｓと高抵抗層６
０２ｓとに対してエッチングレートの大きいエッチャン
ト（エッチング剤）を用いて、ゲート電極７をマスクと
して高抵抗層６０１ｓと高抵抗層６０２ｓをエッチング
する。さらに、図４（ｂ）に示すように、高抵抗層６０
１ｓに用いたＡ材料に対してエッチングレートが大き
く、かつ高抵抗層６０２ｓに用いたＢ材料に対してエッ
チングレートが小さいエッチャントを用いて高抵抗層６
０１ｓのみを選択エッチングする。このようにして、ゲ
ート電極７の幅に比べて十分狭い幅を有する高抵抗層６
０１と、高抵抗層６０１より広い幅の高抵抗層６０２が
階段状に重ねられてなる高抵抗層６０３が形成される。
【００２３】次に、熱処理をすることにより、高抵抗層
６０２に達するようにゲート電極の金属を拡散させて、
図４（ｃ）に示すように高抵抗部６０１と高抵抗部６０
２に拡散部１０を形成する。ここで、図４（ｂ）におい
て、実効ゲート長は高抵抗層６０１の最も狭い幅に短縮
される。
６０２に達するようにゲート電極の金属を拡散させて、
図４（ｃ）に示すように高抵抗部６０１と高抵抗部６０
２に拡散部１０を形成する。ここで、図４（ｂ）におい
て、実効ゲート長は高抵抗層６０１の最も狭い幅に短縮
される。
【００２４】次に、実施例３において、高抵抗層６０
１，６０２として用いたＡ及びＢ材料について説明す
る。表２は、一般的に知られているエッチャントの各化
合物半導体材料に対するエッチングレートを比較したも
のである。
１，６０２として用いたＡ及びＢ材料について説明す
る。表２は、一般的に知られているエッチャントの各化
合物半導体材料に対するエッチングレートを比較したも
のである。
【００２５】
【表２】
【００２６】すなわち、表２は以下のことを示してい
る。 （１）アンモニアを主体としたエッチャントによりＧａ
ＡｓおよびＩｎＧａＡｓを、Ａｌ或いはＰを含む材料に
対して選択エッチングできる。 （２）リン酸を主体としたエッチャントによりＡｓを含
む化合物をＰを含む化合物に対して選択エッチングでき
る。 （３）（４）塩酸を主体としたエッチャントによりＰを
含む化合物をＡｓを含む化合物に対して選択エッチング
できる。 （５）硫酸を主体としたエッチャントによりＡｓを含む
化合物をＰを含む化合物に対して選択エッチングでき
る。 （６）コハク酸を主体としたエッチャントによりＧａを
含む化合物をＡｌを含む化合物に対して選択エッチング
できる。 （７）クエン酸を主体としたエッチャントによりＡｓを
含む化合物をＰを含む化合物に対して選択エッチングで
きる。
る。 （１）アンモニアを主体としたエッチャントによりＧａ
ＡｓおよびＩｎＧａＡｓを、Ａｌ或いはＰを含む材料に
対して選択エッチングできる。 （２）リン酸を主体としたエッチャントによりＡｓを含
む化合物をＰを含む化合物に対して選択エッチングでき
る。 （３）（４）塩酸を主体としたエッチャントによりＰを
含む化合物をＡｓを含む化合物に対して選択エッチング
できる。 （５）硫酸を主体としたエッチャントによりＡｓを含む
化合物をＰを含む化合物に対して選択エッチングでき
る。 （６）コハク酸を主体としたエッチャントによりＧａを
含む化合物をＡｌを含む化合物に対して選択エッチング
できる。 （７）クエン酸を主体としたエッチャントによりＡｓを
含む化合物をＰを含む化合物に対して選択エッチングで
きる。
【００２７】以上の表２に示した結果から、実施例３に
おいて、高抵抗層６０１として用いるＡ材料と高抵抗層
６０２として用いるＢ材料の組み合わせは、例えば、選
択エッチングに用いる各エッチャントに対して表３に示
す種々の組合せが可能であることがわかる。従って、高
抵抗層に所定の半導体材料を組み合わせて用い、適当な
エッチャントを選択することにより、所望の形状の高抵
抗層を容易に形成できる。
おいて、高抵抗層６０１として用いるＡ材料と高抵抗層
６０２として用いるＢ材料の組み合わせは、例えば、選
択エッチングに用いる各エッチャントに対して表３に示
す種々の組合せが可能であることがわかる。従って、高
抵抗層に所定の半導体材料を組み合わせて用い、適当な
エッチャントを選択することにより、所望の形状の高抵
抗層を容易に形成できる。
【００２８】
【表３】
【００２９】また、選択エッチングにおける選択比（Ａ
材料に対するエッチングレートとＢ材料に対するエッチ
ングレートとの間の比）はエッチャント組成により変化
させることができ、本発明において、用いるエッチング
選択比は１０：１以上に設定した。この選択比ｒと所望
の実効ゲート長Ｌrおよびエッチングマスク寸法Ｌmに従
ってＡ材料膜厚ｄ1とＢ材料膜厚ｄ2を所定の値に設定す
る必要があるが、本発明では、次の数１に従って設定し
た。
材料に対するエッチングレートとＢ材料に対するエッチ
ングレートとの間の比）はエッチャント組成により変化
させることができ、本発明において、用いるエッチング
選択比は１０：１以上に設定した。この選択比ｒと所望
の実効ゲート長Ｌrおよびエッチングマスク寸法Ｌmに従
ってＡ材料膜厚ｄ1とＢ材料膜厚ｄ2を所定の値に設定す
る必要があるが、本発明では、次の数１に従って設定し
た。
【００３０】
【数１】ｄ2＝｛（Ｌm−Ｌr)／２ −ｄ1｝×（１／ｒ） ここで、ｒはエッチング選択比（Ａ材料エッチングレー
ト／Ｂ材料エッチングレート）である。
ト／Ｂ材料エッチングレート）である。
【００３１】以上の実施例３の製造方法によれば、実施
例１と同様に、ゲート電極７の幅を狭くすることなく、
実効ゲート長を短縮でき、実施例１に比較して、さら
に、ソース電極とドレイン電極の間の低抵抗層３の表面
を比較敵広い範囲に渡って高抵抗層６０２で覆うことが
できるので、素子耐圧を高くすることができ、かつ表面
準位に起因して発生するドリフト現象等を抑制できる。
例１と同様に、ゲート電極７の幅を狭くすることなく、
実効ゲート長を短縮でき、実施例１に比較して、さら
に、ソース電極とドレイン電極の間の低抵抗層３の表面
を比較敵広い範囲に渡って高抵抗層６０２で覆うことが
できるので、素子耐圧を高くすることができ、かつ表面
準位に起因して発生するドリフト現象等を抑制できる。
【００３２】実施例４ 図５は、本発明に係る実施例４の３層構造の高抵抗層６
０７を有する電界効果トランジスタの製造方法におい
て、高抵抗層６０７を形成する工程と熱拡散をする工程
とを示す概念図である。実施例４では、まず、図５
（ａ）に示すように、低抵抗層３の上面の全面に高抵抗
層６０６ｓ、高抵抗層６０５ｓ及び高抵抗層６０４ｓを
重ねて形成し、高抵抗層６０４ｓの上面に、高抵抗層６
０４ｓとショットキー接合するゲート電極７を所定の形
状に形成する。その後、高抵抗層６０４ｓ，６０５ｓ，
６０６ｓに対してエッチングレートの大きいエッチャン
トを用いて、ゲート電極７をマスクとして高抵抗層６０
４ｓ，６０５ｓ，６０６ｓをエッチングする。さらに、
図５（ｂ）に示すように、高抵抗層６０５ｓに用いたＡ
材料に対してエッチングレートが大きく、かつ高抵抗層
６０４ｓ，６０６ｓに用いたＢ材料に対してエッチング
レートが小さいエッチャントを用いて高抵抗層６０５ａ
のみを選択エッチングして、ゲート電極７の幅に比べて
狭い幅を有する高抵抗層６０５を形成する。以上のよう
にして、図５（ｃ）に示すように、高抵抗層６０４，６
０５，６０６からなる３層構造の高抵抗層６０７を形成
する。
０７を有する電界効果トランジスタの製造方法におい
て、高抵抗層６０７を形成する工程と熱拡散をする工程
とを示す概念図である。実施例４では、まず、図５
（ａ）に示すように、低抵抗層３の上面の全面に高抵抗
層６０６ｓ、高抵抗層６０５ｓ及び高抵抗層６０４ｓを
重ねて形成し、高抵抗層６０４ｓの上面に、高抵抗層６
０４ｓとショットキー接合するゲート電極７を所定の形
状に形成する。その後、高抵抗層６０４ｓ，６０５ｓ，
６０６ｓに対してエッチングレートの大きいエッチャン
トを用いて、ゲート電極７をマスクとして高抵抗層６０
４ｓ，６０５ｓ，６０６ｓをエッチングする。さらに、
図５（ｂ）に示すように、高抵抗層６０５ｓに用いたＡ
材料に対してエッチングレートが大きく、かつ高抵抗層
６０４ｓ，６０６ｓに用いたＢ材料に対してエッチング
レートが小さいエッチャントを用いて高抵抗層６０５ａ
のみを選択エッチングして、ゲート電極７の幅に比べて
狭い幅を有する高抵抗層６０５を形成する。以上のよう
にして、図５（ｃ）に示すように、高抵抗層６０４，６
０５，６０６からなる３層構造の高抵抗層６０７を形成
する。
【００３３】次に、熱処理をすることにより、高抵抗層
６０４と高抵抗層６０５とにゲート電極金属を拡散させ
て、拡散部１０を形成する。ここで、実施例４において
も、実施例３と同様に、表２に従って、エッチャント、
Ａ材料及びＢ材料は選択される。また、図５（ｃ）にお
いて、実効ゲート長は高抵抗層６０１の最も狭い幅に短
縮される。
６０４と高抵抗層６０５とにゲート電極金属を拡散させ
て、拡散部１０を形成する。ここで、実施例４において
も、実施例３と同様に、表２に従って、エッチャント、
Ａ材料及びＢ材料は選択される。また、図５（ｃ）にお
いて、実効ゲート長は高抵抗層６０１の最も狭い幅に短
縮される。
【００３４】以上の実施例４の製造方法によれば、実施
例１と同様に、ゲート電極７の幅を狭くすることなく、
実効ゲート長が短縮された電界効果トランジスタを製造
することができ、実施例１に比較して、さらに、ソース
電極とドレイン電極の間の低抵抗層３の表面を比較敵広
い範囲に渡って高抵抗層６０６で覆うことができるの
で、素子耐圧を高くすることができ、かつ表面準位に起
因して発生するドリフト現象等を抑制できる。
例１と同様に、ゲート電極７の幅を狭くすることなく、
実効ゲート長が短縮された電界効果トランジスタを製造
することができ、実施例１に比較して、さらに、ソース
電極とドレイン電極の間の低抵抗層３の表面を比較敵広
い範囲に渡って高抵抗層６０６で覆うことができるの
で、素子耐圧を高くすることができ、かつ表面準位に起
因して発生するドリフト現象等を抑制できる。
【００３５】また、図６は実施例４の変形例の電界効果
トランジスタの製造方法を示す概念図である。図６の変
形例は、実施例４のＢ材料からなる高抵抗層６０６ｓ，
６０６に代えて、Ｃ材料からなる高抵抗層６０６ｓａ，
６０６ａを用いている以外は、実施例４と同様である。
ここで、上記Ｃ材料は、Ｂ材料と同様の対エッチング特
性を有し、かつＢ材料に比較してゲート電極７の金属が
拡散しにくい材料である。これによって、容易に、高抵
抗層６０４，６０５のみに金属を拡散させ、高抵抗層６
０６ａに金属を拡散させないようにできるので、精度よ
く拡散部１０を形成でき、素子のバラツキを少なくでき
る。
トランジスタの製造方法を示す概念図である。図６の変
形例は、実施例４のＢ材料からなる高抵抗層６０６ｓ，
６０６に代えて、Ｃ材料からなる高抵抗層６０６ｓａ，
６０６ａを用いている以外は、実施例４と同様である。
ここで、上記Ｃ材料は、Ｂ材料と同様の対エッチング特
性を有し、かつＢ材料に比較してゲート電極７の金属が
拡散しにくい材料である。これによって、容易に、高抵
抗層６０４，６０５のみに金属を拡散させ、高抵抗層６
０６ａに金属を拡散させないようにできるので、精度よ
く拡散部１０を形成でき、素子のバラツキを少なくでき
る。
【００３６】実施例５ 図７は、本発明に係る実施例５のゲート電極７上に絶縁
膜８が形成された電界効果トランジスタの製造方法にお
いて、高抵抗層６を形成する工程と熱拡散をする工程と
を示す概念図である。この実施例５の製造方法は、ゲー
ト電極７上に絶縁膜８が形成され、絶縁膜８が形成され
たゲート電極７をマスクとして高抵抗層６ｓをエッチン
グしたこと以外は、実施例１と同様に構成される。ここ
で、絶縁膜８は、ＳｉＮ、ＳｉＯ、ＳｉＯ2等が、ＰＥ
ＣＶＤ（プラズマ気相堆積）装置を用いて形成される。
膜８が形成された電界効果トランジスタの製造方法にお
いて、高抵抗層６を形成する工程と熱拡散をする工程と
を示す概念図である。この実施例５の製造方法は、ゲー
ト電極７上に絶縁膜８が形成され、絶縁膜８が形成され
たゲート電極７をマスクとして高抵抗層６ｓをエッチン
グしたこと以外は、実施例１と同様に構成される。ここ
で、絶縁膜８は、ＳｉＮ、ＳｉＯ、ＳｉＯ2等が、ＰＥ
ＣＶＤ（プラズマ気相堆積）装置を用いて形成される。
【００３７】以上の実施例５の製造方法によれば、実施
例１と同様に、ゲート電極７の幅を狭くすることなく、
実効ゲート長が短縮された電界効果トランジスタを製造
することができ、実施例１に比較して、さらに、ゲート
電極７をエッチャントにさらすことがないので、ゲート
電極７の腐食を防止できる。
例１と同様に、ゲート電極７の幅を狭くすることなく、
実効ゲート長が短縮された電界効果トランジスタを製造
することができ、実施例１に比較して、さらに、ゲート
電極７をエッチャントにさらすことがないので、ゲート
電極７の腐食を防止できる。
【００３８】以上の実施例１〜５の電界効果トランジス
タの製造方法において、低抵抗層３と各高抵抗層は、Ｍ
ＢＥ（分子線エピタキシ）或いはＭＯＣＶＤ（有機金属
気相堆積、ＭＯＶＰＥ）装置を用いて結晶成長させるこ
とにより形成し、エッチングは、ＲＩＥ（反応性イオン
エッチング）装置を用いて行った。また、露光には通常
の光学露光装置を用い、ゲート電極等の形成には、電子
ビーム蒸着装置、または抵抗加熱蒸着装置を用いて所定
の金属を蒸着することにより形成した。しかしながら、
本発明はこれらの製造装置に限定されるものではない。
タの製造方法において、低抵抗層３と各高抵抗層は、Ｍ
ＢＥ（分子線エピタキシ）或いはＭＯＣＶＤ（有機金属
気相堆積、ＭＯＶＰＥ）装置を用いて結晶成長させるこ
とにより形成し、エッチングは、ＲＩＥ（反応性イオン
エッチング）装置を用いて行った。また、露光には通常
の光学露光装置を用い、ゲート電極等の形成には、電子
ビーム蒸着装置、または抵抗加熱蒸着装置を用いて所定
の金属を蒸着することにより形成した。しかしながら、
本発明はこれらの製造装置に限定されるものではない。
【００３９】以上実施例１〜５で説明したように、本発
明に係る電界効果トランジスタは、高抵抗層として用い
ることができる種々の半導体材料と種々のエッチャント
とを適当に組み合わせることにより、所定の形状の高抵
抗層を形成した後、熱処理をすることにより、実効ゲー
ト長を短縮しているので、高価な露光装置を使用するこ
ともなく、容易に製造することができる。
明に係る電界効果トランジスタは、高抵抗層として用い
ることができる種々の半導体材料と種々のエッチャント
とを適当に組み合わせることにより、所定の形状の高抵
抗層を形成した後、熱処理をすることにより、実効ゲー
ト長を短縮しているので、高価な露光装置を使用するこ
ともなく、容易に製造することができる。
【００４０】
【発明の効果】以上の説明により明らかなように、本発
明に係る電界効果トランジスタにおいては、上記ゲート
電極が、上記活性層より高い抵抗を有しかつ少なくとも
一部分が上記ゲート電極のゲート長（ゲート電極の幅）
より狭くなるように形成された高抵抗層を介して形成さ
れかつ上記ゲート電極の金属が上記高抵抗層の上記ゲー
ト電極より狭く形成された部分まで拡散されている。こ
れによって、ゲート電極のゲート長を短くすることなく
実効ゲート長を短くできるので、電流利得遮断周波数ｆ
Tを高くできる。また、ゲート電極の幅を狭くする必要
が無いので、高周波における電力利得を大きくでき、し
かも高周波における雑音の少なくできる。また、ゲート
電極と活性層との間の距離を短くできるので、相互コン
ダクタンス（Ｇｍ）を高くできる。このように、本発明
によれば、高周波特性の優れた電界効果トランジスタを
安価に提供できる。
明に係る電界効果トランジスタにおいては、上記ゲート
電極が、上記活性層より高い抵抗を有しかつ少なくとも
一部分が上記ゲート電極のゲート長（ゲート電極の幅）
より狭くなるように形成された高抵抗層を介して形成さ
れかつ上記ゲート電極の金属が上記高抵抗層の上記ゲー
ト電極より狭く形成された部分まで拡散されている。こ
れによって、ゲート電極のゲート長を短くすることなく
実効ゲート長を短くできるので、電流利得遮断周波数ｆ
Tを高くできる。また、ゲート電極の幅を狭くする必要
が無いので、高周波における電力利得を大きくでき、し
かも高周波における雑音の少なくできる。また、ゲート
電極と活性層との間の距離を短くできるので、相互コン
ダクタンス（Ｇｍ）を高くできる。このように、本発明
によれば、高周波特性の優れた電界効果トランジスタを
安価に提供できる。
【００４１】また、本発明において、上記高抵抗層を、
複数の副高抵抗層を積層して構成し、上記副高抵抗層の
うちの少なくとも１つの幅を上記電極ゲート長より狭く
なるように形成して、上記ゲート電極の金属を上記ゲー
ト電極長より狭く形成された副高抵抗層まで拡散させる
ことにより、実効ゲート長を精度よく所定の長さに設定
でき、特性のバラツキを少なくできる。
複数の副高抵抗層を積層して構成し、上記副高抵抗層の
うちの少なくとも１つの幅を上記電極ゲート長より狭く
なるように形成して、上記ゲート電極の金属を上記ゲー
ト電極長より狭く形成された副高抵抗層まで拡散させる
ことにより、実効ゲート長を精度よく所定の長さに設定
でき、特性のバラツキを少なくできる。
【００４２】さらに、本発明において、上記高抵抗層
を、３つ以上の副高抵抗層を積層して構成し、上記副高
抵抗層の最上層と最下層とを除く副高抵抗層のうちの少
なくとも１つの幅を上記電極ゲート長より狭くなるよう
に形成することにより、上記低抵抗層の比較的広い範囲
を上記最下層の高抵抗層によって覆うことができるの
で、素子耐圧を高くできる。
を、３つ以上の副高抵抗層を積層して構成し、上記副高
抵抗層の最上層と最下層とを除く副高抵抗層のうちの少
なくとも１つの幅を上記電極ゲート長より狭くなるよう
に形成することにより、上記低抵抗層の比較的広い範囲
を上記最下層の高抵抗層によって覆うことができるの
で、素子耐圧を高くできる。
【００４３】また、本発明は、上記高抵抗層の少なくと
も一部分を上記活性層に比較して電子親和力の小さい半
導体を用いて形成することにより、上記活性層にキャリ
アを効果的に閉じ込めることができるので、さらに高周
波特性を向上させることができる。
も一部分を上記活性層に比較して電子親和力の小さい半
導体を用いて形成することにより、上記活性層にキャリ
アを効果的に閉じ込めることができるので、さらに高周
波特性を向上させることができる。
【００４４】また、本発明に係る電界効果トランジスタ
の製造方法では、所定の形状の高抵抗層を、上記ゲート
電極をマスクとして、上記高抵抗層の少なくとも一部分
の幅がゲート長（上記ゲート電極の幅）より狭くなるよ
うに、上記高抵抗層をエッチングをして形成し、かつ上
記高抵抗層にゲート電極の金属元素を拡散させて、実効
ゲート長を短く形成している。これによって、高周波特
性の優れた電界効果トランジスタを電極の微細化に伴う
複雑な工程を必要としないでエッチングのみで形成でき
るので安価に製造することができる。
の製造方法では、所定の形状の高抵抗層を、上記ゲート
電極をマスクとして、上記高抵抗層の少なくとも一部分
の幅がゲート長（上記ゲート電極の幅）より狭くなるよ
うに、上記高抵抗層をエッチングをして形成し、かつ上
記高抵抗層にゲート電極の金属元素を拡散させて、実効
ゲート長を短く形成している。これによって、高周波特
性の優れた電界効果トランジスタを電極の微細化に伴う
複雑な工程を必要としないでエッチングのみで形成でき
るので安価に製造することができる。
【００４６】また、本発明の製造方法では、上記ゲート
電極を覆うように、絶縁膜を形成する工程を含み、上記
高抵抗層又は上記第１及び第２の高抵抗層を上記絶縁膜
を備えたゲート電極をマスクとしてエッチングすること
により、ゲート電極をエッチング剤にさらすことがない
ので、ゲート電極の腐食を防止できる。
電極を覆うように、絶縁膜を形成する工程を含み、上記
高抵抗層又は上記第１及び第２の高抵抗層を上記絶縁膜
を備えたゲート電極をマスクとしてエッチングすること
により、ゲート電極をエッチング剤にさらすことがない
ので、ゲート電極の腐食を防止できる。
【図１】 本発明に係る一実施形態の電界効果トランジ
スタを示す模式図である。
スタを示す模式図である。
【図２】 本発明に係る実施例１の電界効果トランジス
タの製造方法において、高抵抗層６ｄを形成する工程と
熱拡散をする工程とを示す概念図である。
タの製造方法において、高抵抗層６ｄを形成する工程と
熱拡散をする工程とを示す概念図である。
【図３】 本発明に係る実施例２の電界効果トランジス
タの製造方法において、高抵抗層６ｅを形成する工程と
熱拡散をする工程とを示す概念図である。
タの製造方法において、高抵抗層６ｅを形成する工程と
熱拡散をする工程とを示す概念図である。
【図４】 本発明に係る実施例３の電界効果トランジス
タの製造方法において、高抵抗層６０３を形成する工程
と熱拡散をする工程とを示す概念図である。
タの製造方法において、高抵抗層６０３を形成する工程
と熱拡散をする工程とを示す概念図である。
【図５】 本発明に係る実施例４の電界効果トランジス
タの製造方法において、高抵抗層６０７を形成する工程
と熱拡散をする工程とを示す概念図である。
タの製造方法において、高抵抗層６０７を形成する工程
と熱拡散をする工程とを示す概念図である。
【図６】 実施例４の変形例の電界効果トランジスタの
製造方法を示す概念図である。
製造方法を示す概念図である。
【図７】 本発明に係る実施例５の電界効果トランジス
タの製造方法において、高抵抗層６を形成する工程と熱
拡散をする工程とを示す概念図である。
タの製造方法において、高抵抗層６を形成する工程と熱
拡散をする工程とを示す概念図である。
【図８】 従来例のヘテロ接合電界効果トランジスタの
構成を示す模式図である。
構成を示す模式図である。
【図９】 従来例のＴ型ゲートを示す模式図である。
１…化合物半導体基板、 ２…バッファ層、 ３…低抵抗層、 ４…ソース電極、 ５…ドレイン電極、 ６，６ａ，６ｂ，６ｃ，６ｄ，６０１，６０２，６０
３，６０４，６０５，６０６，６０７…高抵抗層、 ７…ゲート電極、 ８…絶縁膜、 １０…拡散部。
３，６０４，６０５，６０６，６０７…高抵抗層、 ７…ゲート電極、 ８…絶縁膜、 １０…拡散部。
Claims (7)
- 【請求項１】 表面に活性層である低抵抗層が形成され
た化合物半導体基板と、上記低抵抗層上に、上記低抵抗
層より高い抵抗を有する高抵抗層を介して形成されたゲ
ート電極とを備えた電界効果トランジスタであって、 上記高抵抗層の少なくとも一部分を上記ゲート電極長
（ゲート電極の幅）より狭くなるように形成しかつ上記
ゲート電極の金属を上記高抵抗層の上記ゲート電極長よ
り狭く形成された部分まで拡散させたことを特徴とする
電界効果トランジスタ。 - 【請求項２】 上記高抵抗層は、複数の副高抵抗層が積
層されてなり、上記副高抵抗層のうちの少なくとも１つ
の幅を上記電極ゲート長より狭くなるように形成し、上
記ゲート電極の金属を上記ゲート電極長より狭く形成さ
れた副高抵抗層まで拡散させた請求項１記載の電界効果
トランジスタ。 - 【請求項３】 上記高抵抗層は、３つ以上の副高抵抗層
が積層されてなり、上記副高抵抗層の最上層と最下層と
を除く副高抵抗層のうちの少なくとも１つの幅を上記電
極ゲート長より狭くなるように形成した請求項２記載の
電界効果トランジスタ。 - 【請求項４】 上記高抵抗層の少なくとも一部分を上記
低抵抗層に比較して電子親和力の小さい半導体を用いて
形成した請求項１〜３のうちの１つに記載の電界効果ト
ランジスタ。 - 【請求項５】 表面に活性層である低抵抗層が形成され
た化合物半導体基板と、上記低抵抗層上に設けられたゲ
ート電極とを備えた電界効果トランジスタの製造方法で
あって、 上記低抵抗層上に、当該低抵抗層より高い抵抗を有する
高抵抗層を形成する工程と、 上記高抵抗層上に所定の形状のゲート電極を形成する工
程と、 上記ゲート電極をマスクとして、上記高抵抗層の少なく
とも一部分の幅がゲート電極長（上記ゲート電極の幅）
より狭くなるように、上記高抵抗層をエッチングをする
工程と、 上記ゲート電極の金属元素が上記高抵抗層の上記ゲート
電極より狭く形成された部分まで拡散されるように熱処
理をする工程とを含むことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項６】 表面に活性層である低抵抗層が形成され
た化合物半導体基板と、上記低抵抗層上に設けられたゲ
ート電極とを備えた電界効果トランジスタの製造方法で
あって、 上記低抵抗層上に、上記低抵抗層より高い抵抗を有する
少なくとも１つの第１の高抵抗層と上記低抵抗層より高
い抵抗を有する少なくとも１つの第２の高抵抗層とを重
ねて形成する工程と、 上記重ねて形成された第１と第２の高抵抗層上に所定の
形状のゲート電極を形成する工程と、 上記ゲート電極をマスクとして、上記第１の高抵抗層と
上記第２の高抵抗層とをエッチングする工程と、 上記第１の高抵抗層と上記第２の高抵抗層のうちのどち
らか一方を選択的にエッチングすることにより、上記第
１の高抵抗層と上記第２の高抵抗層のうちの一方の幅を
ゲート電極長（上記ゲート電極の幅）より狭くする工程
と、 上記ゲート電極の金属元素が、上記ゲート電極長より狭
く形成された上記第１又は第２の高抵抗層の少なくとも
一部分にまで拡散するように熱処理をする工程とを含む
ことを特徴とする電界効果トランジスタの製造方法。 - 【請求項７】 上記電界効果トランジスタの製造方法は
さらに、上記ゲート電極を覆うように、絶縁膜を形成す
る工程を含み、上記高抵抗層又は上記第１及び第２の高
抵抗層を、上記絶縁膜を備えたゲート電極をマスクとし
てエッチングする請求項５又は６記載の電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9339850A JPH11176843A (ja) | 1997-12-10 | 1997-12-10 | 電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9339850A JPH11176843A (ja) | 1997-12-10 | 1997-12-10 | 電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176843A true JPH11176843A (ja) | 1999-07-02 |
Family
ID=18331420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9339850A Pending JPH11176843A (ja) | 1997-12-10 | 1997-12-10 | 電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101026934B1 (ko) | 2008-07-14 | 2011-04-06 | 광주과학기술원 | 게이트 구조물에 가변 저항체를 가지는 저항변화 메모리 및이의 동작 방법 |
-
1997
- 1997-12-10 JP JP9339850A patent/JPH11176843A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101026934B1 (ko) | 2008-07-14 | 2011-04-06 | 광주과학기술원 | 게이트 구조물에 가변 저항체를 가지는 저항변화 메모리 및이의 동작 방법 |
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