JPH0523497B2 - - Google Patents
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- JPH0523497B2 JPH0523497B2 JP1945286A JP1945286A JPH0523497B2 JP H0523497 B2 JPH0523497 B2 JP H0523497B2 JP 1945286 A JP1945286 A JP 1945286A JP 1945286 A JP1945286 A JP 1945286A JP H0523497 B2 JPH0523497 B2 JP H0523497B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヘテロ接合界面における高速電子を利
用した電界効果トランジスタの製造方法に関す
る。
用した電界効果トランジスタの製造方法に関す
る。
GaAsとAlGaAsのヘテロ界面の高速な２次元
電子チヤネルを用いた電界効果トランジスタ（以
下FETと記す）は、GaAsを用いたFETより更に
高速、高性能の素子として低雑音素子、および高
速ICへの応用が盛んに研究されている。この２
次元電子チヤネルを用いたFETをさらに高性能
化するためにはソース抵抗の低減が重要であり、
この一例として、第２図に断面構造で示すよう
に、イオン注入によつてゲート電極１３の外側に
n+型不純物領域１６を形成したものがアイ イ
ー イー イー エレクトロン デバイス レタ
ーズ（IEEE Electron Device Letters）第EDL
−５巻 129頁（1984年）に報告されている。第
２図において５は高抵抗のGaAs基板、１１はア
ンドープGaAs層、１２はｎ型AlGaAs層、１３
は耐熱性のゲート電極、１４Ａはソース電極、１
４Ｂはドレイン電極で、３は２次元電子チヤネル
である。
電子チヤネルを用いた電界効果トランジスタ（以
下FETと記す）は、GaAsを用いたFETより更に
高速、高性能の素子として低雑音素子、および高
速ICへの応用が盛んに研究されている。この２
次元電子チヤネルを用いたFETをさらに高性能
化するためにはソース抵抗の低減が重要であり、
この一例として、第２図に断面構造で示すよう
に、イオン注入によつてゲート電極１３の外側に
n+型不純物領域１６を形成したものがアイ イ
ー イー イー エレクトロン デバイス レタ
ーズ（IEEE Electron Device Letters）第EDL
−５巻 129頁（1984年）に報告されている。第
２図において５は高抵抗のGaAs基板、１１はア
ンドープGaAs層、１２はｎ型AlGaAs層、１３
は耐熱性のゲート電極、１４Ａはソース電極、１
４Ｂはドレイン電極で、３は２次元電子チヤネル
である。
このFETの製造工程はｎ型AlGaAs層１２上に
Ｗ等の耐熱性ゲート電極１３を形成し、これをマ
スクとして例えばｎ型ドーパントとしてSiイオン
を注入し、熱処理を行なつてn+型不純物領域１
６を形成した後、ソースおよびドレイン電極１４
Ａ，１４Ｂを形成するものである。
Ｗ等の耐熱性ゲート電極１３を形成し、これをマ
スクとして例えばｎ型ドーパントとしてSiイオン
を注入し、熱処理を行なつてn+型不純物領域１
６を形成した後、ソースおよびドレイン電極１４
Ａ，１４Ｂを形成するものである。
しかしながら、上述した従来のFETの製造方
法では、ｎ型AlGaAs層１２の厚さが数百オング
ストローム（Å）と薄いため、このような薄い層
とアンドープGaAs層１１表面の部分に高ドーズ
イオンの注入は難しく、小さなシート抵抗、すな
わち低ソース抵抗を得るのは困難である。
法では、ｎ型AlGaAs層１２の厚さが数百オング
ストローム（Å）と薄いため、このような薄い層
とアンドープGaAs層１１表面の部分に高ドーズ
イオンの注入は難しく、小さなシート抵抗、すな
わち低ソース抵抗を得るのは困難である。
またシート抵抗を小さくしようとして深くまで
注入すればソース、ドレイン領域となるN+型不
純物領域１６間の距離が短い素子ではアンドープ
GaAs層１１中への注入電流が増大する結果、ド
レインコンダクタンスの増大やしきい電圧のシフ
ト等いわゆる短チヤネル効果を起してしまうとい
う問題点がある。また活性化の為に高温での熱処
理を要するため、アンドープGaAs層へ不純物が
拡散し結晶品質の劣化を起す問題点もある。
注入すればソース、ドレイン領域となるN+型不
純物領域１６間の距離が短い素子ではアンドープ
GaAs層１１中への注入電流が増大する結果、ド
レインコンダクタンスの増大やしきい電圧のシフ
ト等いわゆる短チヤネル効果を起してしまうとい
う問題点がある。また活性化の為に高温での熱処
理を要するため、アンドープGaAs層へ不純物が
拡散し結晶品質の劣化を起す問題点もある。
さらに、耐熱性のゲート電極は比較的抵抗が大
きく、かつ内部応力が大きいため、ゲート抵抗が
増大し、信頼度が低下する恐れもある。またこの
ゲート電極は通常ドライエツチングによつて形成
されるが、サブミクロン化はまだ難しく素子の微
細化は困難な状況である。
きく、かつ内部応力が大きいため、ゲート抵抗が
増大し、信頼度が低下する恐れもある。またこの
ゲート電極は通常ドライエツチングによつて形成
されるが、サブミクロン化はまだ難しく素子の微
細化は困難な状況である。
本発明の目的は、ゲート抵抗が低く、短チヤネ
ル効果を起すことのない微細な素子構造を有する
電界効果トランジスタの製造方法を提供すること
にある。
ル効果を起すことのない微細な素子構造を有する
電界効果トランジスタの製造方法を提供すること
にある。
本発明の電界効果トランジスタの製造方法は、
高抵抗基板上に高純度の第１の半導体層を形成し
た後この第１の半導体層上に一導電型不純物を含
む１層以上の第２の半導体層を形成する工程と、
この第２の半導体層上にソース及びドレイン領域
の開口部を有するマスクを形成する工程と、前記
開口部の第２の半導体層をエツチングし前記第１
の半導体層を露出させる工程と、露出した前記第
１の半導体層上に前記マスクより厚くソース及び
ドレイン領域となる一導電型高濃度不純物層を垂
直方向に形成する工程と、全面に絶縁膜を被着し
た後異方性エツチング法によりこの絶縁膜をエツ
チングし前記高濃度不純物層の側面にのみに絶縁
膜を残す工程と、前記第２の半導体層上のマスク
を除去しゲート開口部を形成する工程と、前記ゲ
ート開口部を含む全面に金属を被着した後パター
ニングしゲート開口部にゲート電極を形成する工
程とを含んで構成される。
高抵抗基板上に高純度の第１の半導体層を形成し
た後この第１の半導体層上に一導電型不純物を含
む１層以上の第２の半導体層を形成する工程と、
この第２の半導体層上にソース及びドレイン領域
の開口部を有するマスクを形成する工程と、前記
開口部の第２の半導体層をエツチングし前記第１
の半導体層を露出させる工程と、露出した前記第
１の半導体層上に前記マスクより厚くソース及び
ドレイン領域となる一導電型高濃度不純物層を垂
直方向に形成する工程と、全面に絶縁膜を被着し
た後異方性エツチング法によりこの絶縁膜をエツ
チングし前記高濃度不純物層の側面にのみに絶縁
膜を残す工程と、前記第２の半導体層上のマスク
を除去しゲート開口部を形成する工程と、前記ゲ
ート開口部を含む全面に金属を被着した後パター
ニングしゲート開口部にゲート電極を形成する工
程とを含んで構成される。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図ａ〜ｉは本発明の一実施例を説明する為
の工程順に示した半導体チツプの断面図である。
の工程順に示した半導体チツプの断面図である。
まず第１図ａに示すように、高抵抗のGaAs基
板５上に分子線エピタキシ法によりキヤリア密度
約１×1014個／cm3、厚さ1μmのｐ型GaAsからな
る第１の半導体層４を形成する。続いてこの上に
厚さ20ÅのアンドープAl0.3Ga0.7As層、厚さ100
Åのｎ型Al0.3Ga0.7As層、厚さ200Åのｎ型Alx
Ga1-xAs層（ｘは0.3から０へと変化している）
及び厚さ200Åのｎ型GaAs層からなる第２の半
導体層２を形成する。次に全面に厚さ3000Åの
SiO2膜を形成した後パターニングし、FETの電
流方向が〈011〉になるようにソース及びドレイ
ン領域の開口部１０を0.9μm隔てて形成したマス
ク１を形成する。
板５上に分子線エピタキシ法によりキヤリア密度
約１×1014個／cm3、厚さ1μmのｐ型GaAsからな
る第１の半導体層４を形成する。続いてこの上に
厚さ20ÅのアンドープAl0.3Ga0.7As層、厚さ100
Åのｎ型Al0.3Ga0.7As層、厚さ200Åのｎ型Alx
Ga1-xAs層（ｘは0.3から０へと変化している）
及び厚さ200Åのｎ型GaAs層からなる第２の半
導体層２を形成する。次に全面に厚さ3000Åの
SiO2膜を形成した後パターニングし、FETの電
流方向が〈011〉になるようにソース及びドレイ
ン領域の開口部１０を0.9μm隔てて形成したマス
ク１を形成する。
次に、第１図ｂに示すように、マスク１の開口
部１０における第２の半導体層２と、第１の半導
体層４の上部をエツチングする。
部１０における第２の半導体層２と、第１の半導
体層４の上部をエツチングする。
次に、第１図ｃに示すように、開口部１０にお
ける第１の半導体層４上に水素化物気相成長法に
より、基板温度650℃で、キヤリア濃度６×1018
個／cm3、厚さ5000Åのソース・ドレイン領域とな
るn+型GaAs層６を成長させる。このn+型GaAs
層６はほぼ垂直の側面を持つて形成される。
ける第１の半導体層４上に水素化物気相成長法に
より、基板温度650℃で、キヤリア濃度６×1018
個／cm3、厚さ5000Åのソース・ドレイン領域とな
るn+型GaAs層６を成長させる。このn+型GaAs
層６はほぼ垂直の側面を持つて形成される。
次に、第１図ｄに示すように、スパツタ法によ
り全面に厚さ約2000Åの窒化シリコン膜７を形成
する。
り全面に厚さ約2000Åの窒化シリコン膜７を形成
する。
次に、第１図ｅに示すように、CF4ガスを用い
る異方性ドライエツチング法により窒化シリコン
膜７をエツチングし、n+型GaAs層６の側面にの
み窒化シリコン膜７を残す。この時、第１の半導
体層４上の２次元電子チヤネル３の部分はマスク
１により保護される為、素子特性が劣化すること
はない。
る異方性ドライエツチング法により窒化シリコン
膜７をエツチングし、n+型GaAs層６の側面にの
み窒化シリコン膜７を残す。この時、第１の半導
体層４上の２次元電子チヤネル３の部分はマスク
１により保護される為、素子特性が劣化すること
はない。
次に、第１図ｆに示すように、フツ酸系溶液に
よりSiO2膜からなるマスク１を選択的に除去し、
ゲート開口部２０を形成する。
よりSiO2膜からなるマスク１を選択的に除去し、
ゲート開口部２０を形成する。
次に、第１図ｇに示すように、全面に厚さ5000
ÅのAl膜８を形成した後、パターニングし、第
１図ｈに示すようにゲート電極８Ａを形成する。
ÅのAl膜８を形成した後、パターニングし、第
１図ｈに示すようにゲート電極８Ａを形成する。
次に、第１図ｉに示すように、AuGe公金及び
Niを被着した後パターニングと熱処理を行ない、
n+型GaAs層６上にソース電極９Ａ及びドレイン
電極９Ｂを形成する。
Niを被着した後パターニングと熱処理を行ない、
n+型GaAs層６上にソース電極９Ａ及びドレイン
電極９Ｂを形成する。
このように本実施例においては、エツチングし
た第１の半導体層４上にソース・ドレイン領域と
なるn+型GaAs層６を成長させる為に、シート抵
抗の小さなソース・ドレイン領域が得られる。又
活性化の為の熱処理が不要な為、第１の半導体層
４の結晶品質が低下することはない。更に、ソー
ス及びドレイン領域であるn+型GaAs層６を設け
た後にゲート電極８Ａを自己整合で形成する為、
ゲート電極を形成する金属は耐熱性を有するもの
に限定されない。従つて、比抵抗の小さい金属か
らなるゲート電極を有し、しかもゲート・ソース
間及びゲート・ドレイン間の耐圧のすぐれた
FETを製造することができる。又従来のゲート
電極に比べその面積の小さなゲート電極を自己整
合で形成できる為に入力容量が小さくなり、
FETの高速・高周波特性は向上したものとなる。
た第１の半導体層４上にソース・ドレイン領域と
なるn+型GaAs層６を成長させる為に、シート抵
抗の小さなソース・ドレイン領域が得られる。又
活性化の為の熱処理が不要な為、第１の半導体層
４の結晶品質が低下することはない。更に、ソー
ス及びドレイン領域であるn+型GaAs層６を設け
た後にゲート電極８Ａを自己整合で形成する為、
ゲート電極を形成する金属は耐熱性を有するもの
に限定されない。従つて、比抵抗の小さい金属か
らなるゲート電極を有し、しかもゲート・ソース
間及びゲート・ドレイン間の耐圧のすぐれた
FETを製造することができる。又従来のゲート
電極に比べその面積の小さなゲート電極を自己整
合で形成できる為に入力容量が小さくなり、
FETの高速・高周波特性は向上したものとなる。
尚、上記実施例では第２の半導体層としてｎ型
不純物を含むGaAs層等を用いた場合について説
明したが、ｐ型不純物を含む１層以上の半導体層
を用いてもよい。
不純物を含むGaAs層等を用いた場合について説
明したが、ｐ型不純物を含む１層以上の半導体層
を用いてもよい。
以上説明したように本発明は、エツチングした
第１の半導体層上にソース・ドレイン領域となる
一導電型の高濃度不純物層を形成した後に、この
高濃度不純物層と絶縁されたゲート電極を自己整
合で形成することにより、ゲート抵抗が低くかつ
短チヤネル効果を起すことのない微細な素子構造
を有する電界効果トランジスタを製造できる効果
がある。
第１の半導体層上にソース・ドレイン領域となる
一導電型の高濃度不純物層を形成した後に、この
高濃度不純物層と絶縁されたゲート電極を自己整
合で形成することにより、ゲート抵抗が低くかつ
短チヤネル効果を起すことのない微細な素子構造
を有する電界効果トランジスタを製造できる効果
がある。
第１図ａ〜ｉは本発明の一実施例を説明する為
の製造工程順に示した半導体チツプの断面図、第
２図は従来のFETの製造方法を説明する為の半
導体チツプの断面図である。 １……マスク、２……第２の半導体層、３……
２次元電子チヤネル、４……第１の半導体層、５
……GaAs基板、６……N+型GaAs層、７……窒
化シリコン膜、８……Al膜、８Ａ……ゲート電
極、９Ａ……ソース電極、９Ｂ……ドレイン電
極、１０……開口部、１１……アンドープGaAs
層、１２……ｎ型AlGaAs層、１３……ゲート電
極、２０……ゲート開口部。
の製造工程順に示した半導体チツプの断面図、第
２図は従来のFETの製造方法を説明する為の半
導体チツプの断面図である。 １……マスク、２……第２の半導体層、３……
２次元電子チヤネル、４……第１の半導体層、５
……GaAs基板、６……N+型GaAs層、７……窒
化シリコン膜、８……Al膜、８Ａ……ゲート電
極、９Ａ……ソース電極、９Ｂ……ドレイン電
極、１０……開口部、１１……アンドープGaAs
層、１２……ｎ型AlGaAs層、１３……ゲート電
極、２０……ゲート開口部。
Claims (1)
- １ 高抵抗基板上に高純度の第１の半導体層を形
成した後該第１の半導体層上に一導電型不純物を
含む１層以上の第２の半導体層を形成する工程
と、該第２の半導体層上にソース及びドレイン領
域の開口部を有するマスクを形成する工程と、前
記開口部の第２の半導体層をエツチングし前記第
１の半導体層を露出させる工程と、露出した前記
第１の半導体層上に前記マスクより厚くソース及
びドレイン領域となる一導電型高濃度不純物層を
垂直方向に形成する工程と、全面に絶縁膜を被着
した後異方性エツチング法により該絶縁膜をエツ
チングし前記高濃度不純物層の側面にのみに絶縁
膜を残す工程と、前記第２の半導体層上の前記マ
スクを除去しゲート開口部を形成する工程と、前
記ゲート開口部を含む全面に金属を被着した後パ
ターニングしゲート用開口部にゲート電極を形成
する工程とを含む事を特徴とする電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1945286A JPS62177970A (ja) | 1986-01-30 | 1986-01-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1945286A JPS62177970A (ja) | 1986-01-30 | 1986-01-30 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177970A JPS62177970A (ja) | 1987-08-04 |
| JPH0523497B2 true JPH0523497B2 (ja) | 1993-04-02 |
Family
ID=11999708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1945286A Granted JPS62177970A (ja) | 1986-01-30 | 1986-01-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177970A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2591162B2 (ja) * | 1989-06-06 | 1997-03-19 | 富士通株式会社 | 半導体装置の製造方法及びそれにより製造された半導体装置 |
| JP4842862B2 (ja) * | 2007-03-14 | 2011-12-21 | 株式会社鷺宮製作所 | 逆止弁 |
| CN106057883A (zh) * | 2016-07-18 | 2016-10-26 | 中国工程物理研究院电子工程研究所 | 一种高迁移率晶体管的制作方法 |
| CN111415987B (zh) * | 2020-04-09 | 2020-12-29 | 浙江大学 | 结合二次外延及自对准工艺的氮化镓器件结构及制备方法 |
-
1986
- 1986-01-30 JP JP1945286A patent/JPS62177970A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62177970A (ja) | 1987-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |