JPH11176858A - 半導体チップの製造方法、および半導体チップの導通接続方法 - Google Patents
半導体チップの製造方法、および半導体チップの導通接続方法Info
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- JPH11176858A JPH11176858A JP9336851A JP33685197A JPH11176858A JP H11176858 A JPH11176858 A JP H11176858A JP 9336851 A JP9336851 A JP 9336851A JP 33685197 A JP33685197 A JP 33685197A JP H11176858 A JPH11176858 A JP H11176858A
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- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
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Abstract
(57)【要約】
【課題】 半導体チップを、回路基板などの所定の接続
対象物と確実に導通接続することができる技術を提供す
る。 【解決手段】 一体的に造り込まれた回路素子と導通す
る端子部４，５が形成されているとともに、この端子部
４，５から突出して導体バンプ２が形成された半導体チ
ップ１を、所定の接続対象物６と導通接続する方法にお
いて、上記接続対象物６の端子部６０に、上記半導体チ
ップ１の導体バンプ２を押し付けて上記導体バンプ２の
少なくとも一部２１を積極的に変形させつつ接続する。
対象物と確実に導通接続することができる技術を提供す
る。 【解決手段】 一体的に造り込まれた回路素子と導通す
る端子部４，５が形成されているとともに、この端子部
４，５から突出して導体バンプ２が形成された半導体チ
ップ１を、所定の接続対象物６と導通接続する方法にお
いて、上記接続対象物６の端子部６０に、上記半導体チ
ップ１の導体バンプ２を押し付けて上記導体バンプ２の
少なくとも一部２１を積極的に変形させつつ接続する。
Description
【０００１】
【発明の属する技術分野】本願発明は、一体的に造り込
また回路素子と導通する電極パッドが形成されていると
ともに、この電極パッド上に導体バンプが形成された半
導体チップの製造方法、および半導体チップを所定の接
続対象物に導通接続する方法に関する。
また回路素子と導通する電極パッドが形成されていると
ともに、この電極パッド上に導体バンプが形成された半
導体チップの製造方法、および半導体チップを所定の接
続対象物に導通接続する方法に関する。
【０００２】
【従来の技術】たとえば、図５に示すように、半導体チ
ップ１には、回路基板などの所定の接続対象物と導通接
続するときの便宜を図るべく、電極パッド５から金製な
どの導体バンプ２が複数個突出形成されたものがある。
より具体的に説明すれば、上記半導体チップ１には、図
示しない回路素子が一体的に造り込まれており、この回
路素子と導通する複数個の電極パッド５が形成されてい
る。そして、上記各電極パッド５が外部に臨むようにし
てパシベーション膜３が形成されているとともに、この
パシベーション膜３が形成されていない各電極パッド５
上にそれぞれバリアメタル層４が形成され、さらには各
バリアメタル層４上に導体バンプ２がそれぞれ積層形成
されている。
ップ１には、回路基板などの所定の接続対象物と導通接
続するときの便宜を図るべく、電極パッド５から金製な
どの導体バンプ２が複数個突出形成されたものがある。
より具体的に説明すれば、上記半導体チップ１には、図
示しない回路素子が一体的に造り込まれており、この回
路素子と導通する複数個の電極パッド５が形成されてい
る。そして、上記各電極パッド５が外部に臨むようにし
てパシベーション膜３が形成されているとともに、この
パシベーション膜３が形成されていない各電極パッド５
上にそれぞれバリアメタル層４が形成され、さらには各
バリアメタル層４上に導体バンプ２がそれぞれ積層形成
されている。
【０００３】上記各導体バンプ２は、たとえば以下のよ
うにして形成される。すなわち、図６（ａ）に示すよう
に、半導体ウエハの段階において上記各電極パッド５が
外部に臨むようにして上記半導体ウエハ上にパシベーシ
ョン膜３を形成し、さらにこのパシベーション膜３およ
び各電極パッド５を覆うようにしてバリアメタル層４Ａ
を形成した後に、上記各電極パッド５の形成位置に対応
するバリアメタル層４の部位を外部に露出させるように
してレジスト層２Ａを形成する。そして、図６（ｂ）に
示すように、レジスト層２Ａが形成されていないバリア
メタル層４上に、たとえば電気メッキなどによって金層
を成長させ、各電極パッド５上に形成されたバリアメタ
ル層４以外のバリアメタル層４Ａをレジスト層２Ａとと
もに剥離除去することにより図５に示すような導体バン
プ２が同時に複数個形成される。
うにして形成される。すなわち、図６（ａ）に示すよう
に、半導体ウエハの段階において上記各電極パッド５が
外部に臨むようにして上記半導体ウエハ上にパシベーシ
ョン膜３を形成し、さらにこのパシベーション膜３およ
び各電極パッド５を覆うようにしてバリアメタル層４Ａ
を形成した後に、上記各電極パッド５の形成位置に対応
するバリアメタル層４の部位を外部に露出させるように
してレジスト層２Ａを形成する。そして、図６（ｂ）に
示すように、レジスト層２Ａが形成されていないバリア
メタル層４上に、たとえば電気メッキなどによって金層
を成長させ、各電極パッド５上に形成されたバリアメタ
ル層４以外のバリアメタル層４Ａをレジスト層２Ａとと
もに剥離除去することにより図５に示すような導体バン
プ２が同時に複数個形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、電気メ
ッキによって金層を成長させる場合には、金イオンを含
む電解溶液中に半導体ウエハの状態で漬け込み、この半
導体ウエハを陰極として電解溶液内が通電されるのであ
るが、各電極パッド５（バリアメタル層４）に流れる電
流値は必ずしも一致しているとは限らない。また、電解
溶液中の金イオン濃度が溶液内の各所において均一であ
るとも限らず、各電極パッド５（バリアメタル層４）の
周りの金イオン濃度が異なる場合もある。このため、各
バリアメタル層４上に成長する金層の速度は厳密に一致
していることはなく、形成された各導体バンプ２の高さ
がそれぞれ異なり、バラツキが生じている。
ッキによって金層を成長させる場合には、金イオンを含
む電解溶液中に半導体ウエハの状態で漬け込み、この半
導体ウエハを陰極として電解溶液内が通電されるのであ
るが、各電極パッド５（バリアメタル層４）に流れる電
流値は必ずしも一致しているとは限らない。また、電解
溶液中の金イオン濃度が溶液内の各所において均一であ
るとも限らず、各電極パッド５（バリアメタル層４）の
周りの金イオン濃度が異なる場合もある。このため、各
バリアメタル層４上に成長する金層の速度は厳密に一致
していることはなく、形成された各導体バンプ２の高さ
がそれぞれ異なり、バラツキが生じている。
【０００５】このようにして導体バンプ２の高さにバラ
ツキが生じた半導体チップ１を、回路基板などに実装す
る場合には、図７に良く表れているように、背の高い導
体バンプ２Ｂが優先的に回路基板６の端子部６０と接触
して、背の低い導体バンプ２ｂが回路基板６の端子部６
０と接触しないといった事態が生じる。すなわち、背の
低い導体バンプ２ｂが回路基板６と導通接続されずに接
続不良を生じるといった不具合が生じてしまう。
ツキが生じた半導体チップ１を、回路基板などに実装す
る場合には、図７に良く表れているように、背の高い導
体バンプ２Ｂが優先的に回路基板６の端子部６０と接触
して、背の低い導体バンプ２ｂが回路基板６の端子部６
０と接触しないといった事態が生じる。すなわち、背の
低い導体バンプ２ｂが回路基板６と導通接続されずに接
続不良を生じるといった不具合が生じてしまう。
【０００６】本願発明は、上記した事情のもとで考え出
されたものであって、半導体チップを、回路基板などの
所定の接続対象物と確実に導通接続することができる技
術を提供することをその課題としている。
されたものであって、半導体チップを、回路基板などの
所定の接続対象物と確実に導通接続することができる技
術を提供することをその課題としている。
【０００７】
【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００８】すなわち、本願発明の第１の側面によれ
ば、一体的に造り込まれた回路素子と導通する端子部が
形成されているとともに、この端子部から突出して導体
バンプが形成された半導体チップの製造方法であって、
上記端子部が外部に臨むようにして第１レジスト層を形
成した後に、上記端子部上に導体パンプ本体を形成する
工程と、上記導体バンプ本体の所定の複数箇所が外部に
臨むようにして第２レジスト層を形成した後に、上記導
体バンプ本体上に複数の突起を形成する工程と、上記第
１レジスト層および上記第２レジスト層を剥離除去する
工程と、を含むことを特徴とする、半導体チップの製造
方法が提供される。
ば、一体的に造り込まれた回路素子と導通する端子部が
形成されているとともに、この端子部から突出して導体
バンプが形成された半導体チップの製造方法であって、
上記端子部が外部に臨むようにして第１レジスト層を形
成した後に、上記端子部上に導体パンプ本体を形成する
工程と、上記導体バンプ本体の所定の複数箇所が外部に
臨むようにして第２レジスト層を形成した後に、上記導
体バンプ本体上に複数の突起を形成する工程と、上記第
１レジスト層および上記第２レジスト層を剥離除去する
工程と、を含むことを特徴とする、半導体チップの製造
方法が提供される。
【０００９】ここで、本明細書内における「端子部」な
る用語は、いわゆる電極パッドやこの電極パッド上にバ
リアメタル層が形成されたものを含む概念として使用し
ているが、導体バンプはここでいう「端子部」には含ま
れていないのはいうまでもない。
る用語は、いわゆる電極パッドやこの電極パッド上にバ
リアメタル層が形成されたものを含む概念として使用し
ているが、導体バンプはここでいう「端子部」には含ま
れていないのはいうまでもない。
【００１０】なお、上記導体バンプ本体および上記突起
は、たとえば電気メッキによって形成される。すなわ
ち、上記導体バンプは、上記各レジスト層が形成された
半導体チップないし半導体ウエハを、金イオンを含む電
解溶液内に漬け込み、半導体チップないし半導体ウエハ
を陰極として通電して、レジスト層が形成されていない
領域に金層を成長させることによって形成される。
は、たとえば電気メッキによって形成される。すなわ
ち、上記導体バンプは、上記各レジスト層が形成された
半導体チップないし半導体ウエハを、金イオンを含む電
解溶液内に漬け込み、半導体チップないし半導体ウエハ
を陰極として通電して、レジスト層が形成されていない
領域に金層を成長させることによって形成される。
【００１１】本願発明の第２の側面によれば、一体的に
造り込まれた回路素子と導通する端子部が形成されてい
るとともに、この端子部から突出して導体バンプが形成
された半導体チップを、所定の接続対象物と導通接続す
る方法であって、上記接続対象物の端子部に、上記半導
体チップの導体バンプを押し付けて上記導体バンプの少
なくとも一部を積極的に変形させつつ接続することを特
徴とする、半導体チップの導通接続方法が提供される。
造り込まれた回路素子と導通する端子部が形成されてい
るとともに、この端子部から突出して導体バンプが形成
された半導体チップを、所定の接続対象物と導通接続す
る方法であって、上記接続対象物の端子部に、上記半導
体チップの導体バンプを押し付けて上記導体バンプの少
なくとも一部を積極的に変形させつつ接続することを特
徴とする、半導体チップの導通接続方法が提供される。
【００１２】上記接続方法によれば、上記半導体チップ
を回路基板などの接続対象物に押し付けた場合には、ま
ず背の高い導体バンプが接続対象物と接触するが、さら
に上記半導体チップを接続対象物に押し付けて背の高い
導体バンプを積極的に変形させれば、背の高い導体バン
プの高さが実質上小さくなる。これにより、背の低い導
体バンプも順次接続対象物と接触していくこととなる。
そして、最終的には、全ての導体バンプの背の高さが略
同一とされ、各導体バンプが全て良好に接続対象物と導
通接続されることとなる。
を回路基板などの接続対象物に押し付けた場合には、ま
ず背の高い導体バンプが接続対象物と接触するが、さら
に上記半導体チップを接続対象物に押し付けて背の高い
導体バンプを積極的に変形させれば、背の高い導体バン
プの高さが実質上小さくなる。これにより、背の低い導
体バンプも順次接続対象物と接触していくこととなる。
そして、最終的には、全ての導体バンプの背の高さが略
同一とされ、各導体バンプが全て良好に接続対象物と導
通接続されることとなる。
【００１３】このように、本願発明に係る接続方法で
は、導体バンプの少なくとも一部を積極的に変形させる
ことによって導体バンプの高さの差を吸収し、これによ
り所望の接続対象物と半導体チップとを、接続不良を起
こすことなく良好に導通接続することができる。
は、導体バンプの少なくとも一部を積極的に変形させる
ことによって導体バンプの高さの差を吸収し、これによ
り所望の接続対象物と半導体チップとを、接続不良を起
こすことなく良好に導通接続することができる。
【００１４】なお、上記導体バンプが押圧力によって積
極的に変形させられる半導体チップとしては、たとえば
端子部上に形成された導体バンプ本体の表面から、複数
の突起が突出形成されたものなどが採用される。すなわ
ち、複数の突起のそれぞれが変形容易とされており、こ
れらの突起が変形することによって各導体バンプ間の高
さの差が吸収される恰好とされ、各導体バンプがそれぞ
れ確実に導通接続されることとなる。なお、このような
導体バンプを有する半導体チップは、上述した第１の側
面に記載された半導体チップの製造方法によって容易に
得ることができる。もちろん、その他の構造によって上
記各導体バンプが積極的に変形させられるようにしても
よい。
極的に変形させられる半導体チップとしては、たとえば
端子部上に形成された導体バンプ本体の表面から、複数
の突起が突出形成されたものなどが採用される。すなわ
ち、複数の突起のそれぞれが変形容易とされており、こ
れらの突起が変形することによって各導体バンプ間の高
さの差が吸収される恰好とされ、各導体バンプがそれぞ
れ確実に導通接続されることとなる。なお、このような
導体バンプを有する半導体チップは、上述した第１の側
面に記載された半導体チップの製造方法によって容易に
得ることができる。もちろん、その他の構造によって上
記各導体バンプが積極的に変形させられるようにしても
よい。
【００１５】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００１６】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。
形態を、図面を参照して具体的に説明する。
【００１７】図１は、本願発明に係る半導体チップの製
造方法によって得られる半導体チップを表す断面図であ
り、図２は、上記半導体チップの導体バンプを形成する
工程を説明するための図であり、図３は、上記半導体チ
ップを回路基板に実装している状態を表す図であり、図
４は、図３の一点鎖線Ａで囲まれた領域に相当する部分
の拡大図である。なお、本実施形態を説明するために参
照する図面においては、従来例を説明するために参照し
た図面に表されている部材および要素と同等のものには
同一の符号を付してある。
造方法によって得られる半導体チップを表す断面図であ
り、図２は、上記半導体チップの導体バンプを形成する
工程を説明するための図であり、図３は、上記半導体チ
ップを回路基板に実装している状態を表す図であり、図
４は、図３の一点鎖線Ａで囲まれた領域に相当する部分
の拡大図である。なお、本実施形態を説明するために参
照する図面においては、従来例を説明するために参照し
た図面に表されている部材および要素と同等のものには
同一の符号を付してある。
【００１８】図１に示すように、上記半導体チップ１
は、その主面１ａに一体的に造り込まれた回路素子（図
示略）と導通する複数の電極パッド５が形成されている
とともに、これらの電極パッド５の周縁部を覆った恰好
で上記各電極パッド５の大部分が外部に臨むようにして
パシベーション膜３が形成されている。そして、各電極
パッド５上にはバリアメタル層４が形成されているとと
もに、各バリアメタル層４上には導体バンプ２がそれぞ
れ形成されている。
は、その主面１ａに一体的に造り込まれた回路素子（図
示略）と導通する複数の電極パッド５が形成されている
とともに、これらの電極パッド５の周縁部を覆った恰好
で上記各電極パッド５の大部分が外部に臨むようにして
パシベーション膜３が形成されている。そして、各電極
パッド５上にはバリアメタル層４が形成されているとと
もに、各バリアメタル層４上には導体バンプ２がそれぞ
れ形成されている。
【００１９】上記各電極パッド５は、ウエハの段階にお
いて、たとえばスパッタ法などによって金属被膜層を形
成した後に、この金属被膜層の不要部分をエッチング処
理するなどして形成され、上記パシベーション膜３もＣ
ＶＤ法などによって形成される。
いて、たとえばスパッタ法などによって金属被膜層を形
成した後に、この金属被膜層の不要部分をエッチング処
理するなどして形成され、上記パシベーション膜３もＣ
ＶＤ法などによって形成される。
【００２０】上記バリアメタル層４は、たとえば３層構
造とされている。すなわち、たとえばウエハの段階にお
いて、スパッタなどによってクロムやチタンなどを含む
第１層を形成し、この第１層上にプラチナ、パラジウム
および銅などを含む第２層を積層形成し、さらに金を含
む第３層を積層形成するなどして形成されている。な
お、これらの各層は、後述する導体バンプ２の形成工程
において不要部分がエッチング処理され、上記各電極パ
ッド５上の部分のみが選択的に残される。もちろん、上
記バリアメタル層４は、３層構造には限定されず、２層
構造であっても、単層であってもよく、また各層に含ま
れる金属の組成も適宜変更可能である。
造とされている。すなわち、たとえばウエハの段階にお
いて、スパッタなどによってクロムやチタンなどを含む
第１層を形成し、この第１層上にプラチナ、パラジウム
および銅などを含む第２層を積層形成し、さらに金を含
む第３層を積層形成するなどして形成されている。な
お、これらの各層は、後述する導体バンプ２の形成工程
において不要部分がエッチング処理され、上記各電極パ
ッド５上の部分のみが選択的に残される。もちろん、上
記バリアメタル層４は、３層構造には限定されず、２層
構造であっても、単層であってもよく、また各層に含ま
れる金属の組成も適宜変更可能である。
【００２１】上記導体バンプ２は、上記バリアメタル層
４から突出形成された導体バンプ本体２０と、この導体
バンプ本体２０から突出形成された複数の突起２１とを
有しており、たとえば以下のようにして形成される。
４から突出形成された導体バンプ本体２０と、この導体
バンプ本体２０から突出形成された複数の突起２１とを
有しており、たとえば以下のようにして形成される。
【００２２】すなわち、図２（ａ）に示すように、ま
ず、ウエハの段階において、上記バリアメタル層４がエ
ッチング処理されていない状態で、上記各電極パッド５
が形成された領域が選択的に外部に臨むようにして第１
レジスト層２Ａを形成する。そして、図２（ｂ）に示す
ように、電気メッキによって第１レジスト層２Ａが形成
されていない領域のバリアメタル層４上に、上記第１レ
ジスト層２Ａと略同一高さになるように第１金属層２０
を成長させる。より具体的には、所望の金属イオン、た
とえば金イオンを含む電解溶液中にウエハを漬け込み、
このウエハを陰極として電解溶液を通電することによっ
て第１金属層２０が成長させられる。このようにして形
成された第１金属層２０が、導体バンプ本体２０とな
る。
ず、ウエハの段階において、上記バリアメタル層４がエ
ッチング処理されていない状態で、上記各電極パッド５
が形成された領域が選択的に外部に臨むようにして第１
レジスト層２Ａを形成する。そして、図２（ｂ）に示す
ように、電気メッキによって第１レジスト層２Ａが形成
されていない領域のバリアメタル層４上に、上記第１レ
ジスト層２Ａと略同一高さになるように第１金属層２０
を成長させる。より具体的には、所望の金属イオン、た
とえば金イオンを含む電解溶液中にウエハを漬け込み、
このウエハを陰極として電解溶液を通電することによっ
て第１金属層２０が成長させられる。このようにして形
成された第１金属層２０が、導体バンプ本体２０とな
る。
【００２３】ついで、図２（ｃ）に示すように、上記第
１レジスト層２Ａおよび上記電極パッド５上に、上記金
属層２０の所定の複数の部位が外部に臨むようにして第
２レジスト層２ａを形成する。ついで、図２（ｄ）に示
すように、上述した電気メッキなどの手段によって第２
レジスト層２ａが形成されていない部位に第２金属層２
１を成長させる。このようにして形成された第２金属層
２１が、導体バンプ２を構成する突起２１となる。
１レジスト層２Ａおよび上記電極パッド５上に、上記金
属層２０の所定の複数の部位が外部に臨むようにして第
２レジスト層２ａを形成する。ついで、図２（ｄ）に示
すように、上述した電気メッキなどの手段によって第２
レジスト層２ａが形成されていない部位に第２金属層２
１を成長させる。このようにして形成された第２金属層
２１が、導体バンプ２を構成する突起２１となる。
【００２４】最後に、上記各レジスト層２Ａ，２ａとと
もに、上記第１レジスト層２Ａの下層に形成されたバリ
アメタル層４を剥離除去することによって図１に表され
たような導体バンプ２が形成される。
もに、上記第１レジスト層２Ａの下層に形成されたバリ
アメタル層４を剥離除去することによって図１に表され
たような導体バンプ２が形成される。
【００２５】このようにして導体バンプ２が形成された
半導体チップ１は、回路基板などの所定の接続対象物に
導通接続されて使用されるが、図３および図４を参照し
つつ上記半導体チップ１を回路基板６と導通接続する方
法について説明する。
半導体チップ１は、回路基板などの所定の接続対象物に
導通接続されて使用されるが、図３および図４を参照し
つつ上記半導体チップ１を回路基板６と導通接続する方
法について説明する。
【００２６】図３に示すように、上記半導体チップ１の
導通接続は、上記半導体チップ１の導体バンプ２を上記
回路基板６の端子部６０と対向させ、上記導体バンプ２
を上記端子部６０に押し付けることによって行なわれ
る。このとき、上記導体バンプ２の高さにバラツキがあ
る場合には、まず背の高い導体バンプ２が端子部６０と
接触するが、さらに上記半導体チップ１を回路基板６に
押し付けた場合には、図４に良く表れているように背の
高い導体バンプ２が変形させられる。
導通接続は、上記半導体チップ１の導体バンプ２を上記
回路基板６の端子部６０と対向させ、上記導体バンプ２
を上記端子部６０に押し付けることによって行なわれ
る。このとき、上記導体バンプ２の高さにバラツキがあ
る場合には、まず背の高い導体バンプ２が端子部６０と
接触するが、さらに上記半導体チップ１を回路基板６に
押し付けた場合には、図４に良く表れているように背の
高い導体バンプ２が変形させられる。
【００２７】すなわち、上記半導体チップ１において
は、上記導体バンプ２が導体バンプ本体２０から複数の
突起２１が突出形成された構成とされているので、上記
複数の突起２１が積極的に変形させられるようになされ
ている。このようにして背の高い導体バンプ２が積極的
に変形させられて、背の高い導体バンプ２の高さが実質
上小さくなる。これにより、背の低い導体バンプ２も次
々と上記端子部６０と接触していくこととなる。そし
て、最終的には、全ての導体バンプ２の背の高さが略同
一とされ、各導体バンプ２が全て良好に上記端子部６０
と導通接続されることとなる。
は、上記導体バンプ２が導体バンプ本体２０から複数の
突起２１が突出形成された構成とされているので、上記
複数の突起２１が積極的に変形させられるようになされ
ている。このようにして背の高い導体バンプ２が積極的
に変形させられて、背の高い導体バンプ２の高さが実質
上小さくなる。これにより、背の低い導体バンプ２も次
々と上記端子部６０と接触していくこととなる。そし
て、最終的には、全ての導体バンプ２の背の高さが略同
一とされ、各導体バンプ２が全て良好に上記端子部６０
と導通接続されることとなる。
【００２８】このように、本実施形態では、導体バンプ
２の少なくとも一部を積極的に変形させることによって
導体バンプ２の高さの差を吸収し、これにより所望の接
続対象物６と半導体チップ１とを、接続不良を起こすこ
となく良好に導通接続することができる。
２の少なくとも一部を積極的に変形させることによって
導体バンプ２の高さの差を吸収し、これにより所望の接
続対象物６と半導体チップ１とを、接続不良を起こすこ
となく良好に導通接続することができる。
【００２９】もちろん、本願発明は、上述した実施形態
には限定されず様々に設計変更可能である。たとえば、
上記導体バンプ２が積極的に変形させられるような構成
は、上述した構成には限定されず、その他の構成によっ
て変形させられるようにしてもよい。
には限定されず様々に設計変更可能である。たとえば、
上記導体バンプ２が積極的に変形させられるような構成
は、上述した構成には限定されず、その他の構成によっ
て変形させられるようにしてもよい。
【図１】本願発明に係る半導体チップの製造方法によっ
て得られる半導体チップを表す断面図である。
て得られる半導体チップを表す断面図である。
【図２】上記半導体チップの導体バンプを形成する工程
を説明するための図である。
を説明するための図である。
【図３】上記半導体チップを回路基板に実装している状
態を表す図である。
態を表す図である。
【図４】図３の一点鎖線Ａで囲まれた領域に相当する部
分の拡大図である。
分の拡大図である。
【図５】従来例に係る半導体チップを表す断面図であ
る。
る。
【図６】従来例の半導体チップの導体バンプを形成する
工程を説明するための図である。
工程を説明するための図である。
【図７】従来例の半導体チップを回路基板に実装してい
る状態を表す図である。
る状態を表す図である。
１ 半導体チップ ２ 導体バンプ ２Ａ 第１レジスト層 ２ａ 第２レジスト層 ４ バリアメタル層（端子部としての） ５ 電極パッド（端子部としての） ６ 接続対象物 ２０ 導体バンプ本体 ２１ 突起（導体バンプの） ６０ 端子部（接続対象物の）
Claims (4)
- 【請求項１】 一体的に造り込まれた回路素子と導通す
る端子部が形成されているとともに、この端子部から突
出して導体バンプが形成された半導体チップの製造方法
であって、 上記端子部が外部に臨むようにして第１レジスト層を形
成した後に、上記端子部上に導体パンプ本体を形成する
工程と、 上記導体バンプ本体の所定の複数箇所が外部に臨むよう
にして第２レジスト層を形成した後に、上記導体バンプ
本体上に複数の突起を形成する工程と、 上記第１レジスト層および上記第２レジスト層を剥離除
去する工程と、を含むことを特徴とする、半導体チップ
の製造方法。 - 【請求項２】 上記導体バンプ本体および上記突起は、
電気メッキによって形成される、請求項１に記載の半導
体チップの製造方法。 - 【請求項３】 一体的に造り込まれた回路素子と導通す
る端子部が形成されているとともに、この端子部から突
出して導体バンプが形成された半導体チップを、所定の
接続対象物と導通接続する方法であって、 上記接続対象物の端子部に、上記半導体チップの導体バ
ンプを押し付けて上記導体バンプの少なくとも一部を積
極的に変形させつつ接続することを特徴とする、半導体
チップの導通接続方法。 - 【請求項４】 上記半導体チップとして、上記端子部上
に形成された導体バンプ本体の表面から、複数の突起が
形成されたものが用いられる、請求項３に記載の半導体
チップの導通接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33685197A JP3764263B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33685197A JP3764263B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176858A true JPH11176858A (ja) | 1999-07-02 |
| JP3764263B2 JP3764263B2 (ja) | 2006-04-05 |
Family
ID=18303250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33685197A Expired - Fee Related JP3764263B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体チップの製造方法、および半導体チップの導通接続方法、ならびに半導体チップが実装された回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3764263B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161126A (ja) * | 2009-01-06 | 2010-07-22 | Fujitsu Ltd | 中継部材および電子部品装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149438A (ja) * | 1987-12-05 | 1989-06-12 | Toshiba Corp | 電子装置の製造方法 |
| JPH04137630A (ja) * | 1990-09-28 | 1992-05-12 | Seiko Epson Corp | 半導体装置 |
| JPH05251450A (ja) * | 1992-02-03 | 1993-09-28 | Nec Corp | 半導体集積回路装置 |
| JPH0661233A (ja) * | 1992-08-06 | 1994-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0945691A (ja) * | 1995-07-27 | 1997-02-14 | Oki Electric Ind Co Ltd | チップ部品用ハンダバンプ及びその製造方法 |
-
1997
- 1997-12-08 JP JP33685197A patent/JP3764263B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| JP2010161126A (ja) * | 2009-01-06 | 2010-07-22 | Fujitsu Ltd | 中継部材および電子部品装置 |
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| Publication number | Publication date |
|---|---|
| JP3764263B2 (ja) | 2006-04-05 |
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