JPH11177013A - 多段の外部端子を持つｉｃパッケージ - Google Patents
多段の外部端子を持つｉｃパッケージInfo
- Publication number
- JPH11177013A JPH11177013A JP9341085A JP34108597A JPH11177013A JP H11177013 A JPH11177013 A JP H11177013A JP 9341085 A JP9341085 A JP 9341085A JP 34108597 A JP34108597 A JP 34108597A JP H11177013 A JPH11177013 A JP H11177013A
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- JP
- Japan
- Prior art keywords
- package
- external terminals
- stage
- electric circuit
- chip
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
- H10W70/442—Shapes or dispositions of multiple leadframes in a single chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】多ピン化の要求があっても、パッケージを小さ
くすることができ、トータル的に省スペース化を図る。
また、多段に電気回路チップを内蔵でき、また放熱用、
耐ノイズ用のプレートも効率的に外部端子に接続できる
ようにする。 【解決手段】外周に多段の外部端子２５，２６，２７を
持つパッケージ２８を用いるとともに、電気回路チップ
２０，２１および放熱用、耐ノイズ用のプレート２２を
それぞれワイヤボンディング２３または導電性接着剤２
４で外部端子２５〜２７に接続する。導電性接着剤２４
を通して外部端子に接続することにより、パッケージ２
８を薄くする。
くすることができ、トータル的に省スペース化を図る。
また、多段に電気回路チップを内蔵でき、また放熱用、
耐ノイズ用のプレートも効率的に外部端子に接続できる
ようにする。 【解決手段】外周に多段の外部端子２５，２６，２７を
持つパッケージ２８を用いるとともに、電気回路チップ
２０，２１および放熱用、耐ノイズ用のプレート２２を
それぞれワイヤボンディング２３または導電性接着剤２
４で外部端子２５〜２７に接続する。導電性接着剤２４
を通して外部端子に接続することにより、パッケージ２
８を薄くする。
Description
【０００１】
【発明の属する技術分野】本発明は、外周に複数段の外
部端子を持つことにより、パッケージを小さくして省ス
ペース化を図ることが可能な多段の外部端子を持つＩＣ
パッケージに関する。
部端子を持つことにより、パッケージを小さくして省ス
ペース化を図ることが可能な多段の外部端子を持つＩＣ
パッケージに関する。
【０００２】
【従来の技術】従来、ＩＣパッケージの外部端子の変形
を防止するために、外部端子の制限された間隔を保持し
ながら外部端子の幅広部を千鳥状に配置して、端子が曲
がらないようにしたものがある（例えば、特開平６−６
１３６３号公報参照）。ところで、従来の半導体集積回
路技術では、半導体製造プロセスの進歩により、チップ
のシュリンク（縮小化）が可能になっている。しかしな
がら、チップサイズの縮小に対して、これを内蔵するパ
ッケージの方はリード間ピッチの制約から、多ピン化の
要求に対しては、パッケージの寸法を大きくするしかな
かった。従来のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等のモールドパッケージでは、０．４ｍｍ程度
のピン間ピッチが実装の限界である。従って、チップサ
イズは縮小化されても、ピン間ピッチの制約からそのチ
ップを内蔵するパッケージのサイズは縮小化できず、多
ピン製品ではパッケージサイズの１／１０程度のチップ
サイズの場合も生じてきている。図２は、従来のパッケ
ージとチップの寸法を示す平面図である。外部端子１１
のピッチは０．４ｍｍ以上の制約があり、この値よりも
間隔を小さくすることができない。従って、パッケージ
１２は内部のチップ１０に比べて寸法が大きくなり、チ
ップ１０の周囲に無駄な空間が存在するので、省スペー
ス化を図ることができなかった。
を防止するために、外部端子の制限された間隔を保持し
ながら外部端子の幅広部を千鳥状に配置して、端子が曲
がらないようにしたものがある（例えば、特開平６−６
１３６３号公報参照）。ところで、従来の半導体集積回
路技術では、半導体製造プロセスの進歩により、チップ
のシュリンク（縮小化）が可能になっている。しかしな
がら、チップサイズの縮小に対して、これを内蔵するパ
ッケージの方はリード間ピッチの制約から、多ピン化の
要求に対しては、パッケージの寸法を大きくするしかな
かった。従来のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等のモールドパッケージでは、０．４ｍｍ程度
のピン間ピッチが実装の限界である。従って、チップサ
イズは縮小化されても、ピン間ピッチの制約からそのチ
ップを内蔵するパッケージのサイズは縮小化できず、多
ピン製品ではパッケージサイズの１／１０程度のチップ
サイズの場合も生じてきている。図２は、従来のパッケ
ージとチップの寸法を示す平面図である。外部端子１１
のピッチは０．４ｍｍ以上の制約があり、この値よりも
間隔を小さくすることができない。従って、パッケージ
１２は内部のチップ１０に比べて寸法が大きくなり、チ
ップ１０の周囲に無駄な空間が存在するので、省スペー
ス化を図ることができなかった。
【０００３】
【発明が解決しようとする課題】このように、従来の半
導体集積回路技術では、チップサイズの縮小に対して、
これを内蔵するパッケージは、リード間ピッチの制約か
ら縮小化することができず、多ピン化の要求に対しては
パッケージの寸法を大きくするしかなく、パッケージ内
ではチップ以外の空間が占める割合が大きくなってお
り、省スペース化が図れないという問題があった。そこ
で、本発明の目的は、このような従来の課題を解決し、
パッケージを小さくすることが可能であり、トータル的
に省スペース化が図れるような多段の外部端子を持つＩ
Ｃパッケージを提供することにある。また、本発明の他
の目的は、パッケージ内のチップの収納効率を高め、効
率的に外部端子に接続することができ、また、パッケー
ジ内の熱やノイズ問題を軽減することができ、しかもパ
ッケージの厚みを薄くすることが可能な多段の外部端子
を持つＩＣパッケージを提供することにある。
導体集積回路技術では、チップサイズの縮小に対して、
これを内蔵するパッケージは、リード間ピッチの制約か
ら縮小化することができず、多ピン化の要求に対しては
パッケージの寸法を大きくするしかなく、パッケージ内
ではチップ以外の空間が占める割合が大きくなってお
り、省スペース化が図れないという問題があった。そこ
で、本発明の目的は、このような従来の課題を解決し、
パッケージを小さくすることが可能であり、トータル的
に省スペース化が図れるような多段の外部端子を持つＩ
Ｃパッケージを提供することにある。また、本発明の他
の目的は、パッケージ内のチップの収納効率を高め、効
率的に外部端子に接続することができ、また、パッケー
ジ内の熱やノイズ問題を軽減することができ、しかもパ
ッケージの厚みを薄くすることが可能な多段の外部端子
を持つＩＣパッケージを提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明による多段の外部端子を持つＩＣパッケージ
では、外周に同一ピッチで複数段の外部端子を持つパ
ッケージとする。これによって、パッケージを小さくす
ることが可能になり、トータル的に省スペース化が図れ
る。また、ＩＣパッケージの内部に外部端子に対応し
た複数段の電気回路チップを保持する。これにより、多
段に内蔵されたチップを効率的に外部端子に接続するこ
とが可能になる。また、ＩＣパッケージの内部に電気
回路チップ以外に外部端子に対応した放熱、耐ノイズ用
のプレートを内蔵する。これにより、電気信号に影響を
与えるノイズ問題を軽減し、電気回路チップの発熱によ
るパッケージ全体の熱を逃がすために内蔵された放熱
用、耐ノイズ用のプレートを効率的に外部端子に接続す
ることが可能になる。また、複数段の外部端子と多段
のチップおよび放熱、耐ノイズプレートがワイヤボンデ
ィングで接合されるようにする。これにより、チップか
らの電気信号、放熱プレートからの熱をワイヤを通して
外部端子に伝達することができ、また従来の接続技術に
より製造が可能である。さらに、複数段の外部端子と
多段のチップおよび放熱、耐ノイズプレートが導電性接
着剤で接合されるようにする。これにより、チップから
の電気信号、放熱プレートからの熱を導電性接着剤を通
して外部端子に伝達することができ、また多段のチッ
プ、プレート内蔵に対してパッケージを薄くすることが
可能になる。
め、本発明による多段の外部端子を持つＩＣパッケージ
では、外周に同一ピッチで複数段の外部端子を持つパ
ッケージとする。これによって、パッケージを小さくす
ることが可能になり、トータル的に省スペース化が図れ
る。また、ＩＣパッケージの内部に外部端子に対応し
た複数段の電気回路チップを保持する。これにより、多
段に内蔵されたチップを効率的に外部端子に接続するこ
とが可能になる。また、ＩＣパッケージの内部に電気
回路チップ以外に外部端子に対応した放熱、耐ノイズ用
のプレートを内蔵する。これにより、電気信号に影響を
与えるノイズ問題を軽減し、電気回路チップの発熱によ
るパッケージ全体の熱を逃がすために内蔵された放熱
用、耐ノイズ用のプレートを効率的に外部端子に接続す
ることが可能になる。また、複数段の外部端子と多段
のチップおよび放熱、耐ノイズプレートがワイヤボンデ
ィングで接合されるようにする。これにより、チップか
らの電気信号、放熱プレートからの熱をワイヤを通して
外部端子に伝達することができ、また従来の接続技術に
より製造が可能である。さらに、複数段の外部端子と
多段のチップおよび放熱、耐ノイズプレートが導電性接
着剤で接合されるようにする。これにより、チップから
の電気信号、放熱プレートからの熱を導電性接着剤を通
して外部端子に伝達することができ、また多段のチッ
プ、プレート内蔵に対してパッケージを薄くすることが
可能になる。
【０００５】
【発明の実施の形態】以下、本発明の実施例を、図面に
より詳細に説明する。図１は、本発明の一実施例を示す
多段の外部端子を持つＩＣパッケージの側面図および部
分斜視図である。図１（ａ）の円内に示すように、本実
施例では、３段に重ねられた外部端子２５，２６，２７
が示されている。外部端子２５〜２７の水平部分はプリ
ント基板上に配置され、固定される。図では、最上段の
外部端子２５に対して、ワイヤボンディング２３で電気
回路チップ２０が接合されている。また、次段の外部端
子２６に対しては、導電性接着剤２４で電気回路チップ
２１が接合されている。さらに、最下段の外部端子２７
に対しては、導電性接着剤２４で放熱プレート２２が接
合されている。パッケージ２５内に複数段重ねてチップ
を配置すると、どうしても熱を持つことになるので、放
熱させるための放熱プレート２２が必要である。なお、
図１では、最上段のチップ２０のみワイヤーボンディン
グ２３で接合し、次段のチップ２１は導電性接着剤２４
で接合しているが、両方ともワイヤーボンディング２３
で接合することもでき、また両方とも導電性接着剤２４
で接合することができるのは勿論である。なお、導電性
接着剤２４で接合した方が、パッケージの高さの寸法が
小さくて済む。
より詳細に説明する。図１は、本発明の一実施例を示す
多段の外部端子を持つＩＣパッケージの側面図および部
分斜視図である。図１（ａ）の円内に示すように、本実
施例では、３段に重ねられた外部端子２５，２６，２７
が示されている。外部端子２５〜２７の水平部分はプリ
ント基板上に配置され、固定される。図では、最上段の
外部端子２５に対して、ワイヤボンディング２３で電気
回路チップ２０が接合されている。また、次段の外部端
子２６に対しては、導電性接着剤２４で電気回路チップ
２１が接合されている。さらに、最下段の外部端子２７
に対しては、導電性接着剤２４で放熱プレート２２が接
合されている。パッケージ２５内に複数段重ねてチップ
を配置すると、どうしても熱を持つことになるので、放
熱させるための放熱プレート２２が必要である。なお、
図１では、最上段のチップ２０のみワイヤーボンディン
グ２３で接合し、次段のチップ２１は導電性接着剤２４
で接合しているが、両方ともワイヤーボンディング２３
で接合することもでき、また両方とも導電性接着剤２４
で接合することができるのは勿論である。なお、導電性
接着剤２４で接合した方が、パッケージの高さの寸法が
小さくて済む。
【０００６】各外部端子２５〜２７は、パッケージ２８
の外周に同一ピッチで複数段配列されているので、０．
４ｍｍの制限内にピッチをとってもパッケージの１辺の
寸法は、従来の寸法に比べて１／２程度（すなわち、上
が‘モールドボディの１辺は１／２'、下が‘パッケー
ジ全体の１辺は１／２よりも大きい'）で済むことにな
る。なお、図１では３段にしたが、４段以上にすること
も可能である。その場合には、パッケージの１辺の寸法
は従来の１／３以下になる。例えば、５００ピンが必要
な場合には、放熱プレートを含む３段にするとその半分
の２５０ピンの寸法で済むので、基本的にはパッケージ
の面積は従来の１／４になる筈であるが、実際には、外
部端子２５〜２７の水平部分をプリント基板に取り付け
るときに、わずかに横に広がりが必要となるため、広が
りを含めたピッチの制約が生じ、その結果、１辺が従来
の寸法に比べて１／２程度よりも大きくなる（上が‘モ
ールドボディの１辺は１／２、’、下が‘パッケージ全
体の１辺は１／２よりも大きい’）。従って、実際に
は、最下段の外部端子２７を放熱プレート２２に接合す
るものとして、３段にした場合にはパッケージの面積は
従来の１／３〜１／４程度に縮小され、４段にした場合
には従来の１／８〜１／６程度に縮小されることにな
る。このように、多ピン化の要求に対して、外周に同一
ピッチで多段の外部端子を持つパッケージを用いれば、
パッケージを小さくすることが可能になり、トータル的
に省スペース化を図ることができる。
の外周に同一ピッチで複数段配列されているので、０．
４ｍｍの制限内にピッチをとってもパッケージの１辺の
寸法は、従来の寸法に比べて１／２程度（すなわち、上
が‘モールドボディの１辺は１／２'、下が‘パッケー
ジ全体の１辺は１／２よりも大きい'）で済むことにな
る。なお、図１では３段にしたが、４段以上にすること
も可能である。その場合には、パッケージの１辺の寸法
は従来の１／３以下になる。例えば、５００ピンが必要
な場合には、放熱プレートを含む３段にするとその半分
の２５０ピンの寸法で済むので、基本的にはパッケージ
の面積は従来の１／４になる筈であるが、実際には、外
部端子２５〜２７の水平部分をプリント基板に取り付け
るときに、わずかに横に広がりが必要となるため、広が
りを含めたピッチの制約が生じ、その結果、１辺が従来
の寸法に比べて１／２程度よりも大きくなる（上が‘モ
ールドボディの１辺は１／２、’、下が‘パッケージ全
体の１辺は１／２よりも大きい’）。従って、実際に
は、最下段の外部端子２７を放熱プレート２２に接合す
るものとして、３段にした場合にはパッケージの面積は
従来の１／３〜１／４程度に縮小され、４段にした場合
には従来の１／８〜１／６程度に縮小されることにな
る。このように、多ピン化の要求に対して、外周に同一
ピッチで多段の外部端子を持つパッケージを用いれば、
パッケージを小さくすることが可能になり、トータル的
に省スペース化を図ることができる。
【０００７】図１（ｂ）は、３段の外部端子の斜視図で
ある。図から明らかなように、３段の外部端子２５〜２
７の水平部分は外周に突き出ているため、両側の外部端
子２５〜２７を含めた１辺の寸法を考えると、パッケー
ジ２８の寸法は従来の１／３〜１／４になるが、外部端
子２５〜２７の寸法は従来の３／２程度に増加するの
で、パッケージ２８と外部端子２５〜２７が占める合計
の面積は従来の１／２〜１／３程度である。一方、電気
回路チップ２０，２１を重ねて収容することができるの
で、電気回路チップをパッケージ２８に内蔵する場合の
効率は格段に向上し、省スペース化が図れる。また、各
電気回路チップ２０，２１および放熱プレート２２をワ
イヤボンディング２３または導電性接着剤２４でそれぞ
れ外部端子２５，２６，２７に接続するので、チップ２
０，２１からの電気信号、放熱プレート２２からの熱を
効率よく外部端子２５〜２７に伝達することができる。
また、放熱プレート２２は耐ノイズ用のプレートにもな
るので、ノイズ問題を軽減することができる。なお、こ
れらのチップ２０，２１およびプレート２２と外部端子
２５〜２７との接続技術は、従来の技術をそのまま用い
ることができるので、製造は容易である。
ある。図から明らかなように、３段の外部端子２５〜２
７の水平部分は外周に突き出ているため、両側の外部端
子２５〜２７を含めた１辺の寸法を考えると、パッケー
ジ２８の寸法は従来の１／３〜１／４になるが、外部端
子２５〜２７の寸法は従来の３／２程度に増加するの
で、パッケージ２８と外部端子２５〜２７が占める合計
の面積は従来の１／２〜１／３程度である。一方、電気
回路チップ２０，２１を重ねて収容することができるの
で、電気回路チップをパッケージ２８に内蔵する場合の
効率は格段に向上し、省スペース化が図れる。また、各
電気回路チップ２０，２１および放熱プレート２２をワ
イヤボンディング２３または導電性接着剤２４でそれぞ
れ外部端子２５，２６，２７に接続するので、チップ２
０，２１からの電気信号、放熱プレート２２からの熱を
効率よく外部端子２５〜２７に伝達することができる。
また、放熱プレート２２は耐ノイズ用のプレートにもな
るので、ノイズ問題を軽減することができる。なお、こ
れらのチップ２０，２１およびプレート２２と外部端子
２５〜２７との接続技術は、従来の技術をそのまま用い
ることができるので、製造は容易である。
【０００８】
【発明の効果】以上説明したように、本発明によれば、
多ピン化の要求に対してもパッケージサイズを大きくす
る必要がなく、逆にパッケージを従来より小さくするこ
とが可能であり、トータル的に省スペース化を図ること
ができる。そして電気回路チップを多段に内蔵している
ので、さらに省スペース化が図れ、各チップおよび放熱
用、耐ノイズ用プレートをそれぞれ別個の外部端子に接
合するので、電気信号および熱を効率的に外部に伝達す
るできる。さらに、外部端子に導電性接着剤で接合する
ことにより、パッケージを薄くすることも可能である。
多ピン化の要求に対してもパッケージサイズを大きくす
る必要がなく、逆にパッケージを従来より小さくするこ
とが可能であり、トータル的に省スペース化を図ること
ができる。そして電気回路チップを多段に内蔵している
ので、さらに省スペース化が図れ、各チップおよび放熱
用、耐ノイズ用プレートをそれぞれ別個の外部端子に接
合するので、電気信号および熱を効率的に外部に伝達す
るできる。さらに、外部端子に導電性接着剤で接合する
ことにより、パッケージを薄くすることも可能である。
【図１】本発明の一実施例を示す多段の外部端子を持つ
ＩＣパッケージの側断面図および部分斜視図である。
ＩＣパッケージの側断面図および部分斜視図である。
【図２】従来のＩＣパッケージの平断面図である。
２０，２１…電気回路チップ、２２…放熱プレート、２
３…ワイヤーボンディング、２４…導電性接着剤、２
５，２６，２７…多段の外部端子、２８…ＩＣパッケー
ジ、１０…電気回路チップ（従来例）、１１…外部端子
（従来例）、１２…ＩＣパッケージ（従来例）。
３…ワイヤーボンディング、２４…導電性接着剤、２
５，２６，２７…多段の外部端子、２８…ＩＣパッケー
ジ、１０…電気回路チップ（従来例）、１１…外部端子
（従来例）、１２…ＩＣパッケージ（従来例）。
Claims (5)
- 【請求項１】 電気回路チップを内蔵し、該電気回路チ
ップを外部端子に接続した多ピンのＩＣパッケージにお
いて、 外周に同一ピッチで複数の外部端子を備え、該外部端子
の各々が複数段の階層構造を有していることを特徴とす
る多段の外部端子を持つＩＣパッケージ。 - 【請求項２】 請求項１に記載の多段の外部端子を持つ
ＩＣパッケージにおいて、 前記複数段の外部端子には、それぞれ該外部端子に対応
して複数段の電気回路チップが接続され、かつパッケー
ジ内部に保持されていることを特徴とする多段の外部端
子を持つＩＣパッケージ。 - 【請求項３】 請求項２に記載の多段の外部端子を持つ
ＩＣパッケージにおいて、 前記電気回路チップが接続された端子以外の外部端子に
は、該外部端子に対応して放熱、耐ノイズ用のプレート
が接続され、かつパッケージ内部に保持されていること
を特徴とする多段の外部端子を持つＩＣパッケージ。 - 【請求項４】 請求項２または３に記載の多段の外部端
子を持つＩＣパッケージにおいて、 前記複数段の外部端子は、多段の電気回路チップおよび
放熱、耐ノイズ用のプレートと、それぞれワイヤボンデ
ィングで接合されていることを特徴とする多段の外部端
子を持つＩＣパッケージ。 - 【請求項５】 請求項２または３に記載の多段の外部端
子を持つＩＣパッケージにおいて、 前記複数段の外部端子は、多段の電気回路チップおよび
放熱、耐ノイズ用のプレートと、それぞれ導電性接着剤
で接合されていることを特徴とする多段の外部端子を持
つＩＣパッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9341085A JPH11177013A (ja) | 1997-12-11 | 1997-12-11 | 多段の外部端子を持つｉｃパッケージ |
| US09/209,464 US6211564B1 (en) | 1997-12-11 | 1998-12-11 | Integrated circuit package having stepped terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9341085A JPH11177013A (ja) | 1997-12-11 | 1997-12-11 | 多段の外部端子を持つｉｃパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177013A true JPH11177013A (ja) | 1999-07-02 |
Family
ID=18343120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9341085A Pending JPH11177013A (ja) | 1997-12-11 | 1997-12-11 | 多段の外部端子を持つｉｃパッケージ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6211564B1 (ja) |
| JP (1) | JPH11177013A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503776B2 (en) * | 2001-01-05 | 2003-01-07 | Advanced Semiconductor Engineering, Inc. | Method for fabricating stacked chip package |
| USD475981S1 (en) | 2002-03-29 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuits substrate |
| KR100618812B1 (ko) * | 2002-11-18 | 2006-09-05 | 삼성전자주식회사 | 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지 |
| US6940013B2 (en) * | 2003-11-14 | 2005-09-06 | Vlt, Inc. | Surface mounting a power converter |
| CN102208382B (zh) * | 2010-03-29 | 2013-05-22 | 广达电脑股份有限公司 | 具有侧边接脚的集成电路封装元件 |
| JP7166874B2 (ja) * | 2018-10-25 | 2022-11-08 | 古河電気工業株式会社 | 光モジュール実装基板および容器実装基板 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1998
- 1998-12-11 US US09/209,464 patent/US6211564B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6211564B1 (en) | 2001-04-03 |
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