JP2000267134A - アクティブマトリックス型液晶表示装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 高精細化しても必要な蓄積容量を確保し、か
つ開口率低下をなくしたアクティブマトリックス型液晶
表示装置を提供する。 【解決手段】 一対の透明絶縁性基板１ａ、１ｂ間に液
晶層１４を配設し、一方の透明基板１ａ上に複数のゲー
ト配線と複数のソース配線とを交差させてマトリックス
状に配設し、各交点に薄膜トランジスタ１２を配設し、
各薄膜トランジスタに接続して形成された透明画素電極
１１によって液晶を駆動する。透明基板１ａ上に第一の
透明導電性膜電極２を、各画素電極１１が配置される範
囲全体を覆うように設け、その上に第一の透明絶縁性膜
３を形成している。絶縁膜３上に、複数のゲート配線、
複数のソース配線、及び複数の薄膜トランジスタ１２と
ともに複数の透明画素電極１１を設けている。第一の透
明導電性電極２と各透明画素電極１１の間で蓄積容量Ｃ
を形成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
ックス型液晶表示装置に関する。

【０００２】

【従来の技術】高画質、大画面用フラットパネルディス
プレイとして広く利用されているアクティブマトリック
ス型液晶表示装置においては、通常各画素電極に並列に
蓄積容量を設けている。その主たる目的は、アクティブ
素子のオフ時の電流により、各画素に一旦書き込まれた
電圧が減衰するのを防ぐことと、寄生容量に起因する駆
動波形のなまりによる影響を低減することである。これ
によりディスプレイの画質向上、長寿命化という効果が
生じる。

【０００３】必要な蓄積容量値の決め方としては、画素
電極に書き込まれた電圧を１フレーム周期分保持するの
に必要な容量値とするのが一般的である。アクティブ素
子のオフ時の抵抗をＲ、蓄積容量をＣ_s、画素電極と対
向基板電極間の液晶をはさんだ容量をＣ_LC、書き込まれ
た電圧の初期値をＶ₀とすると、書き込み後の時間ｔに
おける画素の電圧Ｖは以下の式で与えられる。 Ｖ＝−Ｖ₀×ｅｘｐ（ｔ／Ｒ・（Ｃ_LC＋Ｃ_s））

【０００４】フレーム周波数は信号の規格によるが、６
０Ｈｚ前後が一般的である。この場合の１周期分の時
間、即ちｔ＝１６．７ミリ秒において、書き込み電圧の
８０〜９０％まで保持する、即ちＶ＝０．８〜０．９・
Ｖ₀とする場合、前述の式からＣ_LC＋Ｃ_sの値は０．１〜
０．３pＦとなる。Ｃ_LCは液晶層の誘電率と厚さ、即ち
２枚の透明基板間のギャップにより決まるが、ギャップ
は数μｍと大きいため通常これより１桁程度低い値とな
る。従って各画素に形成する蓄積容量値として必要な値
Ｃ_sは０．１〜０．３pＦとなる。

【０００５】一般的に蓄積容量を形成するために工程を
増やせば構造の自由度は増し、開口率を高くとることが
できる。開口率は、画素全体の面積に占める光が透過す
る部分の割合で与えられ、開口率を大きくできれば液晶
表示装置の画面の明るさ、消費電力等の点で有利であ
る。しかし、工程を増やすことにより、歩留まりの低下
やリードタイムの増大が発生する。特にフォトエッチ工
程の増大が歩留まりに与える影響が大きい。この相反す
る課題を解決するために蓄積容量を形成する方法は各種
提案されている。

【０００６】その一例として図５に示すような、隣接す
るゲート配線５４ａを共通電極の代わりに見立てて利用
し、これと画素電極６１との間で容量を形成する方法
が、広く利用されている。図５は薄膜トランジスタアレ
イ基板を示す図である。図５（Ａ）が平面図、図５
（Ｂ）が図５（Ａ）における５Ｂ−５Ｂ’線に沿った断
面図、図５（Ｃ）が図５（Ａ）における５Ｃ−５Ｃ’線
に沿った断面図である。

【０００７】この例における薄膜トランジスタアレイに
おいては、ガラス基板５１の上に金属材料からなるゲー
ト配線５４ａ及びゲート電極５４ｂが形成され、その上
に透明な材料からなるゲート絶縁膜５５が、その上にア
モルファスシリコンからなる半導体層５６が順次形成さ
れ、さらにその上に、ソース配線５８ａ及びソース電極
５８ｂ、ドレイン電極５８ｃ、及び蓄積容量電極５８ｄ
が同一の金属薄膜の成膜、加工工程により形成され、さ
らに透明な材料からなるチャネル保護膜５９、透明導電
性材料からなる画素電極６１が順次形成されて、概略構
成されている。なお、半導体層５６の最上層で、ソース
電極５８ｂ及びドレイン電極５８ｃとが接する部分はｎ
⁺型のアモルファスシリコン５７になっている。

【０００８】蓄積容量Ｃ２は、図５（Ａ）及び図５Ｃ）
における点線で囲った部分、即ちゲート配線５４ａと蓄
積容量電極５８ｄの重なった部分と、その間に位置する
ゲート絶縁膜５５の平行平板構造をもって構成してい
る。各画素電極６１はドレイン電極５８ｃとコンタクト
孔６０ｃを介して接続される一方、図５（Ａ）における
上隣の画素の、即ち一つ前に走査される画素の、ゲート
配線上に形成された蓄積容量電極５８ｄにコンタクト孔
６０ｄを介して接続されている。これにより画素に並列
に容量を形成することを実現している。

【０００９】図５の方法は新たにプロセスを増やすこと
なく蓄積容量を形成できる反面、開口率の面では非常に
不利である。また容量を形成する電極はどちらも金属で
あり、更にゲート配線５４ａの面積を、必要な容量を形
成するために大きくする必要があるためである。その結
果開口率は低下し、このため表示装置の輝度低下、もし
くはこれを補うための消費電力の上昇を招く。

【００１０】更に高精細化が進むと開口率低下がより深
刻である。例えば、膜厚４００ｎｍの窒化珪素膜（比誘
電率７）を用いて０．２ｐＦの容量を形成するには３６
μｍ×３６μｍの面積が必要である。通常画素電極エッ
ジ近傍での液晶配向不良が発生しやすい部分を隠してし
まうこと、ＴＦＴや信号線配線が占める面積が必要であ
ることから、１ドット９０μｍ×３０μｍ程度で開口率
は１０％程度まで落ち込む。即ち従来技術ではこの程度
の精細度が限界である。

【００１１】

【発明が解決しようとする課題】そこで本発明は、必要
な蓄積容量を確保し、かつ開口率低下のないアクティブ
マトリックス型液晶表示装置を、歩留まりを落とすこと
なく提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係るアクティブ
マトリックス型液晶表示装置は、一対の透明絶縁性基板
の間に液晶層を配設し、うち一方の透明基板上に複数の
ゲート配線と複数のソース配線とを交差させてマトリッ
クス状に配設し、これらの各交点に薄膜トランジスタを
配設し、各薄膜トランジスタに接続して形成された透明
画素電極によって液晶を駆動する液晶表示装置におい
て、前記透明基板上に第一の透明導電性膜電極を、少な
くとも各画素電極が配置される範囲全体を覆うように設
け、その上に第一の透明絶縁性膜を形成し、該絶縁膜上
に、前記複数のゲート配線、前記複数のソース配線、及
び前記複数の薄膜トランジスタとともに前記複数の各透
明画素電極を設け、前記第一の透明導電性電極と前記各
透明画素電極との間で蓄積容量を形成している。

【００１３】かかるアクティブマトリックス型液晶表示
装置によれば、各画素における蓄積容量は、表示画面領
域のほぼ全面を覆っている第一の透明導電性膜電極画素
電極と、各画素における透明画素電極とが重なる部分で
形成される。従って開口率を低下させることなく必要な
蓄積容量を確保できる。

【００１４】前述の透明導電性薄膜の材料としては、イ
ンジウムスズ酸化物(以下ＩＴＯ)、インジウム亜鉛酸化
物(ＩＺＯ）などが好適である。膜厚や膜抵抗に関して
は、全面に一定の電圧を印加できる程度で充分であり、
実質的に任意に設定することができる。

【００１５】その上に形成される第一の透明絶縁性膜の
材質は、絶縁耐圧の面から信頼性があり、かつ誘電率が
できるだけ高い材料が望ましい。具体的には窒化珪素物
や酸化珪素物などが好適である。一方その膜厚は、５０
０ｎｍ以下であることが望ましい。それは第一の透明絶
縁性膜の膜厚を厚くすると絶縁耐圧の面では有利である
が、厚すぎると徒にリードタイムや材料費の増大を招く
上、形成される蓄積容量値が小さくなるためである。

【００１６】形成される蓄積容量値としては、画素電極
に書き込まれた電圧を１フレーム周期分保持するのに必
要な容量値である、一画素あたり０．１ないし０．３ｐ
Ｆが望ましい。これより小さい場合は必要な蓄積容量値
が得られず、フリッカー等の表示不良が発生する。これ
より大きい場合、画素電極の書き込みに大きな電流が必
要になり、薄膜トランジスタを大きく設計せざるを得な
くなるため、開口率が低下する。

【００１７】形成可能な蓄積容量値は、実質的に第一の
透明絶縁性膜の厚さに反比例し、第一の透明絶縁性膜誘
電率、及び各画素電極の面積に比例する。各画素電極の
面積は液晶表示装置の精細度と事実上反比例の関係にあ
る。即ち第一の透明絶縁性膜の材質と厚さが決まれば、
それに応じた液晶表示装置の精細度としての望ましい領
域が決まる。一例として、ＲＧＢ３画素で１ドットを形
成するカラー液晶表示装置を、第一の透明絶縁性膜とし
て厚さ３００ｎｍの窒化珪素を用いて作製する場合、１
ドットが１５０μｍ角〜７５μｍ角に相当する精細度が
より好適である。

【００１８】前述の第一の透明絶縁性膜を形成する方法
としては、その前後に成膜される第一の透明導電性膜と
金属膜と同一真空装置内で、連続して成膜できる方法で
あることが、リードタイム等の観点からより望ましい。
現状ではＩＴＯや金属膜がスパッタ法で成膜されるのが
一般的であることから、スパッタ法が望ましい。

【００１９】

【発明の実施の形態】以下に本発明に係るアクティブマ
トリックス型液晶表示装置の実施の形態を、図面に基づ
いて説明する。図１はこの実施の形態を示す断面図であ
る。図２はこの実施の形態にて使用される薄膜トランジ
スタアレイ基板を示す平面図であり、図２（Ａ）が平面
図、図２（Ｂ）が２Ｂ−２Ｂ’線上での断面図、図２
（Ｃ）が２Ｃ−２Ｃ’線上での断面図である。

【００２０】図１、及び図２において、１ａ、１ｂはガ
ラスからなる透明絶縁性基板であり、これらにより液晶
層１４が挟まれて薄膜トランジスタ型液晶表示装置を形
成している。このうち薄膜トランジスタアレイ側ガラス
基板１ａの上に、ＩＴＯからなる第一の透明導電性膜電
極２が形成されている。この透明電極２は後述する画素
電極１１ａが配置される範囲全体を覆うように設けられ
ている。第一の透明導電性膜電極２の上に第一の透明絶
縁性膜３が形成されている。更にこの絶縁膜３の上に図
２（Ａ）に示すようなゲート配線４ａとソース配線８ａ
が複数マトリックス状に配設されている。これら配線の
各交点には、逆スタガー型薄膜トランジスタが設けられ
ている。即ち第一の透明絶縁性膜３の上にゲート配線４
ａ及びゲート電極４ｂが一体的に設けられ、その上に窒
化珪素からなるゲート絶縁膜５が設けられている。

【００２１】ゲート電極４ａの上方には、ゲート絶縁膜
５を介してアモルファスシリコンからなる半導体層６が
アイランド状に設けられている。この半導体層６の左右
両側から、オーミック接続のためのリンを添加したアモ
ルファスシリコンｎ⁺層７を介してソース電極８ｂ、ド
レイン電極８ｃに電気的に接続されて設けられている。
これらゲート絶縁膜５、半導体層６、ドレイン電極８
ｃ、ソース電極８ｂ、及びソース電極８ｂと一体的に形
成されるソース配線８ａの上に窒化珪素からなるパッシ
ベーション膜９が設けられている。

【００２２】ドレイン電極８ｃの上のパッシベーション
膜９には、コンタクト孔１０ａが設けられ、パッシベー
ション膜９上に設けられる画素電極１１とドレイン電極
８ｃが電気的に導通している。そして画素電極１１ａ及
びパッシベーション膜９の上には配向膜１２が形成され
ている。

【００２３】かかる構成においては、図２（Ｃ）中の点
線にて示すように、各透明画素電極１１ａとの概略全領
域と、第一の透明導電性膜電極２と、これらの間に配設
された、第一の透明絶縁性膜３、ゲート絶縁膜５、及び
パッシベーション膜９によって蓄積容量Ｃが形成されて
いる。なお第一の透明導電性膜電極２には、図３（Ｊ）
に示すように、上記絶縁膜３、５、及び９をエッチング
してなるコンタクト孔１０ｂを介してコモン電極１１ｂ
に電気的に接続され、対向基板と同じ電圧が印可され
る。対向基板１ｂの液晶層１４側の面には、ブラックマ
トリックス１６が形成され、その上に対向電極１５が形
成され、さらにその上に配向膜１３が形成されている。

【００２４】前述のコンタクト孔１０ｂは、基板１ａ上
に少なくとも１箇所あればよい。また、蓄積容量を形成
する各絶縁膜として、本例では工程中に成膜される全て
の絶縁膜を用いたが、このうちいくつかがフォトエッチ
ングにより除去される、あるいは画素電極１１ａを形成
した後で成膜されるような構造であってもかまわない。

【００２５】

【実施例】本発明を用いて、対角６インチの３０７２×
７６８画素を有する、高精細液晶表示装置用薄膜トラン
ジスタアレイ基板を図３（Ａ）ないし図３（Ｅ）及び図
４（Ａ）ないし図４（Ｅ）に示すようにして作製した。
この液晶表示装置は１ピクセルは１２０μｍ角、１ドッ
ト１２０μｍ×４０μｍの精細度である。

【００２６】まず、１５２．４ｍｍ角のガラス基板１を
洗浄した後に、蓄積容量を形成するための第一の透明導
電性薄膜２としてＩＴＯを５０ｎｍ、第一の透明絶縁性
薄膜３としてＳｉＯ₂を３００ｎｍ、ゲート配線４ａ及
びゲート電極４ｂを形成するための金属膜１８としてＡ
ｌ膜を５０ｎｍ、同一真空装置内でスパッタ法にて連続
成膜した。

【００２７】ついで図３（Ａ）、図３（Ｂ）に示すよう
に、フォトレジストパターン１８を形成し、Ａｌ膜１９
をエッチング加工し、ゲート配線４ａ及びゲート電極４
ｂを形成した。続いてゲート絶縁膜５としてＳｉＮ_x（x
は概ね１．３３近くの数）を３００ｎｍ、半導体層６と
して非ドープのアモルファスシリコン（以下ａ−Ｓｉ
(i)）を１００ｎｍ、そしてオーミック接続層７とし
て、リンを約１％ドープしたｎ⁺型アモルファスシリコ
ン（以下ａ−Ｓｉ(n⁺)）を５０ｎｍプラズマＣＶＤ法に
て連続して成膜した。

【００２８】さらに図３（Ｃ）、図３（Ｄ）に示すよう
に、フォトレジストパターン２８を形成し、ａ−Ｓｉ(n
⁺)７及びａ−Ｓｉ(i)６をエッチング加工し、ついでゲ
ート配線４ａへのコンタクト孔をゲート絶縁膜５に形成
した。

【００２９】次に図３（Ｅ）、図４（Ａ）に示すよう
に、ソース配線８ａ及びソース電極８ｂ、ドレイン電極
８ｃを形成するための金属材料２０としてＣｒ膜を１５
０ｎｍスパッタ法にて成膜した。続いてフォトレジスト
パターン３８を形成し、Ｃｒ膜２０をエッチング加工し
て信号線配線及びソース電極８ｂとドレイン電極８ｃ形
成した。更に図４（Ｂ）に示すように、同じレジストパ
ターン３８を使ってａ−Ｓｉ(ｎ⁺)７をエッチングし、
薄膜トランジスタのチャネルを形成した。

【００３０】そして図４（Ｃ）に示すように、プラズマ
ＣＶＤ法により、パッシベーション膜９としてＳｉＮ_x
を４００ｎｍ成膜し、続いてフォトレジストパターン１
８を形成した。ついで図４（Ｄ）に示すように、ＳｉＮ
_x９、５、２をエッチング加工して、ソース電極８ｃ上
にコンタクト孔１０ａを各画素に、また表示画面領域外
の１箇所に、第一のＩＴＯ２へのコンタクト孔１０ｂを
形成した。最後に図４（Ｅ）に示すように、画素電極１
１ａ及び各接続端子を形成するための透明導電材料とし
てＩＴＯを１００ｎｍスパッタ法にて成膜し、フォトエ
ッチにて画素電極１１ａと、ソース、ゲート及び、蓄積
容量の接続端子１１ｂを形成した。（ソース、ゲート端
子部分については図示せず。）

【００３１】以上のようにして作製した薄膜トランジス
タアレイを用いた液晶表示装置は、開口率５２％を達成
した。同じパターンルールを用いて従来の方法に基づい
て作製したときの開口率４１％に比べ、大きく向上し
た。蓄積容量値は０．１８ｐＦと必要かつ十分な大きさ
を確保できた。

【００３２】本例の液晶表示装置は１ピクセル１２０μ
ｍ角と、現在発表されている液晶表示装置の中では非常
に高精細ではあるが、本発明が最大効果を得られる精細
度の範囲の中では低い部類に入る。このため第一の透明
絶縁性薄膜として３００ｎｍ厚のＳｉＯ₂（比誘電率
４）を用いて蓄積容量の値を押さえて必要かつ十分な蓄
積容量値を確保している。

【００３３】更に高精細にした場合でも、第一の透明絶
縁性薄膜として比誘電率のより高いＳｉＮ_x（７．０）
を用いる、あるいは本例ではパッシベーション膜９の上
に画素電極１１ａを配置しているが、これをパッシベー
ション膜９の下に配置する等の方法で十分な蓄積容量値
を確保でき、１ピクセル７５μｍ角程度までは十分対応
できる。

【００３４】

【発明の効果】叙上のとおり、本発明かかるアクティブ
マトリックス型液晶表示装置は、必要な蓄積容量を確保
し、かつ開口率の低下がない。

【図面の簡単な説明】

【図１】本発明に係る液晶表示装置の一実施の形態を示
す断面図である。

【図２】図１に示した実施の形態にて使用した薄膜トラ
ンジスタアレイ基板を示す図であり、図２（Ａ）は平面
図、図２（Ｂ）は図２（Ａ）における２Ｂ−２Ｂ’線に
沿った断面図、図２（Ｃ）は図２（Ａ）における２Ｃ−
２Ｃ’線に沿った断面図である。

【図３】図２に示した薄膜トランジスタアレイ基板を製
造する工程説明図である。

【図４】図２に示した薄膜トランジスタアレイ基板を製
造する工程説明図であって、図３に示した工程に続いた
工程の説明図である。

【図５】従来の薄膜トランジスタアレイ基板を示す図で
あり、図５（Ａ）は平面図、図４（Ｂ）は図５（Ａ）に
おける５Ｂ−５Ｂ’線に沿った断面図、図５（Ｃ）は図
４（Ａ）における５Ｃ−５Ｃ’線に沿った断面図であ
る。

【符号の説明】

１ａ，１ｂ ガラス基板 ２ 第一の透明導電膜（ＩＴＯ）電極 ３ 第一の透明絶縁性薄膜 ４ａ ゲート配線 ４ｂ ゲート電極 ５ ゲート絶縁膜 ８ａ ソース配線 ８ｂ ソース電極 ８ｃ ドレイン電極 ９ パッシベーション膜 １１ 画素電極 １２ 薄膜トランジスタ １４ 液晶層 Ｃ 蓄積容量

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA28 JA29 JA33 JA35 JA38 JA39 JA42 JA43 JA46 JB13 JB23 JB27 JB32 JB33 JB36 JB38 JB51 JB57 JB63 JB69 KA05 KA07 KA12 KA16 KA18 KA24 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA07 NA25 PA06 5F110 BB01 CC07 DD02 DD13 DD24 EE03 EE44 FF03 FF30 GG02 GG15 GG25 GG35 GG45 HK04 HK07 HK09 HK16 HK21 HK25 HK33 HK35 HM18 NN02 NN04 NN24 NN35 NN72 QQ09

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一対の透明絶縁性基板の間に液晶層を配
   設し、うち一方の透明基板上に複数のゲート配線と複数
   のソース配線とを交差させてマトリックス状に配設し、
   これらの各交点に薄膜トランジスタを配設し、各薄膜ト
   ランジスタに接続して形成された透明画素電極によって
   液晶を駆動する液晶表示装置において、前記透明基板上
   に第一の透明導電性膜電極を、少なくとも前記各画素電
   極が配置される範囲全体を覆うように設け、その上に第
   一の透明絶縁性膜を形成し、該絶縁膜上に、前記複数の
   ゲート配線、前記複数のソース配線、及び前記複数の薄
   膜トランジスタとともに前記複数の透明画素電極を設
   け、前記第一の透明導電性電極と前記各透明画素電極の
   間で蓄積容量を形成したこと特徴とするアクティブマト
   リックス型液晶表示装置。
2. 【請求項２】請求項１記載の液晶表示装置において、前
   記蓄積容量の値が０．１ないし０．３ｐＦであることを
   特徴とするアクティブマトリックス型液晶表示装置。
3. 【請求項３】請求項１記載の液晶表示装置において、前
   記第一の透明絶縁性膜の膜厚が５００ｎｍ以下であるこ
   とを特徴とするアクティブマトリックス型液晶表示装
   置。