JPH1117767A - シリアルインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】大容量のデータを所定の規格に合わせたパケッ
トにして送受信でき、円滑な送受信処理をことができる
シリアルインタフェース回路を提供する。 【解決手段】送信用ＦＩＦＯ１０３によるローレベルの
エンプティ信号Ｓ１０３を受けて、その格納パケットの
読み出しを行い、また、要求用ＦＩＦＯ１２４によるロ
ーレベルのエンプティ信号Ｓ１２４を受けて、その格納
パケットの読み出しを行い、送信用ＦＩＦＯ１０３によ
るローレベルのエンプティ信号Ｓ１０３および要求用Ｆ
ＩＦＯ１２４によるローレベルのエンプティ信号Ｓ１２
４を同時に受けたときには、送信用ＦＩＦＯ１０３の格
納データを優先的に読み出しリンクコア１０１に出力す
るトランザクションコントローラ１２６を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルシリア
ルインタフェース回路に係り、特にＨＤＤ（Ｈard Disk
Drive) 、ＤＶＤ(Digital Video Disk)−ＲＯＭ、ＣＤ
(Compact Disk)−ＲＯＭ、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路に関するものである。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、２つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledge の要求、受信確認を行うアシンクロナス（Asynch
ronous) 転送であり、他の一つはあるノードから１２５
μｓに１回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、ＩＥＥＥ１３９４規
格では、取り扱う最小データの単位は１クワドレット(q
uadlet) （＝４バイト＝３２ビット）である。

【０００５】ＩＥＥＥ１３９４規格では、通常、コンピ
ュータデータは、図５に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図５
（ａ）に示すように、バスを獲得するためのアービトレ
ーション（ａｒｂ）、データを転送するパケットトラン
スミッション、およびアクノリッジメント（ａｃｋ）の
３つの遷移状態をとる。

【０００６】そして、パケットトランスミッションの実
行は、図５（ｂ）に示すようなフォーマットで行われ
る。転送パケットの第１クワドレットは、１６ビットの
デスティネーションＩＤ(destination ID)領域、６ビッ
トのトランザクション ラベルｔｌ(transaction labe
l) 領域、２ビットのリトライ コードｒｔ(retry cod
e)領域、４ビットのトランザクション コードｔｃｏｄ
ｅ(transanction code) 領域、および４ビットのプライ
オリティｐｒｉ(priority)領域から構成されている。デ
スティネーションＩＤ領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。

【０００７】第２クワドレットおよび第３クワドレット
は、１６ビットのソースＩＤ(source ID) 領域、および
４８ビットのデスティネーション オフセット(destina
tionoffset)領域により構成されている。ソースＩＤ領
域はこのパケットを送ったノードＩＤを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション ノ
ードのアドレス空間のアドレスを示す。

【０００８】第４クワドレットは、１６ビットのデータ
長(data length) 領域、および１６ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はｔｃ
ｏｄｅがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。

【０００９】データフィールド領域(data field)の前の
クワドレットに付加されたヘッダＣＲＣ（header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータＣＲＣ（data CRC) 領域は、データフィールド
の誤り検出符号である。

【００１０】

【発明が解決しようとする課題】ところで、上述したよ
うに、アシンクロナス転送で行われる通常のコンピュー
タデータの転送では、そのプロトコルとして、ＳＢＰ−
２(Serial Bus Protocol-2) が用いられる。このプロト
コルによると、ストレージデバイス(Storage Device)で
あるターゲット(Target)からホストコンピュータ(Host
Computer) であるイニシエータ(Initiator) にデータを
転送するときは、ストレージデバイスからホストコンピ
ュータのメモリへデータを書き込む形で、またホストコ
ンピュータからターゲットにデータを転送するときは、
ストレージデバイスがホストコンピュータのメモリのデ
ータを読み出す形で転送が行われる。

【００１１】しかしながら、ストレージデバイスに格納
される、あるいはストレージデバイスから読み出される
大容量のデータをＩＥＥＥ１３９４規格のパケットにし
て、送受信するための、いわゆるトランザクション・レ
イヤ(Transaction Layer) をコントロールする処理系回
路システムが未だ確立されていない。また、トラザショ
ン系における通信エラーの検出、判別回路も実現する必
要がある。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、大容量のデータを所定の規格に
合わせたパケットにして送受信することができ、また、
円滑な送受信処理をすることができるシリアルインタフ
ェース回路を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送受信を行
うシリアルインタフェース回路であって、自ノードと他
ノードとの間での第１種のデータ用送信パケットを生成
する第１の送信パケット生成回路と、自ノードと他ノー
ドとの間での第２種のデータ用送信パケットを生成する
第２の送信パケット生成回路と、上記第１の送信パケッ
ト生成回路で生成された第１種のデータ用送信パケット
の送信要求および上記第２種の送信パケット生成回路で
生成された第２種のデータ用送信パケットの送信要求が
あるときに、第１種のデータ用送信パケットまたは第２
種のデータ用送信パケットを上記シリアルインタフェー
スバスに転送するデータ処理回路とを有する。

【００１４】また、本発明は、自ノードとシリアルイン
タフェースバスを介して接続された他ノード間でパケッ
トの送受信を行うシリアルインタフェース回路であっ
て、自ノードと他ノードとの間での第１種のデータ用送
信パケットを生成する第１の送信パケット生成回路と、
上記第１の送信パケット生成回路で生成された第１種の
データ用送信パケットが格納される第１の記憶手段と、
自ノードと他ノードとの間での第２種のデータ用送信パ
ケットを生成する第２の送信パケット生成回路と、上記
第２の送信パケット生成回路で生成された第２種のデー
タ用送信パケットが格納される第２の記憶手段と、上記
第１の記憶手段に格納された第１種のデータ用送信パケ
ットの送信要求および上記第２の記憶手段に格納された
第２種のデータ用送信パケットの送信要求があるとき
に、第１種のデータ用送信パケットまたは第２種のデー
タ用送信パケットを上記シリアルインタフェースバスに
転送するデータ処理回路とを有する。

【００１５】また、本発明では、データ処理回路は、上
記第１種のデータ用送信パケットの送信要求および上記
第２種のデータ用送信パケットの送信要求が同時に発生
したときは、第２種のデータ用送信パケットを優先して
上記シリアルインタフェースバスに転送する。

【００１６】また、本発明では、上記第１種のデータは
上記第２種のデータより送信する容量が大きくかつ高速
に処理されるデータである。

【００１７】また、本発明の回路によれば、たとえばハ
ードディスク等のコンピュータ周辺機器の大容量かつア
クセスの速いストレージデータである第１種のデータを
送信する場合には、第１の送信パケット生成回路でこの
第１種のデータ用送信パケットが生成され、データ処理
回路に対して、直接、あるいは第１の記憶手段に格納さ
れてデータ処理回路が読み出す形で供給される。一方、
コマンド等のデータである第２種のデータを送信する場
合には、第２の送信パケット生成回路でこの第２種のデ
ータ用送信パケットが生成され、データ処理回路に対し
て、直接、あるいは第２の記憶手段に格納されてデータ
処理回路が読み出す形で供給される。データ処理回路で
は、これらの第１種のデータ用送信パケットまたは第２
種のデータ用送信パケットを受けると、シリアルインタ
フェースバスへの転送処理が行われる。そして、第１種
のデータ用送信パケットの送信要求および第２種のデー
タ用送信パケットの送信要求が同時に発生したときは、
第２種のデータ用送信パケットが優先してシリアルイン
タフェースバスに転送される。

【００１８】

【発明の実施の形態】図１は、本発明に係るＩＥＥＥ１
３９４シリアルインタフェース回路の一実施形態を示す
ブロック構成図である。なお、このシリアルインタフェ
ース回路は、アシンクロナス通信で扱われるコンピュー
タデータの転送を行うことを目的として構成されてい
る。このため、図１においては、アイソクロナス通信系
回路の具体的な構成は図示していない。

【００１９】このシリアルインタフェース回路は、リン
ク／トランザクション・レイヤ集積回路１０、フィジカ
ル・レイヤ回路２０、ストレージデバイスとしての図示
しないハードディスクドライバ（ＨＤＤ）のコントロー
ラ３０、ホストコンピュータとしてのローカルプロセッ
サ４０により構成されている。

【００２０】リンク／トランザクション・レイヤ集積回
路１０は、リンク・レイヤ回路１００およびトランザク
ション・レイヤ回路１２０が集積化されて構成され、ロ
ーカルプロセッサ４０の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路２０の制御を行
う。

【００２１】リンク・レイヤ回路１００は、図１に示す
ように、リンクコア(Link Core))１０１、ＣＰＵインタ
フェース回路（Sub-CPU I/F ）１０２、アシンクロナス
通信で用いられる送信用ＦＩＦＯ（AT-FIFO:First-In F
irst-Out) １０３、受信用ＦＩＦＯ（AR-FIFO)１０４、
受信パケットを判別する分別回路(DeMux) １０５、セル
フＩＤ用リゾルバ(Resolver)１０６、およびコントロー
ルレジスタ（ControlRegisters 、以下ＣＲという）１
０７により構成されている。

【００２２】リンクコア１０１は、コマンドやコンピュ
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのＩＥＥＥ１３９４シリアルバス
ＢＳを直接ドライブするフィジカル・レイヤ回路２０と
のインタフェース回路、１２５μｓ毎にリセットされる
サイクルタイマ、サイクルモニタやＣＲＣ回路から構成
されている。また、図示しないハードディスクから読み
出され、トランザクション・レイヤ回路１２０で所定の
送信パケットとして生成されたコンピュータデータおよ
びローカルプロセッサ４０で生成されたコマンド等のデ
ータの送信パケットの送信処理等を行う。たとえば、後
述するトランザクション・レイヤ回路１２０のトランザ
クションコントローラ１２６から送るべきデータがある
旨の知らせを受けるとフィジカル・レイヤ回路２０を経
由して１３９４シリアルバスのアービトレーションを行
いバスを確保する。なお、図１では、上述したように、
アイソクロナス通信系のＦＩＦＯ等は省略している。

【００２３】ＣＰＵインタフェース回路１０２は、ロー
カルプロセッサ４０と送信用ＦＩＦＯ１０３、受信用Ｆ
ＩＦＯ１０４とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
４０とＣＲ１０７との各種データの送受信の調停を行
う。たとえば、イニシエータとしてのホストコンピュー
タからＩＥＥＥ１３９４インタフェースバスＢＳを送信
され、受信用ＦＩＦＯに格納されたストレージデバイス
としてのハードディスクのコントロール用コマンドをロ
ーカルプロセッサ４０に伝送する。

【００２４】ローカルプロセッサ４０からは、コンピュ
ータデータを送受信するためにトランザクション・レイ
ヤ回路１２０を起動させるためのデータがＣＰＵインタ
フェース１０２を通してＣＲ１０７にセット（ＡＤＰst
＝１）される。

【００２５】送信用ＦＩＦＯ１０３には、ローカルプロ
セッサ４０で生成されたコマンド等のデータ用であるＩ
ＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンク
ロナス通信用パケットが格納され、送信パケットが格納
されるとローレベルでアクティブのエンプティ信号Ｓ１
０３が後述するトランザクション・レイヤ回路１２０の
トランザクションコントローラ１２６に与えられる。ト
ランザクションコントローラ１２６では、ローレベルの
エンプティ信号Ｓ１０３を受けて、格納パケットの読み
出しが行われる。

【００２６】また、受信用ＦＩＦＯ１０４は、ＩＥＥＥ
１３９４シリアルバスＢＳを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路１０５により格納される。

【００２７】分別回路１０５は、リンクコア１０１を介
したアシンクロナス通信用パケットの第１クワドレッド
にあるトランザクションコードｔｃｏｄｅ(Transaction
code)およびトランザクションラベルｔｌ(Transaction
label) をチェックし、イニシエータであるホストコン
ピュータからターゲットであるトランザクション・レイ
ヤ回路に対しての応答パケット(Response Packet) であ
るかその他のパケットであるかの分別を行い、応答パケ
ットのみをトランザクション・レイヤ回路１２０に入力
させ、その他のパケットを受信用ＦＩＦＯ１０４に格納
する。

【００２８】なお、分別のチェックに用いられるトラン
ザクションラベルｔｌは共通に「ａ」にセットされ、ｔ
ｃｏｄｅ(Transaction code)は、書き込み(Write) の要
求（request)および応答(Response)、読み出し(Read)の
要求（Read request) および応答(Read Response) で異
なるデータがセットされる。具体的には、ｔｃｏｄｅ
は、書き込み要求（Write request)でクワドレット書き
込み(Quadlet Write) の場合には「０」、ブロック書き
込み(Block Write) の場合には「１」にセットされる。
また、書き込み応答(Write Response)の場合には「２」
にセットされる。読み出し要求（Read request) でクワ
ドレット読み出し(Quadlet Read)の場合には「４」、ブ
ロック読み出し(Block Read)の場合には「５」にセット
される。また、読み出し応答(Read Response) の場合に
は「６／７」にセットされる。

【００２９】リゾルバ１０６は、ＩＥＥＥ１３９４シリ
アルインタフェースバスＢＳを伝送されてきたセルフＩ
Ｄパケットを解析し、ＣＲ１０７に格納する。また、エ
ラーチェック、ノード数のカウント等の機能も有する。

【００３０】トランザクション・レイヤ回路１２０は、
コンピュータ周辺機器（本実施形態ではハードディス
ク）のデータをＳＢＰ−２(Serial Bus Protocol-2) 規
格に基づいて、アシンクロナスパケットとして自動的に
送信、受信をする機能を備えている。また、トランザク
ション・レイヤ回路１２０は、リトライ(Retry) 機能並
びにスプリットタイムアウト(Split Timeout) 検出機能
を備えている。リトライ機能は、要求パケットを送信し
た後、ack busy^* のＡｃｋコードが返ってきた場合、該
当する要求パケットを再送信する機能である。パケット
を再送信する場合、送信パケットの第１クワドレッドに
ある２ビットのｒｔ領域を「００」から「０１」にセッ
トしてコアリンク１０１に知らせ送信する。スプリット
タイムアウト(Split Timeout) 検出機能は、応答パケッ
トが返ってくるまでのタイムアウトを検出する機能であ
る。

【００３１】このトランザクション・レイヤ回路１２０
は、トランスポートデータインタフェース回路１２１、
要求パケット生成回路(SBPreq)１２２、応答パケットデ
コード回路(SBPRsp)１２３、要求用ＦＩＦＯ(Request F
IFO:ADPTF)１２４、応答用ＦＩＦＯ(Response FIFO:ADP
RF) １２５、およびトランザクションコントローラ１２
６により構成されている。そして、要求パケット生成回
路１２２、応答パケットデコード回路１２３、要求用Ｆ
ＩＦＯ１２４、応答用ＦＩＦＯ１２５、およびトランザ
クションコントローラ１２６によりデータ処理回路ＡＤ
Ｐが構成される。

【００３２】トランスポートデータインタフェース回路
１２１は、ＨＤＤコントローラ３０と要求パケット生成
回路１２２、応答パケットデコード回路１２３とのデー
タの送受信の調停を行う。

【００３３】要求パケット生成回路１２２は、リンク・
レイヤ回路１００のＣＲ１０７からデータ転送起動の指
示を受けると、送信（書き込み）の場合、ＳＢＰ−２規
格に従ってトランスポートデータインタフェース回路１
２１を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように１
個以上のデータに分け、ＣＲ１０７にセットされた転送
データ長等のデータに基づいてＳＢＰプロトコルのアド
レスを算出し、パケット毎に増加する１３９４バスアド
レスとトランザクションラベルｔｌ（＝ａ）やトランザ
クションコードｔｃｏｄｅ（たとえば１または５）等を
設定した４クラドレットからなる１３９４ヘッダを付加
して要求用ＦＩＦＯ１２４に格納する。また、受信（読
み出し）の場合には、ＳＢＰ−２規格に従って、ＣＲ１
０７にセットされた転送データ長等のデータに基づいて
ＳＢＰプロトコルのアドレスを算出し、パケット毎に増
加する１３９４バスアドレスとトランザクションラベル
ｔｌ（＝ａ）やトランザクションコードｔｃｏｄｅ（た
とえば１または５）等を設定し、指定されたアドレス、
データ長分の１３９４ブロック読み出し要求コマンド(B
lock read Request Command)を１個以上のパケットにし
て要求用ＦＩＦＯ１２４に格納する。

【００３４】なお、要求パケット生成回路１２２は、送
信および受信時には、ＣＲ１０７にて指定される最大長
データmax-payload を受けて送信する要求パケットに対
する応答パケットの最大データ長を計算する。この最大
データ長（バイト）maxpl は次式に基づいて求められ
る。

【００３５】

【数１】maxpl ＝２^{(max,Payload+2)} …（１）

【００３６】応答パケットデコード回路１２３は、受信
時に応答用ＦＩＦＯ１２５に格納されたデータを読み出
し、１３９４ヘッダを取り除いて、データを所定のタイ
ミングでトランスポートデータインタフェース回路１２
１を介してＨＤＤコントローラ３０に出力する。

【００３７】要求用ＦＩＦＯ１２４は、送信（書き込
み）時にはパケット化された送信データが格納され、受
信（読み出し）の場合には、１３９４ブロック読み出し
要求コマンドが格納される。なお、要求用ＦＩＦＯ１２
４は、送るべきデータを記憶しているときは、その旨を
示すたとえばローレベル（「０」）でアクティブのエン
プティ信号Ｓ１２４をトランザクションコントローラ１
２６に出力する。トランザクションコントローラ１２６
では、ローレベルのエンプティ信号Ｓ１２４を受けて、
格納パケットの読み出しが行われる。

【００３８】応答用ＦＩＦＯ１２５は、受信（読み出
し）の場合には、ホストコンピュータ側から１３９４シ
リアルバスＢＳを伝送されてきた受信データが格納され
る。なお、応答用ＦＩＦＯ１２５は、残りの記憶容量を
示す信号Ｓ１２５をトランザクションコントローラ１２
６に出力する。

【００３９】トランザクションコントローラ１２６は、
送信時に要求用ＦＩＦＯ１２４に格納されたパケット化
された送信データおよび送信用ＦＩＦＯ１０３に格納さ
れた送信データ、並びに受信時に要求用ＦＩＦＯ１２４
に格納された１３９４ブロック読み出し要求コマンド
（要求パケット）のリンク・レイヤコア回路１００のリ
ンクコア１０１への出力制御を行う。また、送信時に、
リンク・レイヤ回路１００の分別回路１０５からの応答
パケットを受けて、そのリトライコードｒｃｏｄｅをＣ
Ｒ１０７に書き込み、受信時には分別回路１０５からの
応答パケットを応答用ＦＩＦＯ１２５に格納する。

【００４０】なお、トランザクションコントローラ１２
６は、送信用ＦＩＦＯ１０３によるローレベルのエンプ
ティ信号Ｓ１０３を受けて、その格納パケットの読み出
しを行い、また、要求用ＦＩＦＯ１２４によるローレベ
ルのエンプティ信号Ｓ１２４を受けて、その格納パケッ
トの読み出しを行う。そして、トランザクションコント
ローラ１２６は、送信用ＦＩＦＯ１０３によるローレベ
ルのエンプティ信号Ｓ１０３および要求用ＦＩＦＯ１２
４によるローレベルのエンプティ信号Ｓ１２４を同時に
受けたときには、送信用ＦＩＦＯ１０３の格納データを
優先的に読み出しリンクコア１０１に出力する。図２
は、この処理フローを示す図である。

【００４１】次に、上記構成において、ＳＢＰ−２規格
で決められたパケットを転送する場合のコンピュータデ
ータの送信および受信動作を説明する。

【００４２】まず、送信動作、すなわち、ターゲットで
あるハードディスクからイニシエータであるホストコン
ピュータにデータを転送するときであって、ストレージ
デバイス（ハードディスク）からホストコンピュータの
メモリへデータを書き込む動作を行う場合について説明
する。

【００４３】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ(Operatio Request Block)等のパケットデータがフ
ィジカル・レイヤ回路２０、リンク・レイヤ回路１００
のリンクコア１０１を介して分別回路１０５に入力され
る。

【００４４】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路１２０が起動される。

【００４５】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、ト
ランスポートインタフェース１２１を介してＨＤＤコン
トローラ３０に対してのデータの要求が始められる。要
求に応じ、トランスポートインタフェース１２１を介し
て送られたきた送信データは、要求パケット生成回路１
２２においてＳＢＰ−２規格に従ってトランスポートデ
ータインタフェース回路１２１を介して得た図示しない
ハードディスクに記録されたコンピュータデータをパケ
ットに分けられるように１個以上のデータに分けられ、
ＣＲ１０７にセットされた転送データ長等のデータに基
づいてＳＢＰプロトコルのアドレスが算出され、パケッ
ト毎に増加する１３９４バスアドレスとトランザクショ
ンラベルｔｌ（＝ａ）やトランザクションコードｔｃｏ
ｄｅ（たとえば１または５）等が設定された４クラドレ
ットからなる１３９４ヘッダが付加されて要求用ＦＩＦ
Ｏ１２４に格納される。

【００４６】要求用１ＦＩＦＯ１２４に１つの１３９４
パケットサイズ以上のデータが格納され、ローレベルの
エンプティ信号Ｓ１２４がトランザクションコントロー
ラ１２６に入力さると、その格納パケットの読み出しが
行われ、そのデータはトランザクションコントローラ１
２６によりリンク・レイヤ回路１００のリンクコア１０
１に送られる。そして、リンクコア１０１によって、フ
ィジカル・レイヤ回路２０を介して１３９４シリアルバ
スＢＳに対しアービトレーションが掛けられる。これに
より、バスの獲得ができたならば、転送データを含む書
き込み要求パケット(Write Request Packet)がフィジカ
ル・レイヤ回路２０、１３９４シリアルバスＢＳを介し
てホストコンピュータに送信される。

【００４７】なお、このとき、トランザクションコント
ローラ１２６に対して、送信用ＦＩＦＯ１０３によるロ
ーレベルのエンプティ信号Ｓ１０３および要求用ＦＩＦ
Ｏ１２４によるローレベルのエンプティ信号Ｓ１２４が
同時に入力されると、送信用ＦＩＦＯ１０３の格納デー
タが優先的に読み出され、リンクコア１０１に出力され
る。リンクコア１０１では、このコマンド等のデータの
送信のためのフィジカル・レイヤ回路２０を介して１３
９４シリアルバスＢＳに対しアービトレーションが掛け
られる。これにより、バスの獲得ができたならば、転送
が行われ、次に、要求用１ＦＩＦＯ１２４の格納データ
に対する読み出し、転送処理が行われる。

【００４８】送信後、ホストコンピュータから書き込み
要求パケットに対するＡｃｋコードと、場合によっては
書き込み応答パケット(Write Response Packet) が送ら
れてきて、フィジカル・レイヤ回路２０、リンク・レイ
ヤ回路１００のリンクコア１０１を介して分別回路１０
５に入力される。

【００４９】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路１２
０に対しての応答パケット(Response Packet) であると
判別されると、その応答パケットがトランザクション・
レイヤ回路１２０のトランザクションコントローラ１２
６に入力される。

【００５０】トランザクションコントローラ１２６で
は、入力された応答パケットのＡｃｋコードと応答コー
ド(Response code) が正常ならば次のデータのリンクコ
ア１０１への送出が行われる。以上の動作が繰り返され
て、コンピュータデータのホストコンピュータのメモリ
への書き込み（送信）動作が行われる。

【００５１】以上の送信に関するトランザクション・レ
イヤ回路１２０の動作の概略を図３に示す。

【００５２】次に、受信動作、すなわち、ホストコンピ
ュータからターゲットにデータを転送するときであっ
て、ストレージデバイス（ハードディスク）がホストコ
ンピュータのメモリのデータを読み出す動作を行う場合
について説明する。

【００５３】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ(Operatio Request Block)等のパケットデータがフ
ィジカル・レイヤ回路２０、リンク・レイヤ回路１００
のリンクコア１０１を介して分別回路１０５に入力され
る。

【００５４】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路１２０が起動される。

【００５５】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、Ｓ
ＢＰ−２規格に従って、ＣＲ１０７にセットされた転送
データ長等のデータに基づいてＳＢＰプロトコルのアド
レスが算出され、パケット毎に増加する１３９４バスア
ドレスとトランザクションラベルｔｌ（＝ａ）やトラン
ザクションコードｔｃｏｄｅ（たとえば１または５）等
が設定され、指定されたアドレス、データ長分の１３９
４ブロック読み出し要求コマンド(Block readRequest C
ommand)がパケット化されて要求用ＦＩＦＯ１２４に格
納される。

【００５６】要求用ＦＩＦＯ１２４に格納された読み出
し要求コマンドパケットは、トランザクションコントロ
ーラ１２６によりリンク・レイヤ回路１００のリンクコ
ア１０１に送られる。そして、リンクコア１０１によっ
て、フィジカル・レイヤ回路２０を介して１３９４シリ
アルバスＢＳに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路２０、１３９４シリアルバスＢＳを介してホストコ
ンピュータに送信される。

【００５７】送信後、ホストコンピュータから読み出し
要求パケットに対するＡｃｋコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット（Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路２０、リンク・レイヤ回路１００のリンクコア１０
１を介して分別回路１０５に入力される。

【００５８】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路１２０のトランザクションコントローラ１２６に入
力される。

【００５９】トランザクションコントローラ１２６で
は、分別回路１０５からの応答パケットが応答用ＦＩＦ
Ｏ１２５に格納される。応答用ＦＩＦＯ１２５に格納さ
れたデータは、応答パケットデコード回路１２３によっ
て読み出され、１３９４ヘッダが取り除かれて、所定の
タイミングでトランスポートデータインタフェース回路
１２１を介してＨＤＤコントローラ３０に出力される。
以上の動作が繰り返されて、コンピュータデータのスト
レージデバイス（ハードディスク）への書き込み（受
信）動作が行われる。

【００６０】以上の受信に関するトランザクション・レ
イヤ回路１２９の動作の概略を図４に示す。

【００６１】以上説明したように、本実施形態によれ
ば、ストレージデバイスが接続され、ストレージデバイ
スのデータを読み出し、自己指定のトランザクションラ
ベルを付加して送信アシンクロナスパケットとしてシリ
アルインタフェースバスＢＳに送出し、他ノードのデー
タを当該ストレージデバイスへ転送する場合に、自己指
定のラベルを付加した要求パケットを生成してシリアル
インタフェースバスＢＳに送出し、他ノードからのこの
要求パケットに対する応答パケットを受信し、応答パケ
ットからデータ部を取り出してストレージデバイスへ転
送するデータ処理回路としてのトランザクション・レイ
ヤ回路１２０を設けたので、ストレージデバイスに格納
される、あるいはストレージデバイスから読み出される
大容量のデータをＳＢＰ−２規格に合わせてたＩＥＥＥ
１３９４パケットにして送受信することができ、ＩＥＥ
Ｅ１３９４シリアルバスインタフェースのアシンクロナ
スパケットを用いて大容量のデータ転送を実現すること
ができる。そして、ＳＢＰ−２規格に基づいたＯＲＢの
フェッチ、データ転送、イニシエータへのステイタス送
信といったシーケンスを簡略化でき、ディスクドライ
バ、テープストリーマ等のコンピュータ周辺機器のデー
タをＩＥＥＥ１３９４シリアルバスに接続する際に最適
な設計が可能となる。

【００６２】さらに、トランザクション・レイヤ回路１
２０に要求用ＦＩＦＯ１２４および応答用ＦＩＦＯ１２
５を設けるとともに、リンク・レイヤ回路１００に送信
用ＦＩＦＯ１０３および受信用ＦＩＦＯ１０４を設けた
ので、要求用ＦＩＦＯ１２４および応答用ＦＩＦＯ１２
５によるデータのやりとりと並列して、データ以外の通
常の１３９４パケットの送受信を行うことができる。

【００６３】また、送信用ＦＩＦＯ１０３によるローレ
ベルのエンプティ信号Ｓ１０３を受けて、その格納パケ
ットの読み出しを行い、また、要求用ＦＩＦＯ１２４に
よるローレベルのエンプティ信号Ｓ１２４を受けて、そ
の格納パケットの読み出しを行い、送信用ＦＩＦＯ１０
３によるローレベルのエンプティ信号Ｓ１０３および要
求用ＦＩＦＯ１２４によるローレベルのエンプティ信号
Ｓ１２４を同時に受けたときには、送信用ＦＩＦＯ１０
３の格納データを優先的に読み出しリンクコア１０１に
出力するトランザクションコントローラ１２６を設けた
ので、データのやりとりと並列して、データ以外の通常
の１３９４パケットの送受信を行うことができることは
もとより、たとえばトランザクション・レイヤ回路１２
０側で致命的なエラーがおきてデータの読み出し／書き
込み動作が止まってしまったとしても、データの次の入
力されてくるコマンドの読み出しができなることがな
く、データの読み出し／書き込みの状況にかかわりなく
コマンドの受信を円滑に行うことができる利点がある。

【００６４】また、リンクコア１０１を介したアシンク
ロナス通信用パケットの第１クワドレッドにあるトラン
ザクションコードｔｃｏｄｅ(Transaction code)および
トランザクションラベルｔｌ(Transaction label) をチ
ェックし、イニシエータであるホストコンピュータから
ターゲットであるトランザクション・レイヤ回路に対し
ての応答パケット(Response Packet) であるかその他の
パケットであるかの分別を行い、応答パケットのみをト
ランザクション・レイヤ回路１２０に入力させ、その他
のパケットを受信用ＦＩＦＯ１０４に格納する分別回路
１０５を設けたので、たとえばトランザクション・レイ
ヤ回路１２０側で致命的なエラーがおきてデータの読み
出し／書き込み動作が止まってしまったとしても、デー
タの次の入力されてくるコマンドの読み出しができなる
ことがなく、データの読み出し／書き込みの状況にかか
わりなくコマンドの受信を円滑に行うことができる利点
がある。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
大容量のデータを所定の規格に合わせてたパケットにし
て送受信することができることはもとより、致命的なエ
ラーがおきてデータの読み出し／書き込み動作が止まっ
てしまったとしても、データの次の入力されてくるコマ
ンドの読み出しができなることがなく、データの読み出
し／書き込みの状況にかかわりなくコマンドの受信を円
滑に行うことができる利点がある。

【図面の簡単な説明】

【図１】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の一実施形態を示すブロック構成図であ
る。

【図２】本発明に係るトランザクションコントローラの
データ読み出しおよび転送動作の処理フローを示す図で
ある。

【図３】本発明に係るトランザクション・レイヤ回路に
おける送信動作の概略を示す図である。

【図４】本発明に係るトランザクション・レイヤ回路に
おける受信動作の概略を示す図である。

【図５】ＩＥＥＥ１３９４規格のアシンクロナス転送を
説明するための図である。

【符号の説明】

１０…リンク／トランザクションレイヤ集積回路、２０
…フィジカル・レイヤ回路、３０…ＨＤＤコントロー
ラ、４０…ローカルプロセッサ、１００，１００ａ…リ
ンク・レイヤ回路、１０１…リンクコア、１０２…ＣＰ
Ｕインタフェース回路、１０３…アシンクロナス送信用
ＦＩＦＯ、１０４…アシンクロナス受信用ＦＩＦＯ、１
０５，１０５ａ…分別回路、１０６…リゾルバ、１０７
…コントロールレジスタ、１２０…トランザクション・
レイヤ回路、１２１…トランスポートデータインタフェ
ース回路、１２１…要求パケット生成回路、１２３…応
答パケットデコード回路、１２４…要求用ＦＩＦＯ、１
２５…応答用ＦＩＦＯ、１２６…トランザクションコン
トローラ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 自ノードとシリアルインタフェースバス
   を介して接続された他ノード間でパケットの送受信を行
   うシリアルインタフェース回路であって、 自ノードと他ノードとの間での第１種のデータ用送信パ
   ケットを生成する第１の送信パケット生成回路と、 自ノードと他ノードとの間での第２種のデータ用送信パ
   ケットを生成する第２の送信パケット生成回路と、 上記第１の送信パケット生成回路で生成された第１種の
   データ用送信パケットの送信要求および上記第２種の送
   信パケット生成回路で生成された第２種のデータ用送信
   パケットの送信要求があるときに、第１種のデータ用送
   信パケットまたは第２種のデータ用送信パケットを上記
   シリアルインタフェースバスに転送するデータ処理回路
   とを有するシリアルインタフェース回路。
2. 【請求項２】 データ処理回路は、上記第１種のデータ
   用送信パケットの送信要求および上記第２種のデータ用
   送信パケットの送信要求が同時に発生したときは、第２
   種のデータ用送信パケットを優先して上記シリアルイン
   タフェースバスに転送する請求項１記載のシリアルイン
   タフェース回路。
3. 【請求項３】 上記第１種のデータは上記第２種のデー
   タより送信する容量が大きくかつ高速に処理されるデー
   タである請求項１記載のシリアルインタフェース回路。
4. 【請求項４】 上記第１種のデータは上記第２種のデー
   タより送信する容量が大きくかつ高速に処理されるデー
   タである請求項２記載のシリアルインタフェース回路。
5. 【請求項５】 自ノードとシリアルインタフェースバス
   を介して接続された他ノード間でパケットの送受信を行
   うシリアルインタフェース回路であって、 自ノードと他ノードとの間での第１種のデータ用送信パ
   ケットを生成する第１の送信パケット生成回路と、 上記第１の送信パケット生成回路で生成された第１種の
   データ用送信パケットが格納される第１の記憶手段と、 自ノードと他ノードとの間での第２種のデータ用送信パ
   ケットを生成する第２の送信パケット生成回路と、 上記第２の送信パケット生成回路で生成された第２種の
   データ用送信パケットが格納される第２の記憶手段と、 上記第１の記憶手段に格納された第１種のデータ用送信
   パケットの送信要求および上記第２の記憶手段に格納さ
   れた第２種のデータ用送信パケットの送信要求があると
   きに、第１種のデータ用送信パケットまたは第２種のデ
   ータ用送信パケットを上記シリアルインタフェースバス
   に転送するデータ処理回路とを有するシリアルインタフ
   ェース回路。
6. 【請求項６】 データ処理回路は、上記第１種のデータ
   用送信パケットの送信要求および上記第２種のデータ用
   送信パケットの送信要求が同時に発生したときは、第２
   種のデータ用送信パケットを優先して上記シリアルイン
   タフェースバスに転送する請求項５記載のシリアルイン
   タフェース回路。
7. 【請求項７】 上記第１種のデータは上記第２種のデー
   タより送信する容量が大きくかつ高速に処理されるデー
   タである請求項５記載のシリアルインタフェース回路。
8. 【請求項８】 上記第１種のデータは上記第２種のデー
   タより送信する容量が大きくかつ高速に処理されるデー
   タである請求項６記載のシリアルインタフェース回路。