JPH1117774A - シリアルインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】スプリットタイムアウトの検出を自動化でき、
大容量のデータを所定の規格に合わせてたパケットにし
て送受信でき、また、円滑な送受信処理をことができる
シリアルインタフェース回路を提供する。 【解決手段】他ノードからの応答がペンディングである
か否かを検出し、ペンディングであると検出した場合に
は検出信号Ｓ１２６１を出力するペンディング検出回路
１２６１と、ペンディング検出回路１２６１による検出
信号Ｓ１２６１を受けると起動して時間を計時するスプ
リットタイムカウンタ１２６２と、タイムアウト時間を
任意に設定可能なタイムアウトレジスタ１２６３と、ス
プリットタイムカウンタの時間がタイムアウトレジスタ
の設定時間に達するとスプリットタイムアウトであるこ
とを示すタイムアウト信号ＳＴＯを出力する比較回路１
２６４とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルシリア
ルインタフェース回路に係り、特にＨＤＤ（Ｈard Disk
Drive) 、ＤＶＤ(Digital Video Disk)−ＲＯＭ、ＣＤ
(Compact Disk)−ＲＯＭ、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路およびその信号処理方法に関するものであ
る。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、２つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledge の要求、受信確認を行うアシンクロナス（Asynch
ronous) 転送であり、他の一つはあるノードから１２５
μｓに１回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、ＩＥＥＥ１３９４規
格では、取り扱う最小データの単位は１クワドレット(q
uadlet) （＝４バイト＝３２ビット）である。

【０００５】ＩＥＥＥ１３９４規格では、通常、コンピ
ュータデータは、図７に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図７
（ａ）に示すように、バスを獲得するためのアービトレ
ーション（ａｒｂ）、データを転送するパケットトラン
スミッション、およびアクノリッジメント（ａｃｋ）の
３つの遷移状態をとる。

【０００６】そして、パケットトランスミッションの実
行は、図７（ｂ）に示すようなフォーマットで行われ
る。転送パケットの第１クワドレットは、１６ビットの
デスティネーションＩＤ(destination ID)領域、６ビッ
トのトランザクション・ラベルｔｌ(transaction labe
l) 領域、２ビットのリトライ コードｒｔ(retry cod
e)領域、４ビットのトランザクション・コードｔｃｏｄ
ｅ(transanction code) 領域、および４ビットのプライ
オリティｐｒｉ(priority)領域から構成されている。デ
スティネーションＩＤ領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。

【０００７】第２クワドレットおよび第３クワドレット
は、１６ビットのソースＩＤ(source ID) 領域、および
４８ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースＩＤ領
域はこのパケットを送ったノードＩＤを示し、デスティ
ネーション・オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。

【０００８】第４クワドレットは、１６ビットのデータ
長(data length) 領域、および１６ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はｔｃ
ｏｄｅがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。

【０００９】データフィールド領域(data field)の前の
クワドレットに付加されたヘッダＣＲＣ（header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータＣＲＣ（data CRC) 領域は、データフィールド
の誤り検出符号である。

【００１０】

【発明が解決しようとする課題】ところで、上述したよ
うに、アシンクロナス転送で行われる通常のコンピュー
タデータの転送では、そのプロトコルとして、ＳＢＰ−
２(Serial Bus Protocol-2) が用いられる。このプロト
コルによると、ストレージデバイス(Storage Device)で
あるターゲット(Target)からホストコンピュータ(Host
Computer) であるイニシエータ(Initiator) にデータを
転送するときは、ストレージデバイスからホストコンピ
ュータのメモリへデータを書き込む形で、またホストコ
ンピュータからターゲットにデータを転送するときは、
ストレージデバイスがホストコンピュータのメモリのデ
ータを読み出す形で転送が行われる。

【００１１】しかしながら、ストレージデバイスに格納
される、あるいはストレージデバイスから読み出される
大容量のデータをＩＥＥＥ１３９４規格のパケットにし
て、送受信するための、いわゆるトランザクション・レ
イヤ(Transaction Layer) をコントロールする処理系回
路システムが未だ確立されていない。また、スプリット
トランザクションにおいてスプリットタイムアウトを検
出する回路の実現も要望されている。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、スプリットタイムアウトの検出
を自動化でき、大容量のデータを所定の規格に合わせて
たパケットにして送受信することができ、また、円滑な
送受信処理をことができるシリアルインタフェース回路
を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、自ノードとシリアルインタフェースバス
を介して接続された他ノード間でパケットの送受信を行
うシリアルインタフェース回路であって、自ノードから
他ノードへの要求パケットを生成し、上記シリアルイン
タフェースバスに送出する第１のデータ処理回路と、上
記要求パケットに対する応答パケットがあらかじめ設定
した時間内に返送されないときにスプリットタイムアウ
トを検出する第２のデータ処理回路とを有する。

【００１４】また、本発明では、上記第２のデータ処理
回路は、他ノードからの応答がペンディングであるか否
かを検出し、ペンディングであると検出した場合には検
出信号を出力するペンディング検出回路と、上記ペンデ
ィング検出回路による検出信号を受けると起動して時間
を計時するスプリットタイムカウンタと、タイムアウト
時間を任意に設定可能なタイムアウトレジスタと、上記
スプリットタイムカウンタの時間が上記タイムアウトレ
ジスタの設定時間に達するとスプリットタイムアウトで
あることを示すタイムアウト信号を出力する比較回路と
を有する。

【００１５】また、本発明では、上記スプリットタイム
カウンタは、計時動作開始後であってタイムアウト信号
が上記比較回路から出力される前に応答パケットを受け
ると計時動作を停止する。

【００１６】また、本発明では、タイムアウトレジスタ
の設定時間は、データ長に応じて変更される。

【００１７】また、本発明の回路によれば、第１のデー
タ処理回路において、自ノードから他ノードへの要求パ
ケットが生成され、シリアルインタフェースバスに送出
される。そして、第２のデータ処理回路において、要求
パケットに対する応答パケットがあらかじめ設定した時
間内に返送されないときにスプリットタイムアウトが検
出される。

【００１８】たとえば、ペンディング検出回路で、他ノ
ードからの応答がペンディングであるか否かが検出さ
れ、ペンディングであると検出された場合には検出信号
がスプリットタイムカウンタに出力される。スプリット
タイムカウンタは、検出信号を受けると起動されて計時
動作が開始される。そして、このスプリットタイムカウ
ンタの時間がタイムアウトレジスタの設定時間に達する
とスプリットタイムアウトであることを示すタイムアウ
ト信号が比較回路から出力される。

【００１９】

【発明の実施の形態】図１は、本発明に係るＩＥＥＥ１
３９４シリアルインタフェース回路の一実施形態を示す
ブロック構成図である。なお、このシリアルインタフェ
ース回路は、アシンクロナス通信で扱われるコンピュー
タデータの転送を行うことを目的として構成されてい
る。このため、図１においては、アイソクロナス通信系
回路の具体的な構成は図示していない。

【００２０】このシリアルインタフェース回路は、リン
ク／トランザクション・レイヤ集積回路１０、フィジカ
ル・レイヤ回路２０、ストレージデバイスとしての図示
しないハードディスクドライバ（ＨＤＤ）のコントロー
ラ３０、ホストコンピュータとしてのローカルプロセッ
サ４０により構成されている。

【００２１】リンク／トランザクション・レイヤ集積回
路１０は、リンク・レイヤ回路１００およびトランザク
ション・レイヤ回路１２０が集積化されて構成され、ロ
ーカルプロセッサ４０の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路２０の制御を行
う。

【００２２】リンク・レイヤ回路１００は、図１に示す
ように、リンクコア(Link Core))１０１、ＣＰＵインタ
フェース回路（Sub-CPU I/F ）１０２、アシンクロナス
通信で用いられる送信用ＦＩＦＯ（AT-FIFO:First-In F
irst-Out) １０３、受信用ＦＩＦＯ（AR-FIFO)１０４、
受信パケットを判別する分別回路(DeMux) １０５、セル
フＩＤ用リゾルバ(Resolver)１０６、およびコントロー
ルレジスタ（ControlRegisters 、以下ＣＲという）１
０７により構成されている。

【００２３】リンクコア１０１は、コマンドやコンピュ
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのＩＥＥＥ１３９４シリアルバス
ＢＳを直接ドライブするフィジカル・レイヤ回路２０と
のインタフェース回路、１２５μｓ毎にリセットされる
サイクルタイマ、サイクルモニタやＣＲＣ回路から構成
されている。また、図示しないハードディスクから読み
出され、トランザクション・レイヤ回路１２０で所定の
送信パケットとして生成されたコンピュータデータの送
信処理等を行う。たとえば、後述するトランザクション
・レイヤ回路１２０のトランザクションコントローラ１
２６から送るべきデータがある旨の知らせを受けるとフ
ィジカル・レイヤ回路２０を経由して１３９４シリアル
バスのアービトレーションを行いバスを確保する。な
お、図１では、上述したように、アイソクロナス通信系
のＦＩＦＯ等は省略している。

【００２４】ＣＰＵインタフェース回路１０２は、ロー
カルプロセッサ４０と送信用ＦＩＦＯ１０３、受信用Ｆ
ＩＦＯ１０４とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
４０とＣＲ１０７との各種データの送受信の調停を行
う。たとえば、イニシエータとしてのホストコンピュー
タからＩＥＥＥ１３９４インタフェースバスＢＳを送信
され、受信用ＦＩＦＯに格納されたストレージデバイス
としてのハードディスクのコントロール用コマンドをロ
ーカルプロセッサ４０に伝送する。

【００２５】ローカルプロセッサ４０からは、コンピュ
ータデータを送受信するためにトランザクション・レイ
ヤ回路１２０を起動させるためのデータがＣＰＵインタ
フェース１０２を通してＣＲ１０７にセット（ＡＤＰst
＝１）される。

【００２６】送信用ＦＩＦＯ１０３には、ＩＥＥＥ１３
９４シリアルバスＢＳに伝送させるアシンクロナス通信
用パケットが格納され、格納データはリンクコア１０１
に与えられる。

【００２７】また、受信用ＦＩＦＯ１０４は、ＩＥＥＥ
１３９４シリアルバスＢＳを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路１０５により格納される。

【００２８】分別回路１０５は、リンクコア１０１を介
したアシンクロナス通信用パケットの第１クワドレッド
にあるトランザクションコードｔｃｏｄｅ(Transaction
code)およびトランザクションラベルｔｌ(Transaction
label) をチェックし、イニシエータであるホストコン
ピュータからターゲットであるトランザクション・レイ
ヤ回路に対しての応答パケット(Response Packet) であ
るかその他のパケットであるかの分別を行い、応答パケ
ットのみをトランザクション・レイヤ回路１２０に入力
させ、その他のパケットを受信用ＦＩＦＯ１０４に格納
する。

【００２９】なお、分別のチェックに用いられるトラン
ザクションラベルｔｌは共通に「ａ」にセットされ、ｔ
ｃｏｄｅ(Transaction code)は、書き込み(Write) の要
求（request)および応答(Response)、読み出し(Read)の
要求（Read request) および応答(Read Response) で異
なるデータがセットされる。具体的には、ｔｃｏｄｅ
は、書き込み要求（Write request)でクワドレット書き
込み(Quadlet Write) の場合には「０」、ブロック書き
込み(Block Write) の場合には「１」にセットされる。
また、書き込み応答(Write Response)の場合には「２」
にセットされる。読み出し要求（Read request) でクワ
ドレット読み出し(Quadlet Read)の場合には「４」、ブ
ロック読み出し(Block Read)の場合には「５」にセット
される。また、読み出し応答(Read Response) の場合に
は「６／７」にセットされる。

【００３０】リゾルバ１０６は、ＩＥＥＥ１３９４シリ
アルインタフェースバスＢＳを伝送されてきたセルフＩ
Ｄパケットを解析し、ＣＲ１０７に格納する。また、エ
ラーチェック、ノード数のカウント等の機能も有する。

【００３１】トランザクション・レイヤ回路１２０は、
コンピュータ周辺機器（本実施形態ではハードディス
ク）のデータをＳＢＰ−２(Serial Bus Protocol-2) 規
格に基づいて、アシンクロナスパケットとして自動的に
送信、受信をする機能を備えている。また、トランザク
ション・レイヤ回路１２０は、リトライ(Retry) 機能並
びにスプリットタイムアウト(Split Timeout) 検出機能
を備えている。リトライ機能は、要求パケットを送信し
た後、ack busy^* のＡｃｋコードが返ってきた場合、該
当する要求パケットを再送信する機能である。パケット
を再送信する場合、送信パケットの第１クワドレッドに
ある２ビットのｒｔ領域を「００」から「０１」にセッ
トしてコアリンク１０１に知らせ送信する。スプリット
タイムアウト(Split Timeout) 検出機能は、応答パケッ
トが返ってくるまでのタイムアウトを検出する機能であ
る。

【００３２】このトランザクション・レイヤ回路１２０
は、トランスポートデータインタフェース回路１２１、
要求パケット生成回路(SBPreq)１２２、応答パケットデ
コード回路(SBPRsp)１２３、要求用ＦＩＦＯ(Request F
IFO:ADPTF)１２４、応答用ＦＩＦＯ(Response FIFO:ADP
RF) １２５、およびトランザクションコントローラ１２
６により構成されている。そして、要求パケット生成回
路１２２、応答パケットデコード回路１２３、要求用Ｆ
ＩＦＯ１２４、応答用ＦＩＦＯ１２５、およびトランザ
クションコントローラ１２６によりデータ処理回路ＡＤ
Ｐが構成される。

【００３３】トランスポートデータインタフェース回路
１２１は、ＨＤＤコントローラ３０と要求パケット生成
回路１２２、応答パケットデコード回路１２３とのデー
タの送受信の調停を行う。

【００３４】要求パケット生成回路１２２は、リンク・
レイヤ回路１００のＣＲ１０７からデータ転送起動の指
示を受けると、送信（書き込み）の場合、ＳＢＰ−２規
格に従ってトランスポートデータインタフェース回路１
２１を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように１
個以上のデータに分け、ＣＲ１０７にセットされた転送
データ長等のデータに基づいてＳＢＰプロトコルのアド
レスを算出し、パケット毎に増加する１３９４バスアド
レスとトランザクションラベルｔｌ（＝ａ）やトランザ
クションコードｔｃｏｄｅ（たとえば１または５）等を
設定した４クラドレットからなる１３９４ヘッダを付加
して要求用ＦＩＦＯ１２４に格納する。また、受信（読
み出し）の場合には、ＳＢＰ−２規格に従って、ＣＲ１
０７にセットされた転送データ長等のデータに基づいて
ＳＢＰプロトコルのアドレスを算出し、パケット毎に増
加する１３９４バスアドレスとトランザクションラベル
ｔｌ（＝ａ）やトランザクションコードｔｃｏｄｅ（た
とえば１または５）等を設定し、指定されたアドレス、
データ長分の１３９４ブロック読み出し要求コマンド(B
lock read Request Command)を１個以上のパケットにし
て要求用ＦＩＦＯ１２４に格納する。

【００３５】なお、要求パケット生成回路１２２は、送
信および受信時には、ＣＲ１０７にて指定される最大長
データmax-payload を受けて送信する要求パケットに対
する応答パケットの最大データ長を計算する。この最大
データ長（バイト）maxpl は次式に基づいて求められ
る。

【００３６】

【数１】maxpl ＝２^{(max,Payload+2)} …（１）

【００３７】応答パケットデコード回路１２３は、受信
時に応答用ＦＩＦＯ１２５に格納されたデータを読み出
し、１３９４ヘッダを取り除いて、データを所定のタイ
ミングでトランスポートデータインタフェース回路１２
１を介してＨＤＤコントローラ３０に出力する。

【００３８】要求用ＦＩＦＯ１２４は、送信（書き込
み）時にはパケット化された送信データが格納され、受
信（読み出し）の場合には、１３９４ブロック読み出し
要求コマンドが格納される。なお、要求用ＦＩＦＯ１２
４は、送るべきデータを記憶しているときは、その旨を
示すたとえばローレベル（「０」）でアクティブの信号
ＥＭＴをトランザクションコントローラ１２６に出力す
る。

【００３９】応答用ＦＩＦＯ１２５は、受信（読み出
し）の場合には、ホストコンピュータ側から１３９４シ
リアルバスＢＳを伝送されてきた受信データが格納され
る。なお、応答用ＦＩＦＯ１２５は、残りの記憶容量を
示す信号Ｓ１２５をトランザクションコントローラ１２
６に出力する。

【００４０】トランザクションコントローラ１２６は、
送信時に要求用ＦＩＦＯ１２４に格納されたパケット化
された送信データ、および受信時に要求用ＦＩＦＯ１２
４に格納された１３９４ブロック読み出し要求コマンド
（要求パケット）のリンク・レイヤコア回路１００のリ
ンクコア１０１への出力制御を行う。また、送信時に、
リンク・レイヤ回路１００の分別回路１０５からの応答
パケットを受けて、そのリトライコードｒｃｏｄｅをＣ
Ｒ１０７に書き込み、受信時には分別回路１０５からの
応答パケットを応答用ＦＩＦＯ１２５に格納する。

【００４１】また、トランザクションコントローラ１２
６は、スプリットトランザクションの過程で、いわゆる
ペンディング(Pending) のａｃｋコードを受け取ってか
ら、応答パケットが返ってこない場合にスプリットタイ
ムアウトとして検出し、たとえば通信動作を停止してエ
ラー表示を行う。

【００４２】ＩＥＥＥ１３９４では、要求パケットの送
信に対しては応答パケットが返ってくる。そして、他ノ
ード側であるリスポンダ(Responder) が十分な応答速度
を持たない場合には、スプリットトランザクションとい
うプロセスで応答パケットのやり取りが行われる。

【００４３】図２は、スプリットトランザクションの概
念図である。この場合、自ノード側であるリクエスタ(R
equester) からの要求パケットを受け取った他ノード側
のレスポンダは、４ビットのａｃｋコードにペンディン
グであることを設定して送り返す。その後、書き込みや
読み出しの処理が完了(Complete)としたら応答パケット
をリクエスタに送信する。上述したように、このスプリ
ットトランザクション過程でペンディング(Pending) の
ａｃｋコードを受け取ってから、応答パケットが返って
こない場合にスプリットタイムアウトとして検出する。

【００４４】図３は、このスプリットタイムアウト検出
機能を実現するスプリットタイムアウト検出回路の構成
例を示すブロック図である。このスプリットタイムアウ
ト検出回路は、図３に示すように、他ノードからの応答
がペンディングであるか否かを検出し、ペンディングで
あると検出した場合には検出信号Ｓ１２６１を出力する
ペンディング検出回路１２６１と、ペンディング検出回
路１２６１による検出信号Ｓ１２６１を受けると起動し
て時間を計時するスプリットタイムカウンタ１２６２
と、タイムアウト時間を任意に設定可能なタイムアウト
レジスタ１２６３と、スプリットタイムカウンタの時間
がタイムアウトレジスタの設定時間に達するとスプリッ
トタイムアウトであることを示すタイムアウト信号ＳＴ
Ｏを出力する比較回路１２６４とから構成されている。
また、スプリットタイムカウンタ１２６１は、計時動作
開始後であってタイムアウト信号が比較回路１２６４か
ら出力される前に応答パケットを受けると計時動作を停
止する。さらに、タイムアウトレジスタ１２６３の設定
時間は、たとえばデータ長に応じて変更される。

【００４５】図４は、スプリットタイムアウト検出回路
の動作を示すフローチャートである。図４に示すよう
に、ペンディング検出回路１２６１で、他ノードからの
応答がペンディングであるか否かが検出され、ペンディ
ングであると検出された場合には検出信号Ｓ１２６１が
スプリットタイムカウンタ１２６１に出力される（Ｓ
１）。スプリットタイムカウンタ１２６２は、検出信号
を受けると起動されて計時動作が開始される（Ｓ２）。
そして、このスプリットタイムカウンタ１２６２の時間
がタイムアウトレジスタ１２６３の設定時間に達すると
（Ｓ３）、スプリットタイムアウトであることを示すタ
イムアウト信号ＳＴＯが比較回路１２６４から出力され
る。これにより、たとえば通信動作が停止されエラー表
示が行われる。

【００４６】また、ステップＳ４において、スプリット
タイムカウンタ１２６１が、計時動作開始後であってタ
イムアウト信号が比較回路１２６４から出力される前に
応答パケットを受けとったか否かの判別が行われる。そ
して、応答パケットを受けとったと判別された場合に
は、応答が正常に行われたものとして計時動作が停止さ
れる。これに対して、応答パケットを受けとっていない
と判別された場合には、ステップＳ３の動作に戻ってス
プリットタイムカウンタ１２６２の時間がタイムアウト
レジスタ１２６３の設定時間に達したか否かの判別が行
われる。

【００４７】次に、上記構成において、ＳＢＰ−２規格
で決められたパケットを転送する場合のコンピュータデ
ータの通常の送信および受信動作を説明する。

【００４８】まず、送信動作、すなわち、ターゲットで
あるハードディスクからイニシエータであるホストコン
ピュータにデータを転送するときであって、ストレージ
デバイス（ハードディスク）からホストコンピュータの
メモリへデータを書き込む動作を行う場合について説明
する。

【００４９】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ(Operation Request Block) 等のパケットデータが
フィジカル・レイヤ回路２０、リンク・レイヤ回路１０
０のリンクコア１０１を介して分別回路１０５に入力さ
れる。

【００５０】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路１２０が起動される。

【００５１】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、ト
ランスポートインタフェース１２１を介してＨＤＤコン
トローラ３０に対してのデータの要求が始められる。要
求に応じ、トランスポートインタフェース１２１を介し
て送られたきた送信データは、要求パケット生成回路１
２２においてＳＢＰ−２規格に従ってトランスポートデ
ータインタフェース回路１２１を介して得た図示しない
ハードディスクに記録されたコンピュータデータをパケ
ットに分けられるように１個以上のデータに分けられ、
ＣＲ１０７にセットされた転送データ長等のデータに基
づいてＳＢＰプロトコルのアドレスが算出され、パケッ
ト毎に増加する１３９４バスアドレスとトランザクショ
ンラベルｔｌ（＝ａ）やトランザクションコードｔｃｏ
ｄｅ（たとえば１または５）等が設定された４クラドレ
ットからなる１３９４ヘッダが付加されて要求用ＦＩＦ
Ｏ１２４に格納される。

【００５２】要求用１ＦＩＦＯ１２４に１つの１３９４
パケットサイズ以上のデータが格納されると、そのデー
タはトランザクションコントローラ１２６によりリンク
・レイヤ回路１００のリンクコア１０１に送られる。そ
して、リンクコア１０１によって、フィジカル・レイヤ
回路２０を介して１３９４シリアルバスＢＳに対しアー
ビトレーションが掛けられる。これにより、バスの獲得
ができたならば、転送データを含む書き込み要求パケッ
ト(Write Request Packet)がフィジカル・レイヤ回路２
０、１３９４シリアルバスＢＳを介してホストコンピュ
ータに送信される。

【００５３】送信後、ホストコンピュータから書き込み
要求パケットに対するＡｃｋコードと、場合によっては
書き込み応答パケット(Write Response Packet) が送ら
れてきて、フィジカル・レイヤ回路２０、リンク・レイ
ヤ回路１００のリンクコア１０１を介して分別回路１０
５に入力される。

【００５４】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路１２
０に対しての応答パケット(Response Packet) であると
判別されると、その応答パケットがトランザクション・
レイヤ回路１２０のトランザクションコントローラ１２
６に入力される。

【００５５】トランザクションコントローラ１２６で
は、入力された応答パケットのＡｃｋコードと応答コー
ド(Response code) が正常ならば次のデータのリンクコ
ア１０１への送出が行われる。以上の動作が繰り返され
て、コンピュータデータのホストコンピュータのメモリ
への書き込み（送信）動作が行われる。

【００５６】以上の送信に関するトランザクション・レ
イヤ回路１２０の動作の概略を図５に示す。

【００５７】次に、受信動作、すなわち、ホストコンピ
ュータからターゲットにデータを転送するときであっ
て、ストレージデバイス（ハードディスク）がホストコ
ンピュータのメモリのデータを読み出す動作を行う場合
について説明する。

【００５８】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ等のパケットデータがフィジカル・レイヤ回路２
０、リンク・レイヤ回路１００のリンクコア１０１を介
して分別回路１０５に入力される。

【００５９】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。これにより、ト
ランザクション・レイヤ回路１２０が起動される。

【００６０】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、Ｓ
ＢＰ−２規格に従って、ＣＲ１０７にセットされた転送
データ長等のデータに基づいてＳＢＰプロトコルのアド
レスが算出され、パケット毎に増加する１３９４バスア
ドレスとトランザクションラベルｔｌ（＝ａ）やトラン
ザクションコードｔｃｏｄｅ（たとえば１または５）等
が設定され、指定されたアドレス、データ長分の１３９
４ブロック読み出し要求コマンド(Block readRequest C
ommand)がパケット化されて要求用ＦＩＦＯ１２４に格
納される。

【００６１】要求用ＦＩＦＯ１２４に格納された読み出
し要求コマンドパケットは、トランザクションコントロ
ーラ１２６によりリンク・レイヤ回路１００のリンクコ
ア１０１に送られる。そして、リンクコア１０１によっ
て、フィジカル・レイヤ回路２０を介して１３９４シリ
アルバスＢＳに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路２０、１３９４シリアルバスＢＳを介してホストコ
ンピュータに送信される。

【００６２】送信後、ホストコンピュータから読み出し
要求パケットに対するＡｃｋコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット（Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路２０、リンク・レイヤ回路１００のリンクコア１０
１を介して分別回路１０５に入力される。

【００６３】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路１２０のトランザクションコントローラ１２６に入
力される。

【００６４】トランザクションコントローラ１２６で
は、分別回路１０５からの応答パケットが応答用ＦＩＦ
Ｏ１２５に格納される。応答用ＦＩＦＯ１２５に格納さ
れたデータは、応答パケットデコード回路１２３によっ
て読み出され、１３９４ヘッダが取り除かれて、所定の
タイミングでトランスポートデータインタフェース回路
１２１を介してＨＤＤコントローラ３０に出力される。
以上の動作が繰り返されて、コンピュータデータのスト
レージデバイス（ハードディスク）への書き込み（受
信）動作が行われる。

【００６５】以上の受信に関するトランザクション・レ
イヤ回路１２９の動作の概略を図６に示す。

【００６６】以上説明したように、本第１の実施形態に
よれば、ストレージデバイスが接続され、ストレージデ
バイスのデータを読み出し、自己指定のトランザクショ
ンラベルを付加して送信アシンクロナスパケットとして
シリアルインタフェースバスＢＳに送出し、他ノードの
データを当該ストレージデバイスへ転送する場合に、自
己指定のラベルを付加した要求パケットを生成してシリ
アルインタフェースバスＢＳに送出し、他ノードからの
この要求パケットに対する応答パケットを受信し、応答
パケットからデータ部を取り出してストレージデバイス
へ転送するデータ処理回路としてのトランザクション・
レイヤ回路１２０を設けたので、ストレージデバイスに
格納される、あるいはストレージデバイスから読み出さ
れる大容量のデータをＳＢＰ−２規格に合わせてたＩＥ
ＥＥ１３９４パケットにして送受信することができ、Ｉ
ＥＥＥ１３９４シリアルバスインタフェースのアシンク
ロナス パケットを用いて大容量のデータ転送を実現す
ることができる。そして、ＳＢＰ−２規格に基づいたＯ
ＲＢのフェッチ、データ転送、イニシエータへのステイ
タス送信といったシーケンスを簡略化でき、ディスクド
ライバ、テープストリーマ等のコンピュータ周辺機器の
データをＩＥＥＥ１３９４シリアルバスに接続する際に
最適な設計が可能となる。

【００６７】また、他ノードからの応答がペンディング
であるか否かを検出し、ペンディングであると検出した
場合には検出信号Ｓ１２６１を出力するペンディング検
出回路１２６１と、ペンディング検出回路１２６１によ
る検出信号Ｓ１２６１を受けると起動して時間を計時す
るスプリットタイムカウンタ１２６２と、タイムアウト
時間を任意に設定可能なタイムアウトレジスタ１２６３
と、スプリットタイムカウンタの時間がタイムアウトレ
ジスタの設定時間に達するとスプリットタイムアウトで
あることを示すタイムアウト信号ＳＴＯを出力する比較
回路１２６４とを設けたので、スプリットタイムアウト
の検出を自動化でき、制御系回路の付加を軽減でき、ま
た、リトライインターバルを任意に設定できることか
ら、仕様に応じた円滑な送受信処理を行うことができ
る。

【００６８】さらに、トランザクション・レイヤ回路１
２０に要求用ＦＩＦＯ１２４および応答用ＦＩＦＯ１２
５を設けるとともに、リンク・レイヤ回路１００に送信
用ＦＩＦＯ１０３および受信用ＦＩＦＯ１０４を設けた
ので、要求用ＦＩＦＯ１２４および応答用ＦＩＦＯ１２
５によるデータのやりとりと並列して、データ以外の通
常の１３９４パケットの送受信を行うことできる。

【００６９】また、リンクコア１０１を介したアシンク
ロナス通信用パケットの第１クワドレッドにあるトラン
ザクションコードｔｃｏｄｅ(Transaction code)および
トランザクションラベルｔｌ(Transaction label) をチ
ェックし、イニシエータであるホストコンピュータから
ターゲットであるトランザクション・レイヤ回路に対し
ての応答パケット(Response Packet) であるかその他の
パケットであるかの分別を行い、応答パケットのみをト
ランザクション・レイヤ回路１２０に入力させ、その他
のパケットを受信用ＦＩＦＯ１０４に格納する分別回路
１０５を設けたので、たとえばトランザクション・レイ
ヤ回路１２０側で致命的なエラーがおきてデータの読み
出し／書き込み動作が止まってしまったとしても、デー
タの次の入力されてくるコマンドの読み出しができなる
ことがなく、データの読み出し／書き込みの状況にかか
わりなくコマンドの受信を円滑に行うことができる利点
がある。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
スプリットタイムアウトの検出を自動化でき、制御系回
路の付加を軽減でき、大容量のデータを所定の規格に合
わせてたパケットにして送受信することができ、また、
円滑な送受信処理を行うことができる。

【図面の簡単な説明】

【図１】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の一実施形態を示すブロック構成図であ
る。

【図２】スプリットトランザクションの概念を示す図で
ある。

【図３】本発明に係るスプリットタイムアウト検出回路
の構成例を示すブロック図である。

【図４】図３の回路の動作を説明するためのフローチャ
ートである。

【図５】本発明に係るトランザクション・レイヤ回路に
おける送信動作の概略を示す図である。

【図６】本発明に係るトランザクション・レイヤ回路に
おける受信動作の概略を示す図である。

【図７】ＩＥＥＥ１３９４規格のアシンクロナス転送を
説明するための図である。

【符号の説明】

１０…リンク／トランザクションレイヤ集積回路、２０
…フィジカル・レイヤ回路、３０…ＨＤＤコントロー
ラ、４０…ローカルプロセッサ、１００，１００ａ…リ
ンク・レイヤ回路、１０１…リンクコア、１０２…ＣＰ
Ｕインタフェース回路、１０３…アシンクロナス送信用
ＦＩＦＯ、１０４…アシンクロナス受信用ＦＩＦＯ、１
０５，１０５ａ…分別回路、１０６…リゾルバ、１０７
…コントロールレジスタ、１２０…トランザクション・
レイヤ回路、１２１…トランスポートデータインタフェ
ース回路、１２１…要求パケット生成回路、１２３…応
答パケットデコード回路、１２４…要求用ＦＩＦＯ、１
２５…応答用ＦＩＦＯ、１２６…トランザクションコン
トローラ、１２６１…ペンディング検出回路、１２６２
…スプリットタイムカウンタ、１２６３…タイムアウト
レジスタ、１２６４…比較回路(Comp)。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 自ノードとシリアルインタフェースバス
   を介して接続された他ノード間でパケットの送受信を行
   うシリアルインタフェース回路であって、 自ノードから他ノードへの要求パケットを生成し、上記
   シリアルインタフェースバスに送出する第１のデータ処
   理回路と、 上記要求パケットに対する応答パケットがあらかじめ設
   定した時間内に返送されないときにスプリットタイムア
   ウトを検出する第２のデータ処理回路とを有するシリア
   ルインタフェース回路。
2. 【請求項２】 上記第２のデータ処理回路は、他ノード
   からの応答がペンディングであるか否かを検出し、ペン
   ディングであると検出した場合には検出信号を出力する
   ペンディング検出回路と、 上記ペンディング検出回路による検出信号を受けると起
   動して時間を計時するスプリットタイムカウンタと、 タイムアウト時間を任意に設定可能なタイムアウトレジ
   スタと、 上記スプリットタイムカウンタの時間が上記タイムアウ
   トレジスタの設定時間に達するとスプリットタイムアウ
   トであることを示すタイムアウト信号を出力する比較回
   路とを有する請求項１記載のシリアルインタフェース回
   路。
3. 【請求項３】 上記スプリットタイムカウンタは、計時
   動作開始後であってタイムアウト信号が上記比較回路か
   ら出力される前に応答パケットを受けると計時動作を停
   止する請求項２記載のシリアルインタフェース回路。
4. 【請求項４】 タイムアウトレジスタの設定時間は、デ
   ータ長に応じて変更される請求項２記載のシリアルイン
   タフェース回路。
5. 【請求項５】 タイムアウトレジスタの設定時間は、デ
   ータ長に応じて変更される請求項３記載のシリアルイン
   タフェース回路。
6. 【請求項６】 上記第２のデータ処理回路によりスプリ
   ットタイムアウトが検出されると、パケット転送処理を
   停止させる回路を有する請求項１記載のシリアルインタ
   フェース回路。