JPH0883175A - プログラム制御装置 - Google Patents
プログラム制御装置Info
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- JPH0883175A JPH0883175A JP21888894A JP21888894A JPH0883175A JP H0883175 A JPH0883175 A JP H0883175A JP 21888894 A JP21888894 A JP 21888894A JP 21888894 A JP21888894 A JP 21888894A JP H0883175 A JPH0883175 A JP H0883175A
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- Japan
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- program
- volatile memory
- external device
- address
- control
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Abstract
(57)【要約】
【目的】 ＲＯＭ交換をすることなくプログラムの変更
ができるプログラム制御装置を提供する。 【構成】 外部メモリ３には、フラッシュメモリ２の内
容を書き替える制御、および書き替える内容を書き込ん
でおく。次に、コネクタ４をコネクタ５に接続したと
き、第１ＥＸＯＲ６の他方の入力端子にはＨＩＧＨレベ
ルの信号が入力され、第１ＥＸＯＲ６の出力がＨＩＧ
Ｈ、第２ＥＸＯＲ７がＬＯＷに切り替わる。その結果、
アドレスの最上位ビットのレベルが切り替わりフラッシ
ュメモリ２のアドレスが切り替わるとともに、外部メモ
リ３がフラッシュメモリ２の反転前のアドレス空間に割
り当てられ、ＣＰＵ１が外部メモリ３のプログラムを基
に動作し、プログラムの書き替えを行う。
ができるプログラム制御装置を提供する。 【構成】 外部メモリ３には、フラッシュメモリ２の内
容を書き替える制御、および書き替える内容を書き込ん
でおく。次に、コネクタ４をコネクタ５に接続したと
き、第１ＥＸＯＲ６の他方の入力端子にはＨＩＧＨレベ
ルの信号が入力され、第１ＥＸＯＲ６の出力がＨＩＧ
Ｈ、第２ＥＸＯＲ７がＬＯＷに切り替わる。その結果、
アドレスの最上位ビットのレベルが切り替わりフラッシ
ュメモリ２のアドレスが切り替わるとともに、外部メモ
リ３がフラッシュメモリ２の反転前のアドレス空間に割
り当てられ、ＣＰＵ１が外部メモリ３のプログラムを基
に動作し、プログラムの書き替えを行う。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き替え可能
な不揮発性メモリ内のプログラムを書き替えるためのプ
ログラム制御装置に関する。
な不揮発性メモリ内のプログラムを書き替えるためのプ
ログラム制御装置に関する。
【０００２】
【従来の技術】従来、この種の装置としては、特開平４
−222040号公報記載のものがある。
−222040号公報記載のものがある。
【０００３】特開平４−222040号公報によれば、コネク
タ等により簡単にシステムに接続可能な基板ないしＩＣ
カードを設け、前記基板ないしＩＣカードにプログラム
を格納したメモリ素子を搭載して、この基板ないしＩＣ
カードが接続されたとき、基板上のメモリ素子がシステ
ム内部のメモリのアドレスと置き換わるように構成され
ている。また、基板内にスイッチを設け、スイッチのオ
ン／オフにより、基板上のメモリ素子のプログラムをシ
ステム内部のメモリにロードするようにしている。
タ等により簡単にシステムに接続可能な基板ないしＩＣ
カードを設け、前記基板ないしＩＣカードにプログラム
を格納したメモリ素子を搭載して、この基板ないしＩＣ
カードが接続されたとき、基板上のメモリ素子がシステ
ム内部のメモリのアドレスと置き換わるように構成され
ている。また、基板内にスイッチを設け、スイッチのオ
ン／オフにより、基板上のメモリ素子のプログラムをシ
ステム内部のメモリにロードするようにしている。
【０００４】このような構成により、プログラムデバッ
ク時に特殊な治具を用意することなく、簡単かつ効率的
にデバックが可能であり、またメモリの増設，プログラ
ムのロードを簡単に行うことが可能なメモリ回路および
プログラムロード方法を実現させている。
ク時に特殊な治具を用意することなく、簡単かつ効率的
にデバックが可能であり、またメモリの増設，プログラ
ムのロードを簡単に行うことが可能なメモリ回路および
プログラムロード方法を実現させている。
【０００５】
【発明が解決しようとする課題】従来、画像形成装置等
において仕様変更によるプログラムの変更，プログラム
のミスによるプログラムの変更等があった場合、外装カ
バーを外してＲＯＭの交換を行うか、機種によってＲＯ
Ｍ交換用窓がある場合、その窓を介してＲＯＭの交換を
行うことにより、プログラムの変更がなされる。このよ
うに、プログラムの変更等があった場合は、ＲＯＭの交
換が必要となる。
において仕様変更によるプログラムの変更，プログラム
のミスによるプログラムの変更等があった場合、外装カ
バーを外してＲＯＭの交換を行うか、機種によってＲＯ
Ｍ交換用窓がある場合、その窓を介してＲＯＭの交換を
行うことにより、プログラムの変更がなされる。このよ
うに、プログラムの変更等があった場合は、ＲＯＭの交
換が必要となる。
【０００６】また、特開平４−222040号公報記載の装置
のように、外部からメモリの内容が書き替えられるもの
もあるが、前記公報記載の技術によれば、メインのプロ
グラムの書き替えではなく、サブのプログラムやフォン
トしか書き替えることができない。したがって、メイン
のプログラムの書き替えの場合はＲＯＭ交換となるか、
または全プログラムを書き替えるためには内部と外部の
メモリのアドレスを切り替えるための複雑なアドレス切
り替え手段が必要とされていた。
のように、外部からメモリの内容が書き替えられるもの
もあるが、前記公報記載の技術によれば、メインのプロ
グラムの書き替えではなく、サブのプログラムやフォン
トしか書き替えることができない。したがって、メイン
のプログラムの書き替えの場合はＲＯＭ交換となるか、
または全プログラムを書き替えるためには内部と外部の
メモリのアドレスを切り替えるための複雑なアドレス切
り替え手段が必要とされていた。
【０００７】本発明は、このような課題を解決し、ＲＯ
Ｍ交換をすることなくプログラムの変更ができるプログ
ラム制御装置を提供することを目的とする。
Ｍ交換をすることなくプログラムの変更ができるプログ
ラム制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、制御プログラムが書き込まれた電気的に
書き替え可能な不揮発性メモリと、この不揮発性メモリ
の制御プログラムを基に制御命令を出力する演算処理装
置と、不揮発性メモリへの書き替えデータが書き込まれ
た外部装置と、この外部装置と接続し、外部装置からア
ドレス・バスおよびデータ・バスがアクセスされる接続
手段と、前記外部装置を前記接続手段に接続したとき、
前記不揮発性メモリのアドレス・バスにおける最上位ビ
ットを反転させて前記不揮発性メモリのアドレスを切り
替えるとともに、前記外部装置に前記不揮発性メモリの
反転前のアドレスを割り当て、前記外部装置に記憶され
たプログラムを基に前記不揮発性メモリの書き替えを実
行させる制御手段とを備えたことを特徴とする。
に、本発明は、制御プログラムが書き込まれた電気的に
書き替え可能な不揮発性メモリと、この不揮発性メモリ
の制御プログラムを基に制御命令を出力する演算処理装
置と、不揮発性メモリへの書き替えデータが書き込まれ
た外部装置と、この外部装置と接続し、外部装置からア
ドレス・バスおよびデータ・バスがアクセスされる接続
手段と、前記外部装置を前記接続手段に接続したとき、
前記不揮発性メモリのアドレス・バスにおける最上位ビ
ットを反転させて前記不揮発性メモリのアドレスを切り
替えるとともに、前記外部装置に前記不揮発性メモリの
反転前のアドレスを割り当て、前記外部装置に記憶され
たプログラムを基に前記不揮発性メモリの書き替えを実
行させる制御手段とを備えたことを特徴とする。
【０００９】また、制御プログラムが書き込まれた電気
的に書き替え可能な不揮発性メモリと、この不揮発性メ
モリの制御プログラムを基に制御命令を出力する演算処
理装置と、不揮発性メモリの書き替えデータが書き込ま
れた外部装置と、この外部装置と接続し、外部装置から
アドレス・バスおよびデータ・バスがアクセスされる接
続手段と、前記外部装置を前記接続手段に接続したと
き、前記演算処理装置の割込みルーチンに信号を送り、
前記外部装置のアドレス・バスにアクセスさせ、前記外
部装置に記憶されたプログラムを基に前記不揮発性メモ
リの書き替えを実行させる制御手段とを備えたことを特
徴とする。
的に書き替え可能な不揮発性メモリと、この不揮発性メ
モリの制御プログラムを基に制御命令を出力する演算処
理装置と、不揮発性メモリの書き替えデータが書き込ま
れた外部装置と、この外部装置と接続し、外部装置から
アドレス・バスおよびデータ・バスがアクセスされる接
続手段と、前記外部装置を前記接続手段に接続したと
き、前記演算処理装置の割込みルーチンに信号を送り、
前記外部装置のアドレス・バスにアクセスさせ、前記外
部装置に記憶されたプログラムを基に前記不揮発性メモ
リの書き替えを実行させる制御手段とを備えたことを特
徴とする。
【００１０】また、制御プログラムが書き込まれた電気
的に書き替え可能な不揮発性メモリと、この不揮発性メ
モリの書き替えデータが書き込まれた外部装置と、この
外部装置と接続し、外部装置からアドレス・バスおよび
データ・バスがアクセスされる接続手段と、前記不揮発
性メモリの内容の中で少なくとも前記制御プログラムを
書き替えるためのプログラムを読み込むＲＡＭと、この
ＲＡＭに読み込まれたプログラムを基に前記外部装置が
有する不揮発性メモリの書き替えデータを読み出し、前
記不揮発性メモリに書き込む制御を行う演算処理装置と
を備えたことを特徴とする。
的に書き替え可能な不揮発性メモリと、この不揮発性メ
モリの書き替えデータが書き込まれた外部装置と、この
外部装置と接続し、外部装置からアドレス・バスおよび
データ・バスがアクセスされる接続手段と、前記不揮発
性メモリの内容の中で少なくとも前記制御プログラムを
書き替えるためのプログラムを読み込むＲＡＭと、この
ＲＡＭに読み込まれたプログラムを基に前記外部装置が
有する不揮発性メモリの書き替えデータを読み出し、前
記不揮発性メモリに書き込む制御を行う演算処理装置と
を備えたことを特徴とする。
【００１１】また、前記外部装置を前記接続手段に接続
させたとき、前記演算処理装置の割込みルーチンに入
り、前記不揮発性メモリのアドレス・バスにアクセスさ
せて、前記不揮発性メモリの内容の中で少なくとも前記
制御プログラムを書き替えるためのプログラムを前記Ｒ
ＡＭにダウンロードさせ、ダウンロード後、前記中央処
理装置のプログラムカウンタを前記ＲＡＭのアドレスに
移動させる制御手段を有することを特徴とする。
させたとき、前記演算処理装置の割込みルーチンに入
り、前記不揮発性メモリのアドレス・バスにアクセスさ
せて、前記不揮発性メモリの内容の中で少なくとも前記
制御プログラムを書き替えるためのプログラムを前記Ｒ
ＡＭにダウンロードさせ、ダウンロード後、前記中央処
理装置のプログラムカウンタを前記ＲＡＭのアドレスに
移動させる制御手段を有することを特徴とする。
【００１２】また、前記演算処理装置に対して割込みを
発生させるための信号のオン／オフを切り替える切り替
え手段と、この切り替え手段により割込みを発生させる
ための信号が送られたとき、前記演算処理装置の割込み
ルーチンに入り、前記不揮発性メモリのアドレス・バス
にアクセスさせて、前記不揮発性メモリの内容の中で少
なくとも前記制御プログラムを書き替えるためのプログ
ラムを前記ＲＡＭにダウンロードさせ、ダウンロード
後、前記演算処理装置のプログラムカウンタを前記ＲＡ
Ｍのアドレスに移動させる制御手段とを有することを特
徴とする。
発生させるための信号のオン／オフを切り替える切り替
え手段と、この切り替え手段により割込みを発生させる
ための信号が送られたとき、前記演算処理装置の割込み
ルーチンに入り、前記不揮発性メモリのアドレス・バス
にアクセスさせて、前記不揮発性メモリの内容の中で少
なくとも前記制御プログラムを書き替えるためのプログ
ラムを前記ＲＡＭにダウンロードさせ、ダウンロード
後、前記演算処理装置のプログラムカウンタを前記ＲＡ
Ｍのアドレスに移動させる制御手段とを有することを特
徴とする。
【００１３】また、前記接続手段の接続状態をデータ・
バス上で認識する認識手段と、この認識手段の認識結果
により前記演算処理装置に割込みを発生させるための信
号発生手段と、この信号発生装置が信号を発生したと
き、前記信号が前記演算処理装置の割込みルーチンに入
り、前記不揮発性メモリの内容の中で少なくとも前記制
御プログラムを書き替えるためのプログラムを前記ＲＡ
Ｍにダウンロードさせ、ダウンロード後、前記演算処理
装置のプログラムカウンタを前記ＲＡＭのアドレスに移
動させる制御手段とを有することを特徴とする。
バス上で認識する認識手段と、この認識手段の認識結果
により前記演算処理装置に割込みを発生させるための信
号発生手段と、この信号発生装置が信号を発生したと
き、前記信号が前記演算処理装置の割込みルーチンに入
り、前記不揮発性メモリの内容の中で少なくとも前記制
御プログラムを書き替えるためのプログラムを前記ＲＡ
Ｍにダウンロードさせ、ダウンロード後、前記演算処理
装置のプログラムカウンタを前記ＲＡＭのアドレスに移
動させる制御手段とを有することを特徴とする。
【００１４】
【作用】前記構成によれば、制御プログラムが書き込ま
れた電気的に書き替え可能な不揮発性メモリのデータを
書き替える際、不揮発性メモリのアドレス・バスにおけ
る最上位ビットを反転させることで不揮発性メモリのア
ドレスが切り替わり、さらに切り替わる前の不揮発性メ
モリの反転前のアドレスに外部装置のアドレスが対応す
るようになるため、演算処理手段を外部装置のプログラ
ムに従って動作させることができるようになる。
れた電気的に書き替え可能な不揮発性メモリのデータを
書き替える際、不揮発性メモリのアドレス・バスにおけ
る最上位ビットを反転させることで不揮発性メモリのア
ドレスが切り替わり、さらに切り替わる前の不揮発性メ
モリの反転前のアドレスに外部装置のアドレスが対応す
るようになるため、演算処理手段を外部装置のプログラ
ムに従って動作させることができるようになる。
【００１５】また、不揮発性メモリのデータを書き替え
る際、演算処理手段に割込み信号を送り、外部装置のア
ドレス・バスにアクセスさせることで、演算処理手段を
外部装置のプログラムに従って動作させることができる
ようになる。
る際、演算処理手段に割込み信号を送り、外部装置のア
ドレス・バスにアクセスさせることで、演算処理手段を
外部装置のプログラムに従って動作させることができる
ようになる。
【００１６】また、不揮発性メモリのデータを書き替え
る際、不揮発性メモリからＲＡＭに制御プログラムの書
き替えのためのプログラムをダウンロードさせることに
より、演算処理手段をＲＡＭのプログラムに従って動作
させることができるようになる。
る際、不揮発性メモリからＲＡＭに制御プログラムの書
き替えのためのプログラムをダウンロードさせることに
より、演算処理手段をＲＡＭのプログラムに従って動作
させることができるようになる。
【００１７】また、不揮発性メモリのデータを書き替え
る際、切り替え手段により演算処理手段に割込み信号を
送り、ＲＡＭのアドレス・バスにアクセスさせること
で、演算処理手段をＲＡＭのプログラムに従って動作さ
せることができるようになる。
る際、切り替え手段により演算処理手段に割込み信号を
送り、ＲＡＭのアドレス・バスにアクセスさせること
で、演算処理手段をＲＡＭのプログラムに従って動作さ
せることができるようになる。
【００１８】また、接続手段に外部装置が接続していな
い場合は、外部装置のアドレスのデータが全てＨＩＧＨ
レベルとなり、外部装置が接続している場合は、外部装
置のアドレスのデータのどれか１つのビットがＬＯＷレ
ベルとなる。そのため、認識手段が、外部装置のアドレ
スのデータのどれか１つのビットがＬＯＷレベルである
ことを認識したときに、演算処理手段に割込み信号を送
り、ＲＡＭのアドレスにアクセスさせることで演算処理
手段をＲＡＭのプログラムに従って動作させることがで
きるようになる。
い場合は、外部装置のアドレスのデータが全てＨＩＧＨ
レベルとなり、外部装置が接続している場合は、外部装
置のアドレスのデータのどれか１つのビットがＬＯＷレ
ベルとなる。そのため、認識手段が、外部装置のアドレ
スのデータのどれか１つのビットがＬＯＷレベルである
ことを認識したときに、演算処理手段に割込み信号を送
り、ＲＡＭのアドレスにアクセスさせることで演算処理
手段をＲＡＭのプログラムに従って動作させることがで
きるようになる。
【００１９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００２０】図１は本発明の第１実施例の構成図であ
り、１は演算処理装置である中央処理装置(以下、ＣＰ
Ｕと称する)、２は、電気的に書き替え可能な不揮発性
メモリであり、制御プログラムが書き込まれているフラ
ッシュメモリを示し、通常、このフラッシュメモリ２の
制御プログラムによりＣＰＵ１が動作する。３は外部装
置である外部メモリ、４は外部メモリ３側のコネクタ、
５はコネクタ４に連結するコネクタ、６，７は２入力１
出力の排他的論理和の否定を求める第１，第２論理回路
(以下、第１，第２ＥＸＯＲと称する)、Ａ0〜Ａｎはア
ドレス・バス、Ｄ0〜Ｄ7はデータ・バスを示す。前記第
１ＥＸＯＲ６の一方の入力端子にはＣＰＵ１からのＡｎ
の信号が入力され、他方の入力端子にはオン／オフ切り
替えによる信号が入力されており、排他的論理和の否定
を求めてフラッシュメモリ２に出力する。また、前記第
２ＥＸＯＲ７の一方の入力端子には、前記第１ＥＸＯＲ
６の一方の入力端子に入力する信号が入力され、他方の
入力端子には前記第１ＥＸＯＲ６の他方の入力端子に入
力する信号を否定した信号が入力され、排他的論理和の
否定を求めて外部メモリ３に出力する。
り、１は演算処理装置である中央処理装置(以下、ＣＰ
Ｕと称する)、２は、電気的に書き替え可能な不揮発性
メモリであり、制御プログラムが書き込まれているフラ
ッシュメモリを示し、通常、このフラッシュメモリ２の
制御プログラムによりＣＰＵ１が動作する。３は外部装
置である外部メモリ、４は外部メモリ３側のコネクタ、
５はコネクタ４に連結するコネクタ、６，７は２入力１
出力の排他的論理和の否定を求める第１，第２論理回路
(以下、第１，第２ＥＸＯＲと称する)、Ａ0〜Ａｎはア
ドレス・バス、Ｄ0〜Ｄ7はデータ・バスを示す。前記第
１ＥＸＯＲ６の一方の入力端子にはＣＰＵ１からのＡｎ
の信号が入力され、他方の入力端子にはオン／オフ切り
替えによる信号が入力されており、排他的論理和の否定
を求めてフラッシュメモリ２に出力する。また、前記第
２ＥＸＯＲ７の一方の入力端子には、前記第１ＥＸＯＲ
６の一方の入力端子に入力する信号が入力され、他方の
入力端子には前記第１ＥＸＯＲ６の他方の入力端子に入
力する信号を否定した信号が入力され、排他的論理和の
否定を求めて外部メモリ３に出力する。
【００２１】図１において、第１ＥＸＯＲ６の一方の入
力端子にはＡｎの信号が入力され、他方の入力端子に
は，コネクタ４，５を接続しない状態においてはＨＩＧ
Ｈレベルの信号、コネクタ４，５を接続した状態におい
てはＬＯＷレベルの信号が入力される。すなわち、コネ
クタ４，５を接続しない状態のときは、Ａｎ＝０の場
合、第１ＥＸＯＲ６の出力は“０”、第２ＥＸＯＲ７の
出力は“１”となり、この状態が通常状態となる。
力端子にはＡｎの信号が入力され、他方の入力端子に
は，コネクタ４，５を接続しない状態においてはＨＩＧ
Ｈレベルの信号、コネクタ４，５を接続した状態におい
てはＬＯＷレベルの信号が入力される。すなわち、コネ
クタ４，５を接続しない状態のときは、Ａｎ＝０の場
合、第１ＥＸＯＲ６の出力は“０”、第２ＥＸＯＲ７の
出力は“１”となり、この状態が通常状態となる。
【００２２】図２はフラッシュメモリと外部メモリに割
り当てられたアドレスを示す説明図であり、図２(a)は
コネクタ４，５を接続しない状態でＡｎ＝０の場合、す
なわち通常状態におけるフラッシュメモリと外部メモリ
とのアドレスを示す説明図である。通常状態において
は、図２(a)に示すようにフラッシュメモリ２にはアド
レス００００ｈ(0000000000000000d)〜７ＦＦＦｈ(0111
111111111111d)が割り当てられており、外部メモリ３に
はアドレス８０００ｈ(1000000000000000d)〜ＦＦＦＦ
ｈ(1111111111111111d)が割り当てられている。
り当てられたアドレスを示す説明図であり、図２(a)は
コネクタ４，５を接続しない状態でＡｎ＝０の場合、す
なわち通常状態におけるフラッシュメモリと外部メモリ
とのアドレスを示す説明図である。通常状態において
は、図２(a)に示すようにフラッシュメモリ２にはアド
レス００００ｈ(0000000000000000d)〜７ＦＦＦｈ(0111
111111111111d)が割り当てられており、外部メモリ３に
はアドレス８０００ｈ(1000000000000000d)〜ＦＦＦＦ
ｈ(1111111111111111d)が割り当てられている。
【００２３】次に、フラッシュメモリの書き替え動作に
ついて説明する。
ついて説明する。
【００２４】まず、外部メモリ３には、フラッシュメモ
リ２の内容を書き替える制御、および書き替える内容を
書き込んでおく。次にコネクタ４をコネクタ５に接続す
る。このとき、第１ＥＸＯＲ６の他方の入力端子にはＨ
ＩＧＨレベルの信号が入力され、第１ＥＸＯＲ６の出力
が“１”、第２ＥＸＯＲ７が“０”に切り替わる。その
結果、アドレスの最上位ビットのレベルが切り替わり、
図２(b)に示すようにフラッシュメモリ２にはアドレス
８０００ｈ(1000000000000000d)〜ＦＦＦＦｈ(11111111
11111111d)が割り当てられ、外部メモリ３にはアドレス
００００ｈ(0000000000000000d)〜７ＦＦＦｈ(01111111
11111111d)が割り当てられる。すなわち、以降、外部メ
モリ３内のプログラムを基にＣＰＵ１が動作されるよう
になる。
リ２の内容を書き替える制御、および書き替える内容を
書き込んでおく。次にコネクタ４をコネクタ５に接続す
る。このとき、第１ＥＸＯＲ６の他方の入力端子にはＨ
ＩＧＨレベルの信号が入力され、第１ＥＸＯＲ６の出力
が“１”、第２ＥＸＯＲ７が“０”に切り替わる。その
結果、アドレスの最上位ビットのレベルが切り替わり、
図２(b)に示すようにフラッシュメモリ２にはアドレス
８０００ｈ(1000000000000000d)〜ＦＦＦＦｈ(11111111
11111111d)が割り当てられ、外部メモリ３にはアドレス
００００ｈ(0000000000000000d)〜７ＦＦＦｈ(01111111
11111111d)が割り当てられる。すなわち、以降、外部メ
モリ３内のプログラムを基にＣＰＵ１が動作されるよう
になる。
【００２５】次に、フラッシュメモリ２の内容をすべて
消去したのち、外部メモリ３の内容を１バイトごとに読
み出し、フラッシュメモリ２に書き込んでいく。そし
て、全バイト書き込みが終了した後、コネクタ４をコネ
クタ５より取り外す。この取り外しによってフラッシュ
メモリ２のアドレスには００００ｈ〜７ＦＦＦｈが割り
当てられ、以降、通常状態においては、フラッシュメモ
リ２のプログラムを基にＣＰＵ１が動作される。
消去したのち、外部メモリ３の内容を１バイトごとに読
み出し、フラッシュメモリ２に書き込んでいく。そし
て、全バイト書き込みが終了した後、コネクタ４をコネ
クタ５より取り外す。この取り外しによってフラッシュ
メモリ２のアドレスには００００ｈ〜７ＦＦＦｈが割り
当てられ、以降、通常状態においては、フラッシュメモ
リ２のプログラムを基にＣＰＵ１が動作される。
【００２６】なお、上述した第１実施例では、コネクタ
４，５の接続によってアドレスの切り替えがなされる
が、それに限らず、図３に示すように第１，第２ＥＸＯ
Ｒ６，７の他方の入力端子に送る信号をオン／オフさせ
るためのスイッチ８を設け、アドレスの切り替えがなさ
れるようにしてもよい。
４，５の接続によってアドレスの切り替えがなされる
が、それに限らず、図３に示すように第１，第２ＥＸＯ
Ｒ６，７の他方の入力端子に送る信号をオン／オフさせ
るためのスイッチ８を設け、アドレスの切り替えがなさ
れるようにしてもよい。
【００２７】図４は本発明の第２実施例を示す説明図で
あり、９はＣＰＵ１のＩＮＴ端子に送る信号のオン／オ
フを行うスイッチを示す。第２実施例は、第１実施例に
おける第１，第２ＥＸＯＲ６，７を削除し、前記スイッ
チ９を設けたものである。なお、図１に示す第１実施例
における部材の機能と同一の機能を果たす部材について
は同一の符号を付して詳細な説明は省略する。
あり、９はＣＰＵ１のＩＮＴ端子に送る信号のオン／オ
フを行うスイッチを示す。第２実施例は、第１実施例に
おける第１，第２ＥＸＯＲ６，７を削除し、前記スイッ
チ９を設けたものである。なお、図１に示す第１実施例
における部材の機能と同一の機能を果たす部材について
は同一の符号を付して詳細な説明は省略する。
【００２８】図４において、スイッチ９をクローズにす
ると、ＣＰＵ１のＩＮＴ端子で立ち下がりエッジを検出
することにより、フラッシュメモリ２内のＩＮＴのアド
レスにＣＰＵ１のプログラムカウンタが移動する。この
ＩＮＴのアドレスに“ＪＭＰ８０００ｈ(外部メモリ３
の先頭アドレス(８０００ｈ)にジャンプさせる命令)”
を書き込んでおくことにより、以後、外部メモリ３のプ
ログラムに基づいてＣＰＵ１が動作される。
ると、ＣＰＵ１のＩＮＴ端子で立ち下がりエッジを検出
することにより、フラッシュメモリ２内のＩＮＴのアド
レスにＣＰＵ１のプログラムカウンタが移動する。この
ＩＮＴのアドレスに“ＪＭＰ８０００ｈ(外部メモリ３
の先頭アドレス(８０００ｈ)にジャンプさせる命令)”
を書き込んでおくことにより、以後、外部メモリ３のプ
ログラムに基づいてＣＰＵ１が動作される。
【００２９】次に、フラッシュメモリの書き替え動作に
ついて図５を参照しながら説明する。
ついて図５を参照しながら説明する。
【００３０】まず、外部メモリ３には、フラッシュメモ
リ２の内容を書き替える制御、および書き替える内容を
書き込んでおく。次に、コネクタ４をコネクタ５に接続
し、スイッチ９をクローズにしてフラッシュメモリ２の
ＩＮＴのアドレスを読み出し(Ｓ1-1)、外部メモリ３の
先頭アドレス(８０００ｈ)にジャンプさせる。なお、こ
のときのメモリのアドレスは図６に示した通りである。
リ２の内容を書き替える制御、および書き替える内容を
書き込んでおく。次に、コネクタ４をコネクタ５に接続
し、スイッチ９をクローズにしてフラッシュメモリ２の
ＩＮＴのアドレスを読み出し(Ｓ1-1)、外部メモリ３の
先頭アドレス(８０００ｈ)にジャンプさせる。なお、こ
のときのメモリのアドレスは図６に示した通りである。
【００３１】次に、外部メモリ３に記録されているプロ
グラムに従って、まずフラッシュメモリ２の内容をすべ
て消去したのち(Ｓ1-2)、外部メモリ３の内容を１バイ
トごとに読み出し(Ｓ1-4)、フラッシュメモリ２に書き
込んでいく(Ｓ1-5)。そして、全バイト書き込みが終了
した後(Ｓ1-3のYES)、コネクタ４をコネクタ５より取り
外し、スイッチ９を開放する。
グラムに従って、まずフラッシュメモリ２の内容をすべ
て消去したのち(Ｓ1-2)、外部メモリ３の内容を１バイ
トごとに読み出し(Ｓ1-4)、フラッシュメモリ２に書き
込んでいく(Ｓ1-5)。そして、全バイト書き込みが終了
した後(Ｓ1-3のYES)、コネクタ４をコネクタ５より取り
外し、スイッチ９を開放する。
【００３２】図７は本発明の第３実施例を示す説明図で
あり、10はＲＡＭを示す。第３実施例は、第１実施例に
おける第１，第２ＥＸＯＲ６，７を削除し、前記ＲＡＭ
10を設けたものである。なお、図１に示す第１実施例に
おける部材の機能と同一の機能を果たす部材については
同一の符号を付して詳細な説明は省略する。
あり、10はＲＡＭを示す。第３実施例は、第１実施例に
おける第１，第２ＥＸＯＲ６，７を削除し、前記ＲＡＭ
10を設けたものである。なお、図１に示す第１実施例に
おける部材の機能と同一の機能を果たす部材については
同一の符号を付して詳細な説明は省略する。
【００３３】図８はフラッシュメモリ，ＲＡＭ，外部メ
モリのアドレスを示す説明図、図９は第３実施例におけ
るフラッシュメモリの書き替え動作を示すフローチャー
トである。図８に示すように、フラッシュメモリ２には
００００ｈ〜６ＦＦＦｈ、ＲＡＭ10には７０００ｈ〜７
ＦＦＦｈ、外部メモリ３には８０００ｈ〜ＦＦＦＦｈと
いうようにアドレスが割り当てられている。
モリのアドレスを示す説明図、図９は第３実施例におけ
るフラッシュメモリの書き替え動作を示すフローチャー
トである。図８に示すように、フラッシュメモリ２には
００００ｈ〜６ＦＦＦｈ、ＲＡＭ10には７０００ｈ〜７
ＦＦＦｈ、外部メモリ３には８０００ｈ〜ＦＦＦＦｈと
いうようにアドレスが割り当てられている。
【００３４】次に、フラッシュメモリの書き替え動作に
ついて図９(a)を参照しながら説明する。
ついて図９(a)を参照しながら説明する。
【００３５】まず、外部メモリ３には、フラッシュメモ
リ２の内容を書き替える制御、および書き替える内容を
書き込んでおく。次に、コネクタ４をコネクタ５に接続
させると、ＣＰＵ１のＩＮＴ端子が立ち下がりエッジを
検出することにより、フラッシュメモリ２のＩＮＴのア
ドレスにＣＰＵ１のプログラムカウンタが移動し、フラ
ッシュメモリ２の中にプログラムをされているフラッシ
ュメモリ２の書き替えのためのプログラムをＲＡＭ10に
ダウンロードする(Ｓ2-1)。
リ２の内容を書き替える制御、および書き替える内容を
書き込んでおく。次に、コネクタ４をコネクタ５に接続
させると、ＣＰＵ１のＩＮＴ端子が立ち下がりエッジを
検出することにより、フラッシュメモリ２のＩＮＴのア
ドレスにＣＰＵ１のプログラムカウンタが移動し、フラ
ッシュメモリ２の中にプログラムをされているフラッシ
ュメモリ２の書き替えのためのプログラムをＲＡＭ10に
ダウンロードする(Ｓ2-1)。
【００３６】ＲＡＭ10へのダウンロードが終了した後
に、ＣＰＵ１のプログラムカウンタをＲＡＭ10の先頭ア
ドレス、すなわち７０００ｈに移すことにより(Ｓ2-
2)、以後、ＲＡＭ10のプログラムを基にＣＰＵ１が動作
される。次に、フラッシュメモリ２の内容をすべて消去
し(Ｓ2-3)、ＣＰＵ１の制御に従って外部メモリ３の内
容を１バイトずつ読み出し(Ｓ2-5)、読み出した内容を
フラッシュメモリ２に書き込んでいく(Ｓ2-6)。そし
て、全バイト書き込みが終了した後(Ｓ2-4のYES)、コネ
クタ４をコネクタ５より取り外す。
に、ＣＰＵ１のプログラムカウンタをＲＡＭ10の先頭ア
ドレス、すなわち７０００ｈに移すことにより(Ｓ2-
2)、以後、ＲＡＭ10のプログラムを基にＣＰＵ１が動作
される。次に、フラッシュメモリ２の内容をすべて消去
し(Ｓ2-3)、ＣＰＵ１の制御に従って外部メモリ３の内
容を１バイトずつ読み出し(Ｓ2-5)、読み出した内容を
フラッシュメモリ２に書き込んでいく(Ｓ2-6)。そし
て、全バイト書き込みが終了した後(Ｓ2-4のYES)、コネ
クタ４をコネクタ５より取り外す。
【００３７】なお、上述した第３実施例では、コネクタ
４，５の接続によってアドレスの切り替えがなされる
が、それに限らず、図10に示すようにＣＰＵ１のＩＮＴ
端子に送る信号をオン／オフさせるためのスイッチ11を
設け、アドレスの切り替えがなされるようにしてもよ
い。
４，５の接続によってアドレスの切り替えがなされる
が、それに限らず、図10に示すようにＣＰＵ１のＩＮＴ
端子に送る信号をオン／オフさせるためのスイッチ11を
設け、アドレスの切り替えがなされるようにしてもよ
い。
【００３８】図11は本発明の第４実施例を示す説明図で
ある。なお、図７に示す第３実施例における部材の機能
と同一の機能を果たす部材については同一の符号を付し
て詳細な説明は省略する。
ある。なお、図７に示す第３実施例における部材の機能
と同一の機能を果たす部材については同一の符号を付し
て詳細な説明は省略する。
【００３９】第４実施例は、ＣＰＵ１が外部メモリ３の
特定のアドレスを読みにいき、データのレベルが全てＨ
ＩＧＨレベル(０ＦＦＦｈ)であれば外部メモリ３は接続
されておらず、どれか１つがＬＯＷレベルであれば外部
メモリ３が接続されていることになるということを利用
してフラッシュメモリ２の書き替えの判断を行うもので
ある。
特定のアドレスを読みにいき、データのレベルが全てＨ
ＩＧＨレベル(０ＦＦＦｈ)であれば外部メモリ３は接続
されておらず、どれか１つがＬＯＷレベルであれば外部
メモリ３が接続されていることになるということを利用
してフラッシュメモリ２の書き替えの判断を行うもので
ある。
【００４０】図９(b)に示すように、電源をオンにする
と、まず外部メモリのデータ読込みを行い(Ｓ3-1)、デ
ータのレベルが全てＨＩＧＨレベル(０ＦＦＦｈ)のとき
は(Ｓ3-2のYES)通常状態であるとして通常の動作を開始
する。また、データのレベルが全てＨＩＧＨレベル(０
ＦＦＦｈ)ではないときには(Ｓ3-2のNO)、フラッシュメ
モリ２の書き込みルーチンをＲＡＭ10にダウンロードさ
せ(Ｓ2-1)、以下、第３実施例と同様に制御することで
フラッシュメモリ２の書き替えがなされる。
と、まず外部メモリのデータ読込みを行い(Ｓ3-1)、デ
ータのレベルが全てＨＩＧＨレベル(０ＦＦＦｈ)のとき
は(Ｓ3-2のYES)通常状態であるとして通常の動作を開始
する。また、データのレベルが全てＨＩＧＨレベル(０
ＦＦＦｈ)ではないときには(Ｓ3-2のNO)、フラッシュメ
モリ２の書き込みルーチンをＲＡＭ10にダウンロードさ
せ(Ｓ2-1)、以下、第３実施例と同様に制御することで
フラッシュメモリ２の書き替えがなされる。
【００４１】以上、説明した実施例の構成により、従来
のようにプログラムのバージョンアップ等のときにＲＯ
Ｍを交換する必要がなくなり、また書き替え内容が記録
された外部メモリを本体に接続することで、プログラム
の書き替えがなされるようになり、書き替えの操作が簡
単になる。
のようにプログラムのバージョンアップ等のときにＲＯ
Ｍを交換する必要がなくなり、また書き替え内容が記録
された外部メモリを本体に接続することで、プログラム
の書き替えがなされるようになり、書き替えの操作が簡
単になる。
【００４２】また外部メモリまたはＲＯＭによりＣＰＵ
を動作させるので、フラッシュメモリをクリアにするこ
とが可能となり、フラッシュメモリの内容を全て書き込
むことができるようになる。
を動作させるので、フラッシュメモリをクリアにするこ
とが可能となり、フラッシュメモリの内容を全て書き込
むことができるようになる。
【００４３】
【発明の効果】以上、説明した通りに構成された本発明
によれば、次に記載する効果を奏する。
によれば、次に記載する効果を奏する。
【００４４】請求項１記載の構成によれば、演算処理装
置を外部装置のプログラムに従って動作させることがで
きるようになり、不揮発性メモリの内容を全面的に消去
してから改めて新規のプログラムを書き込むことが可能
となり、さらに従来のようにＲＯＭの交換が不要となる
ため、プログラムの書き替えが容易にできるようにな
る。
置を外部装置のプログラムに従って動作させることがで
きるようになり、不揮発性メモリの内容を全面的に消去
してから改めて新規のプログラムを書き込むことが可能
となり、さらに従来のようにＲＯＭの交換が不要となる
ため、プログラムの書き替えが容易にできるようにな
る。
【００４５】請求項２記載の構成によれば、請求項１に
係る効果を有するとともに、請求項１の発明のようなア
ドレスの切り替え等のプロセスが不要となるため、プロ
グラムの書き替えが容易にできるようになる。
係る効果を有するとともに、請求項１の発明のようなア
ドレスの切り替え等のプロセスが不要となるため、プロ
グラムの書き替えが容易にできるようになる。
【００４６】請求項３記載の構成によれば、不揮発性メ
モリからＲＡＭに制御プログラムの書き替えのためのプ
ログラムをダウンロードさせることにより、演算処理装
置をＲＡＭのプログラムに従って動作させることができ
るようになるため、不揮発性メモリの内容を全面的に消
去してから改めて新規のプログラムを書き込むことが可
能となり、さらに従来のようにＲＯＭの交換が不要とな
るため、プログラムの書き替えが容易にできるようにな
る。
モリからＲＡＭに制御プログラムの書き替えのためのプ
ログラムをダウンロードさせることにより、演算処理装
置をＲＡＭのプログラムに従って動作させることができ
るようになるため、不揮発性メモリの内容を全面的に消
去してから改めて新規のプログラムを書き込むことが可
能となり、さらに従来のようにＲＯＭの交換が不要とな
るため、プログラムの書き替えが容易にできるようにな
る。
【００４７】請求項４，５，６記載の構成によれば、請
求項３に係る効果を有するとともに、請求項１の発明の
ようなアドレスの切り替え等のプロセスが不要となるた
め、プログラムの書き替えが容易にできるようになる。
求項３に係る効果を有するとともに、請求項１の発明の
ようなアドレスの切り替え等のプロセスが不要となるた
め、プログラムの書き替えが容易にできるようになる。
【図１】本発明の第１実施例の構成図である。
【図２】フラッシュメモリと外部メモリに割り当てられ
たアドレスを示す説明図である。
たアドレスを示す説明図である。
【図３】本発明の第１実施例に係る他の構成を示す構成
図である。
図である。
【図４】本発明の第２実施例を示す説明図である。
【図５】不揮発性メモリの書き替え動作を示すフローチ
ャートである。
ャートである。
【図６】第２実施例におけるフラッシュメモリおよび外
部メモリのアドレスを示す説明図である。
部メモリのアドレスを示す説明図である。
【図７】本発明の第３実施例を示す説明図である。
【図８】フラッシュメモリ，ＲＡＭ，外部メモリのアド
レスを示す説明図である。
レスを示す説明図である。
【図９】フラッシュメモリの書き替え動作を示すフロー
チャートである。
チャートである。
【図１０】本発明の第３実施例に係る他の構成を示す説
明図である。
明図である。
【図１１】本発明の第４実施例を示す説明図である。
１…中央処理装置(ＣＰＵ)、 ２…フラッシュメモリ、
３…外部メモリ、 ４，５…コネクタ、 ６…第１論
理回路(第１ＥＸＯＲ)、 ７…第２論理回路(第２ＥＸ
ＯＲ)、 ８，９，11…スイッチ、 10…ＲＡＭ。
３…外部メモリ、 ４，５…コネクタ、 ６…第１論
理回路(第１ＥＸＯＲ)、 ７…第２論理回路(第２ＥＸ
ＯＲ)、 ８，９，11…スイッチ、 10…ＲＡＭ。
Claims (6)
- 【請求項１】 制御プログラムが書き込まれた電気的に
書き替え可能な不揮発性メモリと、この不揮発性メモリ
の制御プログラムを基に制御命令を出力する演算処理装
置と、不揮発性メモリへの書き替えデータが書き込まれ
た外部装置と、この外部装置と接続し、外部装置からア
ドレス・バスおよびデータ・バスがアクセスされる接続
手段と、前記外部装置を前記接続手段に接続したとき、
前記不揮発性メモリのアドレス・バスにおける最上位ビ
ットを反転させて前記不揮発性メモリのアドレスを切り
替えるとともに、前記外部装置に前記不揮発性メモリの
反転前のアドレスを割り当て、前記外部装置に記憶され
たプログラムを基に前記不揮発性メモリの書き替えを実
行させる制御手段とを備えたことを特徴とするプログラ
ム制御装置。 - 【請求項２】 制御プログラムが書き込まれた電気的に
書き替え可能な不揮発性メモリと、この不揮発性メモリ
の制御プログラムを基に制御命令を出力する演算処理装
置と、不揮発性メモリの書き替えデータが書き込まれた
外部装置と、この外部装置と接続し、外部装置からアド
レス・バスおよびデータ・バスがアクセスされる接続手
段と、前記外部装置を前記接続手段に接続したとき、前
記演算処理装置の割込みルーチンに信号を送り、前記外
部装置のアドレス・バスにアクセスさせ、前記外部装置
に記憶されたプログラムを基に前記不揮発性メモリの書
き替えを実行させる制御手段とを備えたことを特徴とす
るプログラム制御装置。 - 【請求項３】 制御プログラムが書き込まれた電気的に
書き替え可能な不揮発性メモリと、この不揮発性メモリ
の書き替えデータが書き込まれた外部装置と、この外部
装置と接続し、外部装置からアドレス・バスおよびデー
タ・バスがアクセスされる接続手段と、前記不揮発性メ
モリの内容の中で少なくとも前記制御プログラムを書き
替えるためのプログラムを読み込むＲＡＭと、このＲＡ
Ｍに読み込まれたプログラムを基に前記外部装置が有す
る不揮発性メモリの書き替えデータを読み出し、前記不
揮発性メモリに書き込む制御を行う演算処理装置とを備
えたことを特徴とするプログラム制御装置。 - 【請求項４】 前記外部装置を前記接続手段に接続させ
たとき、前記演算処理装置の割込みルーチンに入り、前
記不揮発性メモリのアドレス・バスにアクセスさせて、
前記不揮発性メモリの内容の中で少なくとも前記制御プ
ログラムを書き替えるためのプログラムを前記ＲＡＭに
ダウンロードさせ、ダウンロード後、前記中央処理装置
のプログラムカウンタを前記ＲＡＭのアドレスに移動さ
せる制御手段を有することを特徴とする請求項３記載の
プログラム制御装置。 - 【請求項５】 前記演算処理装置に対して割込みを発生
させるための信号のオン／オフを切り替える切り替え手
段と、この切り替え手段により割込みを発生させるため
の信号が送られたとき、前記演算処理装置の割込みルー
チンに入り、前記不揮発性メモリのアドレス・バスにア
クセスさせて、前記不揮発性メモリの内容の中で少なく
とも前記制御プログラムを書き替えるためのプログラム
を前記ＲＡＭにダウンロードさせ、ダウンロード後、前
記演算処理装置のプログラムカウンタを前記ＲＡＭのア
ドレスに移動させる制御手段とを有することを特徴とす
る請求項３記載のプログラム制御装置。 - 【請求項６】 前記接続手段の接続状態をデータ・バス
上で認識する認識手段と、この認識手段の認識結果によ
り前記演算処理装置に割込みを発生させるための信号発
生手段と、この信号発生装置が信号を発生したとき、前
記信号が前記演算処理装置の割込みルーチンに入り、前
記不揮発性メモリの内容の中で少なくとも前記制御プロ
グラムを書き替えるためのプログラムを前記ＲＡＭにダ
ウンロードさせ、ダウンロード後、前記演算処理装置の
プログラムカウンタを前記ＲＡＭのアドレスに移動させ
る制御手段とを有することを特徴とする請求項３記載の
プログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21888894A JPH0883175A (ja) | 1994-09-13 | 1994-09-13 | プログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21888894A JPH0883175A (ja) | 1994-09-13 | 1994-09-13 | プログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883175A true JPH0883175A (ja) | 1996-03-26 |
Family
ID=16726886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21888894A Pending JPH0883175A (ja) | 1994-09-13 | 1994-09-13 | プログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6513113B1 (en) | 1998-06-19 | 2003-01-28 | Ricoh Company, Ltd. | Electronic instrument adapted to be selectively booted either from externally-connectable storage unit or from internal nonvolatile rewritable memory |
-
1994
- 1994-09-13 JP JP21888894A patent/JPH0883175A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6513113B1 (en) | 1998-06-19 | 2003-01-28 | Ricoh Company, Ltd. | Electronic instrument adapted to be selectively booted either from externally-connectable storage unit or from internal nonvolatile rewritable memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |