JPH11185492A - セルフクロックする論理回路およびその出力信号をラッチする方法 - Google Patents

セルフクロックする論理回路およびその出力信号をラッチする方法

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JPH11185492A
JPH11185492A JP10174641A JP17464198A JPH11185492A JP H11185492 A JPH11185492 A JP H11185492A JP 10174641 A JP10174641 A JP 10174641A JP 17464198 A JP17464198 A JP 17464198A JP H11185492 A JPH11185492 A JP H11185492A
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Relph Richard
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

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Abstract

(57)【要約】 【課題】 クロック信号のタイミングをとるのに遅延線
技術を用いる、論理回路をクロックするための回路およ
び方法を提供する。 【解決手段】 論理回路への入力は有効信号に関連づけ
られており、有効信号は、少なくとも論理回路の伝搬遅
延の間、遅延線により遅延される。遅延された有効信号
を用いて、入力に応答して論理回路により生成される出
力信号をラッチする。

Description

【発明の詳細な説明】
【０００１】
【技術分野】この発明は順序論理回路に関し、より特定
的には、順序論理回路をクロックするための新規の回路
および方法に関する。
【０００２】
【背景技術】順序論理回路の顕著な特徴はメモリであ
る。順序論理回路の出力は、印加された入力信号の最新
の値だけではなく、それまでに印加された入力信号のシ
ーケンスなど、過去の回路の状態にも依存する。
【０００３】順序論理回路には非同期式のものと同期式
のものとがある。非同期式順序論理回路は、入力信号の
変化に直ちに応答し、変更された出力信号を生じる。し
かしながら、非同期式回路において伝搬遅延が等しくな
いことは、ハザードおよびレース状態につながることが
ある。
【０００４】非同期式回路におけるこれらの困難を克服
するため、規則的なクロックパルスに応答して信号がレ
ジスタの中へラッチされる同期式回路が用いられる。し
かしながら、同期式回路の速度はクロックサイクルの周
期に拘束され、クロックサイクルの周期は論理ブロック
およびレジスタの伝搬遅延に依存する。
【０００５】たとえば、図５では、以下の２つのブロッ
クの組合せロジックを含む同期式回路が示される。すな
わち、「Ｎ」個の入力Ｉ1 −ＩN に基づいて関数「Ｆ」
を計算するための第１の論理ブロック３０２と、「Ｍ」
個の入力Ｆ1 −ＦM に基づいて関数「Ｇ」を計算するた
めの第２の論理ブロック３０６とである。回路はまた、
各クロックサイクルのはじめにビットをラッチするため
の３つのレジスタ３００、３０４および３０８を含む。
【０００６】クロックサイクルのはじめに「Ｎ」個のビ
ットがレジスタ３００にラッチされると、これらは、レ
ジスタ３００に対するいくらかの伝搬遅延の後、入力Ｉ
1 −ＩN として第１の論理ブロック３０２へ付与され
る。第１の論理ブロック３０２は、入力ビットをもとに
関数「Ｆ」を計算し、そこから「Ｍ」個のビットの出力
Ｆ1 −ＦM を生じる。これらの出力ビットＦ1 −ＦM は
レジスタ３０４へ付与され、レジスタ３０４は、次のク
ロックサイクルにおいてクロック信号に応答してこれら
のビットをラッチする。
【０００７】ビットＦ1 −ＦM はレジスタ３０４によっ
てラッチされた後、第２の論理ブロック３０６に付与さ
れる。これに応答して、第２の論理ブロック３０６は、
ビットＦ1 −ＦM に基づいて関数「Ｇ」を計算し、そこ
から「Ｌ」個のビットの出力Ｇ1 −ＧL を生じる。これ
らの出力ビットＧ1 −ＧL はレジスタ３０６に付与さ
れ、次のクロックサイクルにおいてクロック信号に応答
してラッチされる。このように、関数「Ｆ」および
「Ｇ」の計算を完了するには２つのクロックサイクルを
要する。
【０００８】従来の実施ではデジタル回路全体にわたっ
て共通のクロック信号を用いる傾向があるため、クロッ
ク周期は最も遅い論理ブロックよりさらに遅く設定され
ている。回路内の機能のほとんどは最も遅い論理ブロッ
クよりも早いため、デジタル回路においては共通のクロ
ック信号を待つことでかなりの時間が浪費される。
【０００９】例において、レジスタ３００、３０４およ
び３０８の伝搬遅延が７ｎｓであり、第１の論理ブロッ
ク３０２の伝搬遅延が２１ｎｓであり、第２の論理ブロ
ック３０６の伝搬遅延が２８ｎｓであると仮定する。す
なわち、第１のクロックサイクルにおける計算を完了す
るには、少なくとも２８ｎｓを要する（レジスタ３００
がラッチするのに７ｎｓ＋第１の論理ブロック３０２は
２１ｎｓ）。一方、第２のクロックサイクルにおける計
算を完了するには、データがレジスタ３０８によってラ
ッチされる用意ができるまでに、少なくとも３５ｎｓが
必要である（レジスタ３０４には７ｎｓ＋第２の論理ブ
ロック３０６には２８ｎｓ）。レジスタ３００、３０４
および３０８は共通のクロック信号を共用するため、ク
ロック周期は３５ｎｓに設定される。すなわち、２つの
計算、つまり２つのクロックサイクル、を実行するのに
要する時間の合計は７０ｎｓである。しかしながら、３
５ｎｓである第１のクロック周期のうちの７ｎｓは次の
クロックサイクルを待つのに費やされていた。このよう
に、デジタル機能は従来、共通のクロックの速度におい
てカスケードされ、これはほとんどの機能自体の速度に
おいてカスケードするより遅い。
【００１０】
【発明の開示】順序論理回路の速度を改善する必要があ
る。また、順序論理回路においてレジスタを論理機能の
速度においてクロックするための回路および方法を提供
する必要がある。
【００１１】これらおよび他の必要は、遅延線技術を用
いて論理回路のクロッキングがセルフタイミングされる
この発明により満たされる。特定的には、論理ブロック
または回路への各入力は有効信号に関連づけられてい
る。有効信号は、少なくとも論理ブロックの伝達遅延の
間、好ましくはその１４０ｎｓ以内の間、遅延線によっ
て遅延される。そのため、遅延された有効信号を用い
て、入力に応答して論理ブロックから生じる出力信号を
ラッチすることができる。
【００１２】したがって、この発明の一局面は、１つま
たは２つ以上の入力ビットを含む入力信号に応答して、
伝搬遅延の後に、入力信号から出力信号を生成するため
の論理回路を含むセルフクロックする論理回路である。
第１の有効信号は入力信号が有効であるとアサートさ
れ、遅延線は第１の有効信号に応答して、少なくとも論
理回路の伝搬遅延と同じ長さの時間、好ましくは１４０
ｎｓ内の時間の後、第２の有効信号を生じる。レジスタ
は、第２の有効信号に応答して出力信号をラッチするよ
うに構成される。
【００１３】この発明の別の局面は、遅延の後に、入力
信号に応答して論理回路により生成される出力信号をラ
ッチする方法である。この方法は、入力信号が有効であ
る際に有効信号をアサートするステップと、有効信号を
少なくとも遅延と同じ長さの時間、好ましくは１４０ｐ
ｓ内の間、遅延するステップとを含む。出力信号は遅延
有効信号に応答してラッチされる。
【００１４】この発明のさらなる目的、利点および新規
の特徴は、一部は以下の詳細な説明において提示され、
一部はこの発明を考察する際に明らかになり、またはこ
の発明の実施から学習できるであろう。この発明の目的
および利点は、特に添付の特許請求の範囲において指摘
される手段および組合せにより実現され得られる。
【００１５】この発明は、添付の図面において限定され
ることなく例により示され、類似の参照番号を有する要
素は全体を通して類似の要素を表わす。
【００１６】
【発明を実施するためのベストモード】順序論理回路を
クロックするための回路および方法を説明する。以下に
は、説明する目的で、この発明の完全な理解を提供する
ために数多くの特定の詳細が示されている。しかしなが
ら、この発明がこれらの特定の詳細がなくとも実施でき
ることが明らかになるであろう。別の例では、この発明
を不必要に不明瞭にすることを避けるために周知の構造
および装置がブロック図の形で表わされる。
【００１７】この発明の一実施例によれば、図１には図
５に示される従来の順序回路に対応するセルフクロック
する順序回路が示される。特定的には、図１の論理ブロ
ック１０２および１０６はそれぞれ、図５の論理ブロッ
ク３０２および３０６に対応する。図１のレジスタ１０
０、１０４および１０８は、それぞれ、図５のレジスタ
３００、３０４および３０８に対応する。
【００１８】すなわち、第１の論理ブロック１０２は、
「Ｎ」個の入力Ｉ1 −ＩN に基づいて関数「Ｆ」を計算
し、第２の論理ブロック１０６は、「Ｍ」個の入力Ｆ1
−Ｆ M に基づいて関数「Ｇ」を計算する。３つのレジス
タ１００、１０４および１０８は、そこに付与されるビ
ットを、遅延線１１０−１１８およびゲート１２０を含
むセルフクロッキング回路により発生する信号に応答し
てラッチする。
【００１９】入力信号Ｉ1 −ＩN の各ビットに関連づけ
られるのは、対応する有効ビットＶＩ1 −ＶＩN であ
り、これは関連づけられた入力ビットＩ1 −ＩN が有効
であるとアサートされる。有効ビットＶＩ1 −ＶＩ
N は、入力信号Ｉ1 −ＩN をオフチップ回路などの別の
回路から初めて受取ると、非同期または同期に生成され
る。たとえば、いくつかの入力信号は、入力の用意がで
きていることを示すストローブにより集積回路へ送られ
る。この場合、関連づけられた有効信号はストローブか
ら得られる。別の例では、入力信号は外部から供給され
るクロック信号のそれぞれすべてのサイクルにおいて有
効であり、この場合、関連づけられた有効信号はクロッ
ク信号から得られることになる。内部の、すなわちオン
チップの論理ブロックにより発生する信号に関連づけら
れた有効信号は、それぞれの内部論理ブロックのための
セルフクロッキング回路から得られる。
【００２０】複数の有効ビットＶＩ1 −ＶＩN に関して
は、セルフクロッキング回路はゲート１２０を含み、ゲ
ート１２０は対応するレジスタ１００のための入力ビッ
トＩ 1 −ＩN のすべてが有効であるとき、つまりすべて
の有効ビットＶＩ1 −ＶＩNがアサートされたときを判
定する。ゲート１２０は、正論理におけるＡＮＤゲート
または負論理におけるＮＯＲゲートなど、論理積を計算
するいかなる回路であってもよい。
【００２１】ゲート１２０の出力は、レジスタ１００の
「ＣＬＯＣＫ」入力に結合されており、そのためすべて
の有効ビットＶＩ1 −ＶＩN がアサートされると、結果
生じる強化された入力有効信号ＶＩは、レジスタ１００
が入力ビットＩ1 −ＩN をラッチするようにさせる。す
なわち、入力ビットＩ1 −ＩN は、入力ビットＩ1 −Ｉ
N のすべてが有効であるときのみラッチされる。さら
に、ゲート１２０の出力は遅延線１１０に結合されてお
り、遅延線１１０は以下により詳細に説明するように実
現することができる。
【００２２】「Ｎ」個のビットが入力有効信号ＶＩに応
答してレジスタ１００にラッチされると、それらはレジ
スタ１００に対するいくらかの伝搬遅延の後、入力Ｉ1
−Ｉ N として第１の論理ブロック１０２へ付与される。
その間、入力有効信号ＶＩは遅延線１１０により遅延さ
れ、遅延線１１０は、少なくともレジスタ１００に対す
る伝搬遅延と同じ長さの時間、入力有効信号ＶＩを遅延
するように構成される。たとえば、レジスタ１００の伝
搬遅延が７ｎｓである場合、遅延線１１０は、入力有効
信号ＶＩを少なくとも７ｎｓの間遅延させ、遅延された
入力有効信号ＶＩ′を生じるように構成されることにな
る。
【００２３】第１の論理ブロック１０２は、入力ビット
をもとに関数「Ｆ」を計算し、そこから、いくらかの伝
搬遅延の後、「Ｍ」個のビットの出力Ｆ1 −ＦM を生じ
る。その間、入力ビットＩ1 −ＩN に対する対応する遅
延された入力有効信号ＶＩ′は、遅延線１１２により遅
延され、遅延線１１２は、第１の論理ブロック１０２の
伝搬遅延と少なくとも同じ長さの時間、遅延された入力
有効信号ＶＩ′を遅延するように構成される。そのた
め、遅延線１１２の出力は、対応する第１の論理ブロッ
ク１０２の出力が有効になるとアサートされる。換言す
ると、遅延線１１２の出力は第１の論理ブロック１０２
に対する有効信号ＶＦである。例においては、第１の論
理ブロック１０２の伝搬遅延が２１ｎｓである場合、遅
延線１１２は、遅延された入力有効信号ＶＩ′を少なく
とも２１ｎｓの間遅延させ、第１のブロック有効信号Ｖ
Ｆを生じるように構成されることになる。
【００２４】第１のブロック有効信号ＶＦは、ビットＦ
1 −ＦM が有効である際に遅延線１１２により生成され
るため、第１のブロック有効信号ＶＦは、レジスタ１０
４においてビットＦ1 −ＦM をラッチするのに用いられ
る。ビットＦ1 −ＦM がレジスタ３０４によってラッチ
された後、それらは伝搬遅延の後に第２の論理ブロック
３０６に付与される。その間、第１のブロック有効信号
ＶＦは遅延線１１４により遅延され、遅延線１１４は、
第１のブロック有効信号ＶＦを少なくともレジスタ１０
４に対する伝搬遅延と同じ長さの時間、遅延させるよう
に構成される。例においては、レジスタ１０４の伝搬遅
延が７ｎｓである場合、遅延線１１４は、第１のブロッ
ク有効信号ＶＦを少なくとも７ｎｓの間遅延させ、遅延
された第１のブロック有効信号ＶＦ′を生じるように構
成されることになる。
【００２５】第２の論理ブロック１０６は、これに付与
されるビットＦ1 −ＦM に基づいて関数「Ｇ」を計算
し、そこから、伝搬遅延の後、「Ｌ」個のビットの出力
Ｇ1 −ＧL を生じる。その間、ビットＦ1 −ＦM に対す
る対応する遅延された第１のブロック有効信号ＶＦ′は
遅延線１１６により遅延され、遅延線１１６は、遅延さ
れた第１のブロック有効信号ＶＦ′を、第２の論理ブロ
ック１０６の伝搬遅延と少なくとも同じ長さの時間、遅
延させるように構成される。すなわち、遅延線１１６の
出力は、対応する第２の論理ブロック１０６の出力が有
効になるとアサートされる。換言すれば、遅延線１１６
の出力は、第２の論理ブロック１０６に対する有効信号
ＶＧである。例においては、第２の論理ブロック１０６
の伝搬遅延が２８ｎｓである場合、遅延線１１６は、遅
延された第１のブロック有効信号ＶＦ′を少なくとも２
８ｎｓの間遅延させ、第２のブロック有効信号ＶＧを生
じるように構成されることになる。
【００２６】遅延線１１６はレジスタ１０８の「ＣＬＯ
ＣＫ」入力に結合されるため、出力ビットＧ1 −Ｇ
L は、第２のブロック有効信号ＶＧに応答してレジスタ
１０６によりラッチされる。その間、第２のブロック有
効信号ＶＧは遅延線１１８により遅延され、遅延線１１
８は、第２のブロック有効信号ＶＧを、少なくともレジ
スタ１０８に対する伝搬遅延と同じ長さの時間、遅延さ
せるように構成される。例においては、レジスタ１０８
の伝搬遅延が７ｎｓである場合、遅延線１１８は、第２
のブロック有効信号ＶＧを少なくとも７ｎｓの間遅延さ
せ、遅延された第２のブロック有効信号ＶＧ′を生じる
ように構成されることになる。
【００２７】入力ビットＩ1 −ＩN がレジスタ１００に
おいて有効になった時からレジスタ１０８において出力
ビットＧ1 −ＧL の用意ができるまでに経過する時間
は、第１の論理ブロック１０２と、第２の論理ブロック
１０６と、レジスタ１００および１０４とを通しての伝
搬遅延の合計である。例においては、この合計は、第１
の論理ブロック１０２に対しては２１ｎｓ、第２の論理
ブロック１０６に対しては２８ｎｓ、そして各レジスタ
１００および１０４に対して７ｎｓであることから、総
計は２１ｎｓ＋２８ｎｓ＋７ｎｓ＋７ｎｓ＝６３ｎｓで
ある。すなわち、この発明の一実施例によるこの順序回
路は、従来の態様でクロックされる順序回路では７０ｎ
ｓかかるのと比べて、関数「Ｆ」および「Ｇ」の計算を
６３ｎｓの後にラッチすることができる。特に、より速
い論理ブロックの出力をラッチするレジスタ（たとえ
ば、それぞれ第１の論理ブロック１０２およびレジスタ
１０４）は、より遅い論理ブロック（たとえば第２の論
理ブロック１０６）と同期する時間を待たされることな
く、直ちに出力をラッチするように構成される。
【００２８】図２は、これを用いてこの発明を実現する
ことができる例示的な高分解能のデジタル遅延線２００
のブロック図である。例示的な高分解能のデジタル遅延
線２００は、ビットを受取り、直列に結合される複数の
デジタル遅延素子２１０−１から２１０−ｎを通してビ
ットを繰返し遅延させる。デジタル遅延線２００は、利
用される半導体実現例に固有の何らかの制約または他の
実際的な考慮点に依存して、デジタル遅延素子を任意の
数ｎだけ含む。たとえば、デジタル遅延線２００は、幾
万ものデジタル遅延素子を含んでもよい。デジタル遅延
線２００のデジタル遅延素子２１０−１から２１０−ｎ
の各々は同じ半導体基板上の同じ製造プロセスの間に構
成されるため、各デジタル遅延素子の動作特徴がほぼ同
じであり、よって遅延期間もほぼ同じである可能性が高
い。
【００２９】複数のデジタル遅延素子の出力をタップ
し、遅延されたビットについてデジタル遅延素子を同時
に監視してもよい。したがって、デジタル遅延線２００
は、それぞれのデジタル遅延素子２１０−１から２１０
−ｎの出力に結合され、デジタル遅延線２００の部分を
並行して監視するための複数のタップ２１２−１から２
１２−ｎを含む。
【００３０】製造および動作条件の変動は避け難いた
め、いかなるデジタル回路の遅延特徴もチップごとに異
なり、かつ時間が経つにつれ変化する。そのため、デジ
タル遅延素子２１０−１から２１０−ｎの各々の遅延期
間を較正して特定の期間と一致させる必要がある。１つ
のアプローチによれば、両方の遅延期間は水晶振動子な
どの信頼性のおける正確な基準クロックと同期させられ
る。
【００３１】デジタル遅延素子２１０−１から２１０−
ｎの各々の遅延期間は、好ましくは較正信号などのデジ
タルコマンドコードにより調整可能である。この較正信
号は信頼のおける正確なクロック信号に関連して生成さ
れ、好ましくは、グオ（Guo）他への１９９５年１０月
１０日発行の、同一出願人に譲渡される米国特許第５，
４５７，７１９号に説明されるようなオンチップデジタ
ルサーボ回路（図示せず）により生成される。簡潔に述
べると、オンチップデジタルサーボ回路は、それ自体の
調整可能なデジタル遅延線を含み、これを監視し、フィ
ードバックループにおいて較正信号を用いて継続的に調
整する。較正信号はチップ上の他のシステムと共用され
る。
【００３２】図３を参照すると、各調整可能なデジタル
遅延素子２１０は、直列に結合される２つの調整可能な
インバータ２２０−１および２２０−２を含み、これら
は各々、前述の較正信号を受取る。このように、２つの
調整可能なインバータ２２０−１および２２０−２の各
々の遅延期間は、調整可能な遅延素子の遅延期間の半分
であり、較正信号により制御される。
【００３３】図４を参照すると、好ましい実施例におけ
る各調整可能なインバータ２２０は、並列に結合される
複数の切換可能なインバータ２３０−１から２３０−ｍ
を含む。切換可能なインバータ２３０−１から２３０−
ｍの各々は、較正信号のビット２３２−１から２３２−
ｍのうちの１つにより、オンまたはオフにされる。その
ため、インバータの伝搬遅延を定めるパラメータのうち
の２つ、つまりＰチャネルサイズ対Ｎチャネルサイズの
比および駆動電力は、遅延期間を正確に制御するために
定められてもよい。切換可能なインバータは、ウー（Wo
o ）への１９９３年６月１５日発行の、同一出願人に譲
渡された米国特許第５，２２０，２１６号と、ウーへの
１９９３年７月１３日発行の、同一出願人に譲渡された
米国特許第５，２２７，６７９号とにおいてさらに詳細
に説明される。
【００３４】したがって、デジタル遅延線２００は、一
連の調整可能なデジタル遅延素子２１０−１から２１０
−ｎを含み、その各々は較正信号に従って基準クロック
周期と同期する均一の遅延期間を提供する。さらに、各
調整可能なインバータ２２０の遅延期間は、一定した、
７０ｐｓほどの短いものであってもよい。すなわち、各
調整可能なデジタル遅延素子２１０の遅延期間は、一定
した、１４０ｐｓほどの短いものであってもよい。
【００３５】デジタル遅延線２００は、特定の遅延期間
を有する十分な数の調整可能なデジタル遅延素子により
実現されるため、全体の遅延期間は、対応する論理回路
を通る最悪のケースの経路の遅延時間を超える。たとえ
ば、論理回路を通る最悪のケースの経路の遅延時間が２
８ｎｓである場合、１４０ｐｓの遅延期間を有する、最
低２００個の（２８ｎｓ／１４０ｐｓ）調整可能な遅延
素子が必要となる。すなわち、デジタル遅延線２００
は、所望の遅延期間から１４０ｐｓ内に信号を遅延する
ように構成できる。
【００３６】調整可能な遅延素子の数は、期間がより長
い調整可能な遅延素子を用いることによって減らすこと
ができる。実際に、期間の異なる調整可能な遅延素子を
用いてもよく、たとえば、遅延期間が１．４ｎｓである
ものを１９個と遅延期間が１４０ｐｓであるものを１０
個用いてもよい。
【００３７】図１に示される構成では、一連の遅延線１
１０−１１８が最終的に単一の有効信号、すなわちＶＩ
を遅延することが明らかである。したがって、一連の遅
延線１１０−１１８は、適当なタップがレジスタ１０４
および１０８のそれぞれ対応の「ＣＬＯＣＫ」入力に結
合される単一の遅延線によって置換えてもよい。
【００３８】この発明は現在最も実用的で好ましい実施
例と考えられるものに関連して説明したが、この発明が
開示される実施例に限定されるものではなく、逆に、添
付の特許請求の範囲の精神および範囲内に含まれるさま
ざまな変更および均等の構成を網羅することを意図して
いるのが理解されるべきである。
【図面の簡単な説明】
【図１】この発明の一実施例によるセルフクロックする
論理回路のハイレベルのブロック図である。
【図２】図１に示される回路を実現するのに用いること
ができる遅延線のブロック図である。
【図３】図２に示される遅延段を実現するのに用いるこ
とができる非反転遅延段および反転遅延段の回路図であ
る。
【図４】図２に示される遅延段を実現するのに用いるこ
とができる非反転遅延段および反転遅延段の回路図であ
る。
【図５】従来の態様でクロックされる論理回路のハイレ
ベルのブロック図である。
【符号の説明】
１００、１０４、１０８ レジスタ １０２ 第１の論理ブロック １０６ 第２の論理ブロック １１０−１１８ 遅延線 １２０ ゲート ２００ デジタル遅延線 ２１０ 遅延素子 ２１２ タップ ２２０ 調整可能なインバータ ２３０ 切換可能なインバータ ２３２ ビット

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 セルフクロックする論理回路であって、 入力信号に応答して、そこから伝搬遅延の後に出力信号
    を生成するための論理回路と、 第１の有効信号に応答して、少なくとも前記伝搬遅延と
    同じ長さの時間の後に第２の有効信号を生成するための
    遅延線とを含み、前記第１の有効信号は、前記入力信号
    に関連づけられ、前記入力信号が有効であるとアサート
    され、前記セルフクロックする論理回路はさらに前記第
    ２の有効信号に応答して前記出力信号をラッチするため
    のレジスタを含む、回路。
  2. 【請求項２】 前記入力信号は複数の入力ビットを含
    み、 前記第１の有効信号は複数の有効ビットを含み、前記有
    効ビットはそれぞれの入力ビットに対応しており、 前記遅延線は、複数の有効ビットのすべてがアサートさ
    れると、少なくとも前記伝搬遅延と同じ長さの時間の後
    に前記第２の有効信号を生成するように構成される、請
    求項１に記載のセルフクロックする回路。
  3. 【請求項３】 前記遅延線は、前記複数の有効ビットに
    応答するＡＮＤゲートを含む、請求項２に記載のセルフ
    クロックする回路。
  4. 【請求項４】 前記遅延線は、前記複数の有効ビットに
    応答するＮＯＲゲートを含む、請求項２に記載のセルフ
    クロックする回路。
  5. 【請求項５】 第２の有効信号に応答して、少なくとも
    前記レジスタの遅延期間と同じ長さの時間の後に第３の
    有効信号を生成するための別の遅延線をさらに含む、請
    求項１に記載のセルフクロックする回路。
  6. 【請求項６】 前記遅延線は、前記伝搬遅延から１４０
    ｐｓのうちに前記第２の有効信号を生成するように構成
    される、請求項１に記載のセルフクロックする回路。
  7. 【請求項７】 前記遅延線は、直列に結合される複数の
    デジタル遅延素子を含む、請求項１に記載のセルフクロ
    ックする回路。
  8. 【請求項８】 前記遅延線は、較正信号を受取るために
    結合される較正入力をさらに含み、 デジタル遅延素子の各々は、較正信号を受取ってその遅
    延期間を調整するための較正入力を含む、請求項７に記
    載のセルフクロックする回路。
  9. 【請求項９】 デジタル遅延素子の各々は、 較正信号を受取るための第１の較正入力を有する第１の
    調整可能なインバータと、 前記第１の調整可能なインバータに直列に結合され、前
    記較正信号を受取るための第２の較正入力を有する第２
    の調整可能なインバータとを含む、請求項８に記載のセ
    ルフクロックする回路。
  10. 【請求項１０】 各デジタル遅延素子の遅延期間は約１
    ４０ｐｓである、請求項９に記載のセルフクロックする
    回路。
  11. 【請求項１１】 各デジタル遅延素子の遅延期間は同じ
    である、請求項７に記載のセルフクロックする回路。
  12. 【請求項１２】 遅延の後に入力信号に応答して論理回
    路により生成される出力信号をラッチする方法であっ
    て、 前記入力信号が有効である場合に有効信号をアサートす
    るステップと、 前記有効信号を少なくとも前記遅延と同じ長さの時間、
    遅延するステップと、 前記遅延された有効信号に応答して前記出力信号をラッ
    チするステップとを含む、方法。
  13. 【請求項１３】 前記入力信号は複数の入力ビットを含
    み、 前記入力信号が有効である場合に有効信号をアサートす
    るステップは、それぞれ対応の入力ビットが有効である
    場合に複数の有効ビット信号をアサートするステップ
    と、 複数の有効ビット信号の各々がアサートされると前記有
    効信号を生成するステップとを含む、請求項１２に記載
    の方法。
  14. 【請求項１４】 複数の有効ビット信号の各々がアサー
    トされると前記有効信号を生成するステップは、前記有
    効信号を、前記複数の有効ビット信号の論理積として生
    成するステップを含む、請求項１３に記載の方法。
  15. 【請求項１５】 遅延された妥当性を、少なくとも前記
    ラッチするステップに費やされるのと同じ長さの時間、
    さらに遅延するステップをさらに含む、請求項１２に記
    載の方法。
  16. 【請求項１６】 前記有効信号を少なくとも前記遅延と
    同じ長さの時間遅延するステップは、前記有効信号を前
    記遅延から１４０ｐｓ内に遅延するステップを含む、請
    求項１２に記載の方法。
  17. 【請求項１７】 前記有効信号を少なくとも前記遅延と
    同じ長さの時間遅延するステップは、前記有効信号を共
    通の遅延期間分、繰返し遅延するステップを含む、請求
    項１２に記載の方法。
  18. 【請求項１８】 前記共通の遅延期間を較正するステッ
    プをさらに含む、請求項１７に記載の方法。
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