JPH09304484A - 半導体記憶装置 - Google Patents
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- JPH09304484A JPH09304484A JP8142242A JP14224296A JPH09304484A JP H09304484 A JPH09304484 A JP H09304484A JP 8142242 A JP8142242 A JP 8142242A JP 14224296 A JP14224296 A JP 14224296A JP H09304484 A JPH09304484 A JP H09304484A
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- semiconductor memory
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- memory device
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000001360 synchronised effect Effects 0.000 claims description 15
- 230000007704 transition Effects 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 17
- 230000001934 delay Effects 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【課題】同期式半導体記憶装置において、製造時のプロ
セスの変動によるディレイ値の変動を初期設定のモード
レジスタセット時に自動的に最適な値に設定する。 【解決手段】あらかじめｔＣＫｍｉｎに設定された基準
ディレイ、基準ディレイのディレイ値と外部クロックの
サイクルを比較する回路、メインディレイ回路と複数の
調整用ディレイ回路で構成されている内部ディレイ回路
から成り、モードレジスタセット時に基準ディレイ値と
外部クロックのサイクルを比較して内部ディレイ値を最
適化できる構成になっている。
セスの変動によるディレイ値の変動を初期設定のモード
レジスタセット時に自動的に最適な値に設定する。 【解決手段】あらかじめｔＣＫｍｉｎに設定された基準
ディレイ、基準ディレイのディレイ値と外部クロックの
サイクルを比較する回路、メインディレイ回路と複数の
調整用ディレイ回路で構成されている内部ディレイ回路
から成り、モードレジスタセット時に基準ディレイ値と
外部クロックのサイクルを比較して内部ディレイ値を最
適化できる構成になっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に内部回路が外部クロックに同期して動作する
同期式半導体記憶装置に関する。
関し、特に内部回路が外部クロックに同期して動作する
同期式半導体記憶装置に関する。
【０００２】
【従来の技術】図１８は、この種の従来の同期式半導体
記憶装置（「同期式メモリ」という）の回路構成をブロ
ック図にて示したものである。また従来の同期式メモリ
の動作の概略を示すタイミングチャートを図１５及び図
１７に示す。
記憶装置（「同期式メモリ」という）の回路構成をブロ
ック図にて示したものである。また従来の同期式メモリ
の動作の概略を示すタイミングチャートを図１５及び図
１７に示す。
【０００３】通常、同期式メモリは、出力の同期クロッ
クが、コマンド入力クロックに対して、何クロック目と
なるかを示すＣＡＳレーテンシー（「ＣＬ」ともいう）
によって内部回路の制御が変わってくる。
クが、コマンド入力クロックに対して、何クロック目と
なるかを示すＣＡＳレーテンシー（「ＣＬ」ともいう）
によって内部回路の制御が変わってくる。
【０００４】現在、例えば同期式ダイナミックＲＡＭで
は、ＣＬ１〜ＣＬ４まで実現している。ここでは説明を
簡単にするためにＣＬ１、ＣＬ２の回路構成に付いて説
明する。
は、ＣＬ１〜ＣＬ４まで実現している。ここでは説明を
簡単にするためにＣＬ１、ＣＬ２の回路構成に付いて説
明する。
【０００５】一般に、メモリの動作は、外部からアドレ
スＡＤＤを入力すると、そのアドレスに書かれているデ
ータＤＯＵＴを出力とするという、線形的な回路と見な
すことができる。これは通常のメモリ回路であるが、こ
れを同期式メモリとして実現するには、図１８に示すよ
うに、クロックによるラッチ回路を中間に設け、全体回
路を、第１ステージ（１ＳＴ ＳＴＡＧＥ）と第２ステ
ージ（２ＮＤ ＳＴＡＧＥ）とに分割すれば良い。この
場合、クロックφ１、φ２をどのように供給するかによ
ってＣＡＳレーテンシーを変えることができる。
スＡＤＤを入力すると、そのアドレスに書かれているデ
ータＤＯＵＴを出力とするという、線形的な回路と見な
すことができる。これは通常のメモリ回路であるが、こ
れを同期式メモリとして実現するには、図１８に示すよ
うに、クロックによるラッチ回路を中間に設け、全体回
路を、第１ステージ（１ＳＴ ＳＴＡＧＥ）と第２ステ
ージ（２ＮＤ ＳＴＡＧＥ）とに分割すれば良い。この
場合、クロックφ１、φ２をどのように供給するかによ
ってＣＡＳレーテンシーを変えることができる。
【０００６】例えば図１８に示す同期式メモリ回路にお
いて、ＣＡＳレーテンシー２（ＣＬ２）を実現するに
は、φ１＝φ２＝ＩＣＬＫ（ＩＣＬＫは外部クロックＣ
ＬＫをバッファリングした内部クロック）とすればよ
い。
いて、ＣＡＳレーテンシー２（ＣＬ２）を実現するに
は、φ１＝φ２＝ＩＣＬＫ（ＩＣＬＫは外部クロックＣ
ＬＫをバッファリングした内部クロック）とすればよ
い。
【０００７】この場合（φ１とφ２をＩＣＬＫとする）
の動作は、図１７に示すようなタイミングチャートで表
される。第１ステージは、最初（１発目）のクロックで
制御され、第２ステージは次（２発目）のクロックで制
御される。アクセス時間（ｔＡＣ２）は、第２ステージ
で制御されるので、２発目のクロックからの時間とな
る。
の動作は、図１７に示すようなタイミングチャートで表
される。第１ステージは、最初（１発目）のクロックで
制御され、第２ステージは次（２発目）のクロックで制
御される。アクセス時間（ｔＡＣ２）は、第２ステージ
で制御されるので、２発目のクロックからの時間とな
る。
【０００８】また、第１ステージの動作に必要な時間を
ｔ１、第２ステージの動作に必要な時間をｔ２として、
ｔ１＞ｔ２ならば、この回路の動作に必要な最小サイク
ル時間ｔＣＫ２ｍｉｎは、ｔ１とされる。
ｔ１、第２ステージの動作に必要な時間をｔ２として、
ｔ１＞ｔ２ならば、この回路の動作に必要な最小サイク
ル時間ｔＣＫ２ｍｉｎは、ｔ１とされる。
【０００９】次に、図１８に示す回路で、ＣＡＳレーテ
ンシー（ＣＬ１）を実現するには、φ１＝ＩＣＬＫ、φ
２＝ＩＣＬＫ１とする。但し、ＩＣＬＫ１は、図１４に
示す遅延回路により内部クロックＩＣＬＫを遅延させて
作られる内部クロックである。
ンシー（ＣＬ１）を実現するには、φ１＝ＩＣＬＫ、φ
２＝ＩＣＬＫ１とする。但し、ＩＣＬＫ１は、図１４に
示す遅延回路により内部クロックＩＣＬＫを遅延させて
作られる内部クロックである。
【００１０】この場合、ＩＣＬＫ１のディレイ値は、第
１ステージの動作時間ｔ１に設定すれば良い。この時の
動作を示したタイミングチャートが図１５である。ＣＬ
１の動作の場合、第１、第２ステージ共に、同一のクロ
ックで制御されるため、アクセス時間（ｔＡＣ１）は、
１発目のクロックからの時間となる。またこの回路に必
要な最小動作時間ｔＣＫ１ｍｉｎは、ｔ１＋ｔ２とな
る。
１ステージの動作時間ｔ１に設定すれば良い。この時の
動作を示したタイミングチャートが図１５である。ＣＬ
１の動作の場合、第１、第２ステージ共に、同一のクロ
ックで制御されるため、アクセス時間（ｔＡＣ１）は、
１発目のクロックからの時間となる。またこの回路に必
要な最小動作時間ｔＣＫ１ｍｉｎは、ｔ１＋ｔ２とな
る。
【００１１】このように、図１８に示す周期式メモリ回
路においては、第２ステージの制御クロックφ２に入力
する信号を変えることで、ＣＡＳレーテンシーを容易に
変えることができる。
路においては、第２ステージの制御クロックφ２に入力
する信号を変えることで、ＣＡＳレーテンシーを容易に
変えることができる。
【００１２】
【発明が解決しようとする課題】この従来の回路では、
ＣＡＳレーテンシーが「１」の時、第２ステージの制御
クロックφ２は、内部クロックＩＣＬＫからのディレイ
によって作られているが、ディレイ素子は、図１２に示
すように、インバータを偶数段（２Ｎ段）直列に接続し
た回路から成っているために、ディレイ値はトランジス
タ特性（＝プロセス）に大きく依存する。
ＣＡＳレーテンシーが「１」の時、第２ステージの制御
クロックφ２は、内部クロックＩＣＬＫからのディレイ
によって作られているが、ディレイ素子は、図１２に示
すように、インバータを偶数段（２Ｎ段）直列に接続し
た回路から成っているために、ディレイ値はトランジス
タ特性（＝プロセス）に大きく依存する。
【００１３】もし、製造時のプロセスの変動によりディ
レイ値が変わった場合、例えば図１４に示す内部クロッ
クＩＣＬＫからＩＣＬＫ１のディレイ時間ｔ１に設定さ
れた値がΔｔだけ長くなると、図１６に示すように、サ
イクル時間は、 ｔＣＫ１ｍｉｎ′＝ｔＣＫ１ｍｉｎ＋Δｔ となる。
レイ値が変わった場合、例えば図１４に示す内部クロッ
クＩＣＬＫからＩＣＬＫ１のディレイ時間ｔ１に設定さ
れた値がΔｔだけ長くなると、図１６に示すように、サ
イクル時間は、 ｔＣＫ１ｍｉｎ′＝ｔＣＫ１ｍｉｎ＋Δｔ となる。
【００１４】また、アクセス時間は、 ｔＡＣ１′＝ｔＡＣ＋Δｔ となりいずれもΔｔだけ悪化する。これはスピードの悪
化を意味する。
化を意味する。
【００１５】また、逆にディレイ値がΔｔだけ短くなっ
た場合には、第１ステージの動作ｔ１に対し、ＩＣＬＫ
〜ＩＣＬＫ１は、ｔ１−Δｔとなり、第１ステージは正
しく動作できなくなる。これは歩留まりの悪化を意味す
る。
た場合には、第１ステージの動作ｔ１に対し、ＩＣＬＫ
〜ＩＣＬＫ１は、ｔ１−Δｔとなり、第１ステージは正
しく動作できなくなる。これは歩留まりの悪化を意味す
る。
【００１６】このように、プロセス変動により、歩留ま
り、特性の劣化を引き起こすという問題点がある。
り、特性の劣化を引き起こすという問題点がある。
【００１７】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、製造時のプロセス変動
によるディレイ値の変動を初期設定モードレジスタにセ
ット時に自動で最適な値に設定することにより、歩留ま
り、特性がプロセスの変動に依存すること無く常に一定
となるようにした同期式メモリを提供することにある。
れたものであって、その目的は、製造時のプロセス変動
によるディレイ値の変動を初期設定モードレジスタにセ
ット時に自動で最適な値に設定することにより、歩留ま
り、特性がプロセスの変動に依存すること無く常に一定
となるようにした同期式メモリを提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、同期式半導体記憶装置において、外部同
期信号を基準遅延回路の遅延値と比較し、該比較結果に
基づき内部回路制御用遅延回路の遅延時間を自動で調整
する手段を備えたことを特徴とする半導体記憶装置を提
供する。
め、本発明は、同期式半導体記憶装置において、外部同
期信号を基準遅延回路の遅延値と比較し、該比較結果に
基づき内部回路制御用遅延回路の遅延時間を自動で調整
する手段を備えたことを特徴とする半導体記憶装置を提
供する。
【００１９】また、本発明は、同期式半導体記憶装置に
おいて、外部同期信号を入力としディレイ設計値を定め
る１又は複数の遅延信号を出力する基準ディレイ回路
と、前記外部同期信号のサイクルタイムを定める遷移エ
ッジが前記基準ディレイ回路の１又は複数の遅延出力信
号の遷移エッジに対してどのような位置にあるかを比較
判定する手段と、該判定結果に基づき遅延回路の実際の
ディレイ値と設計値の大きさの関係に応じて内部クロッ
ク信号を遅延するディレイ値を可変に選択する手段と、
を備え、前記基準ディレイ回路のディレイ値が設計値に
対して遅い／早いに応じて前記内部クロック信号を遅延
するディレイ値を短／長側に設定することを特徴とす
る。
おいて、外部同期信号を入力としディレイ設計値を定め
る１又は複数の遅延信号を出力する基準ディレイ回路
と、前記外部同期信号のサイクルタイムを定める遷移エ
ッジが前記基準ディレイ回路の１又は複数の遅延出力信
号の遷移エッジに対してどのような位置にあるかを比較
判定する手段と、該判定結果に基づき遅延回路の実際の
ディレイ値と設計値の大きさの関係に応じて内部クロッ
ク信号を遅延するディレイ値を可変に選択する手段と、
を備え、前記基準ディレイ回路のディレイ値が設計値に
対して遅い／早いに応じて前記内部クロック信号を遅延
するディレイ値を短／長側に設定することを特徴とす
る。
【００２０】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。図１は、本発明の第１の実施形態
の回路構成を示す図である。また、図２はその動作を説
明するためのタイミングチャートである。
して以下に説明する。図１は、本発明の第１の実施形態
の回路構成を示す図である。また、図２はその動作を説
明するためのタイミングチャートである。
【００２１】図１を参照して、本発明の第１の実施の形
態は、大きく分けて、ディレイブロック１００と、ディ
レイ制御ブロック１１０と、から成っている。
態は、大きく分けて、ディレイブロック１００と、ディ
レイ制御ブロック１１０と、から成っている。
【００２２】内部クロックＩＣＬＫを入力とするディレ
イブロック１００は、メインディレイ１０２（ディレイ
＝ｔｄ１）と、調整用ディレイＤＬ１（ディレイ＝ｔｄ
２）とＤＬ２（ディレイ＝ｔｄ３）と、から成り、調整
用ディレイＤＬ１はメインディレイ１０２の出力から分
岐し、さらに調整用ディレイＤＬ２は、調整用ディレイ
ＤＬ１の出力から分岐し、これらのディレイの出力はそ
れぞれトランスファゲートＴＧ１、ＴＧ２、ＴＧ３を介
して共通接続され、ＩＣＬＫ１として出力されている。
このトランスファゲートＴＧ１、ＴＧ２、ＴＧ３は、い
ずれか一つがオンすることで、ＩＣＬＫ１のディレイ値
を変える。
イブロック１００は、メインディレイ１０２（ディレイ
＝ｔｄ１）と、調整用ディレイＤＬ１（ディレイ＝ｔｄ
２）とＤＬ２（ディレイ＝ｔｄ３）と、から成り、調整
用ディレイＤＬ１はメインディレイ１０２の出力から分
岐し、さらに調整用ディレイＤＬ２は、調整用ディレイ
ＤＬ１の出力から分岐し、これらのディレイの出力はそ
れぞれトランスファゲートＴＧ１、ＴＧ２、ＴＧ３を介
して共通接続され、ＩＣＬＫ１として出力されている。
このトランスファゲートＴＧ１、ＴＧ２、ＴＧ３は、い
ずれか一つがオンすることで、ＩＣＬＫ１のディレイ値
を変える。
【００２３】設計段階では、ＩＣＬＫ１のディレイ値
は、メインディレイ＋ＤＬ１＝ｔ１に設定されており、
製造時のプロセスの変動により実際のディレイ値が設計
値よりも長くなった場合、トランスファゲートＴＧ１を
オンさせ、またトランスファゲートＴＧ２をオフさせ
て、調整用ディレイＤＬ１をカットする（ディレイ値は
ｔｄ１）。
は、メインディレイ＋ＤＬ１＝ｔ１に設定されており、
製造時のプロセスの変動により実際のディレイ値が設計
値よりも長くなった場合、トランスファゲートＴＧ１を
オンさせ、またトランスファゲートＴＧ２をオフさせ
て、調整用ディレイＤＬ１をカットする（ディレイ値は
ｔｄ１）。
【００２４】また、実際のディレイ値が設計値よりも短
くなった場合には、トランスファゲートＴＧ３をオンさ
せて調整用ディレイＤＬ２を追加する（ディレイ値はｔ
ｄ１＋ｔｄ２＋ｔｄ３）。
くなった場合には、トランスファゲートＴＧ３をオンさ
せて調整用ディレイＤＬ２を追加する（ディレイ値はｔ
ｄ１＋ｔｄ２＋ｔｄ３）。
【００２５】次に、ディレイ制御ブロック１１０につい
て説明する。同期式メモリの場合、動作前にどのような
モードで動作させるかを決めるためにモードレジスタの
セットを行わなければならない。
て説明する。同期式メモリの場合、動作前にどのような
モードで動作させるかを決めるためにモードレジスタの
セットを行わなければならない。
【００２６】図２に示すように、まず１発目のクロック
でモードレジスタをセットをすると、内部信号ＭＤＲＳ
ＢがＬｏｗレベルとなる。この信号ＭＤＲＳＢのＬｏｗ
は次のクロックＣＬＫでリセットされる。すなわち信号
ＭＤＲＳＢのＬｏｗ期間はサイクル時間ｔＣＫと一致す
ることになる。
でモードレジスタをセットをすると、内部信号ＭＤＲＳ
ＢがＬｏｗレベルとなる。この信号ＭＤＲＳＢのＬｏｗ
は次のクロックＣＬＫでリセットされる。すなわち信号
ＭＤＲＳＢのＬｏｗ期間はサイクル時間ｔＣＫと一致す
ることになる。
【００２７】この内部信号ＭＤＲＳＢを、ｔＣＫｍｉｎ
値に予め設定した基準ディレイ１１１に通し、元の信号
ＭＤＲＳＢと比較する。基準ディレイ１１１とＩＣＬＫ
１を作るディレイは同一のチップ上にあるため、プロセ
スの変動によりディレイ値は同一の割合で変動する。基
準ディレイ１１１は、そのディレイ回路の途中から出し
た節点Ｄ１とディレイの終りの節点Ｄ２とを具備してい
る。
値に予め設定した基準ディレイ１１１に通し、元の信号
ＭＤＲＳＢと比較する。基準ディレイ１１１とＩＣＬＫ
１を作るディレイは同一のチップ上にあるため、プロセ
スの変動によりディレイ値は同一の割合で変動する。基
準ディレイ１１１は、そのディレイ回路の途中から出し
た節点Ｄ１とディレイの終りの節点Ｄ２とを具備してい
る。
【００２８】図３に示すように、内部信号ＭＤＲＳＢの
↑（ＬｏｗレベルからＨｉｇｈレベルへの遷移エッジ）
が、基準ディレイ１１１の一の出力である節点Ｄ１の↓
（ＨｉｇｈレベルからＬｏｗレベルへの遷移エッジ）と
節点Ｄ２の↓の間にある場合、この時はプロセスの変動
がほとんど無く設計値と実際のディレイ値とがほぼ等し
いことを意味する。この場合、ディレイブロック１０１
のトランスファゲートＴＧ２をオン、ＴＧ１およびＴＧ
３をオフさせ、 ＩＣＬＫ〜ＩＣＬＫ１の間のディレイ＝メインディレイ
＋ＤＬ１ と設計値通りにする。
↑（ＬｏｗレベルからＨｉｇｈレベルへの遷移エッジ）
が、基準ディレイ１１１の一の出力である節点Ｄ１の↓
（ＨｉｇｈレベルからＬｏｗレベルへの遷移エッジ）と
節点Ｄ２の↓の間にある場合、この時はプロセスの変動
がほとんど無く設計値と実際のディレイ値とがほぼ等し
いことを意味する。この場合、ディレイブロック１０１
のトランスファゲートＴＧ２をオン、ＴＧ１およびＴＧ
３をオフさせ、 ＩＣＬＫ〜ＩＣＬＫ１の間のディレイ＝メインディレイ
＋ＤＬ１ と設計値通りにする。
【００２９】次に、図４に示すように、節点Ｄ１の↓が
内部信号ＭＤＲＳＢの↑よりも後にある場合、この時は
プロセスの変動がディレイを遅くする方に変動している
ため、実際のディレイ値が設計値に対して遅くなってい
る。この場合トランスファゲートＴＧ１をオン、ＴＧ２
およびＴＧ３をオフさせ、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ としてプロセスの変動でディレイ値が長くなった分調整
用ディレイＤＬ１をカットしてＩＣＬＫ１のディレイ値
の適正化を図る。
内部信号ＭＤＲＳＢの↑よりも後にある場合、この時は
プロセスの変動がディレイを遅くする方に変動している
ため、実際のディレイ値が設計値に対して遅くなってい
る。この場合トランスファゲートＴＧ１をオン、ＴＧ２
およびＴＧ３をオフさせ、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ としてプロセスの変動でディレイ値が長くなった分調整
用ディレイＤＬ１をカットしてＩＣＬＫ１のディレイ値
の適正化を図る。
【００３０】次に、図５に示すように、節点Ｄ２の↓が
内部信号ＭＤＲＳＢの↑よりも前にある場合、この時
は、プロセスの変動がディレイを早くする方に変動して
いるため、実際のディレイ値が設計値に対して早くなっ
ている。この場合ディレイ回路１００のトランスファゲ
ートＴＧ３をオン、ＴＧ１およびＴＧ２をオフさせ、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ１＋ＤＬ２ とし、プロセスの変動でディレイ値が短くなった分調整
用ディレイＤＬ３を追加してＩＣＬＫ１のディレイ値の
適正化をはかる。すなわち、ＩＣＬＫ１のディレイを設
計値よりも大きい、メインディレイ＋Ｄ１＋Ｄ２として
適正化をはかる。
内部信号ＭＤＲＳＢの↑よりも前にある場合、この時
は、プロセスの変動がディレイを早くする方に変動して
いるため、実際のディレイ値が設計値に対して早くなっ
ている。この場合ディレイ回路１００のトランスファゲ
ートＴＧ３をオン、ＴＧ１およびＴＧ２をオフさせ、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ１＋ＤＬ２ とし、プロセスの変動でディレイ値が短くなった分調整
用ディレイＤＬ３を追加してＩＣＬＫ１のディレイ値の
適正化をはかる。すなわち、ＩＣＬＫ１のディレイを設
計値よりも大きい、メインディレイ＋Ｄ１＋Ｄ２として
適正化をはかる。
【００３１】図２は、図３に示すように、内部信号ＭＤ
ＲＳＢの↑が節点Ｄ１の↓と節点Ｄ２の↓の間にある場
合の詳細な動作を示すタイミングチャートである。
ＲＳＢの↑が節点Ｄ１の↓と節点Ｄ２の↓の間にある場
合の詳細な動作を示すタイミングチャートである。
【００３２】図１及び図２を参照して、クロックＣＬＫ
に同期してモードレジスタセットによりＭＤＲＳＢがＬ
ｏｗレベルなるとインバータ１１２の遅延時間で定まる
パルス幅のＲＳＴがＮＯＲゲート１１３から出力され、
ＲＳフリップフロップ（ラッチ）１１６、１１７をセッ
トし（節点Ｂ１、Ｂ２がＬｏｗレベル）、続いて基準デ
ィレイ１１１の出力節点Ｄ１がＬｏｗレベルに遷移し、
節点Ｄ１とＭＤＲＳＢ信号を入力とするＮＯＲゲート１
１５の出力である節点Ａ１がＨｉｇｈレベルとなり、Ｒ
Ｓフリップフロップ１１６をリセットし、インバータ１
１８の出力Ｂ１がＨｉｇｈレベルとなり、ＮＯＲゲート
１２０の出力であるＧ１がＨｉｇｈレベルからＬｏｗレ
ベルに遷移し、ＮＯＲゲート１２１の出力である信号Ｇ
２がＬｏｗレベルからＨｉｇｈレベルとなり、トランス
ファゲートＴＧ１がオフし、ＴＧ２がオンする。
に同期してモードレジスタセットによりＭＤＲＳＢがＬ
ｏｗレベルなるとインバータ１１２の遅延時間で定まる
パルス幅のＲＳＴがＮＯＲゲート１１３から出力され、
ＲＳフリップフロップ（ラッチ）１１６、１１７をセッ
トし（節点Ｂ１、Ｂ２がＬｏｗレベル）、続いて基準デ
ィレイ１１１の出力節点Ｄ１がＬｏｗレベルに遷移し、
節点Ｄ１とＭＤＲＳＢ信号を入力とするＮＯＲゲート１
１５の出力である節点Ａ１がＨｉｇｈレベルとなり、Ｒ
Ｓフリップフロップ１１６をリセットし、インバータ１
１８の出力Ｂ１がＨｉｇｈレベルとなり、ＮＯＲゲート
１２０の出力であるＧ１がＨｉｇｈレベルからＬｏｗレ
ベルに遷移し、ＮＯＲゲート１２１の出力である信号Ｇ
２がＬｏｗレベルからＨｉｇｈレベルとなり、トランス
ファゲートＴＧ１がオフし、ＴＧ２がオンする。
【００３３】また、図１のトランスファゲート、ＴＧ１
〜ＴＧ３は、図１３に示すように、Ｎ−チャネルＭＯＳ
トランジスタとＰ−チャネルＭＯＳトランジスタで構成
され、各ゲートには相補信号が入力されるたＣＭＯＳ型
トランスファゲートからなる。
〜ＴＧ３は、図１３に示すように、Ｎ−チャネルＭＯＳ
トランジスタとＰ−チャネルＭＯＳトランジスタで構成
され、各ゲートには相補信号が入力されるたＣＭＯＳ型
トランスファゲートからなる。
【００３４】図６は、本発明の第２の実施の形態の回路
構成を示したものである。この実施の形態では、ディレ
イブロック２００が、調整用のディレイを４つ（ＤＬ′
１〜ＤＬ′４）持つことによって、前記第１の実施の形
態に比べ、より精度の高い調整を可能としたものであ
る。
構成を示したものである。この実施の形態では、ディレ
イブロック２００が、調整用のディレイを４つ（ＤＬ′
１〜ＤＬ′４）持つことによって、前記第１の実施の形
態に比べ、より精度の高い調整を可能としたものであ
る。
【００３５】図７〜図１１は、本発明の第２の実施の形
態の動作の概略を示すタイミングチャートである。
態の動作の概略を示すタイミングチャートである。
【００３６】図７は、基準ディレイ２１１の出力節点
Ｄ′２↓とＤ′３↓（ＨｉｇｈレベルからＬｏｗレベル
への遷移エッジ）の間に内部信号ＭＤＲＳＢ↑（Ｌｏｗ
レベルからＨｉｇｈレベルへの遷移エッジ）がある場合
のタイミングチャートであり、これはディレイ設計値が
実際のディレイ値にほぼ対応している。この時はトラン
スファゲートＴＧ′３がオン、ＴＧ′１、ＴＧ′２、Ｔ
Ｇ′４およびＴＧ′５はオフとなり、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ′１＋ＤＬ′２ となる。
Ｄ′２↓とＤ′３↓（ＨｉｇｈレベルからＬｏｗレベル
への遷移エッジ）の間に内部信号ＭＤＲＳＢ↑（Ｌｏｗ
レベルからＨｉｇｈレベルへの遷移エッジ）がある場合
のタイミングチャートであり、これはディレイ設計値が
実際のディレイ値にほぼ対応している。この時はトラン
スファゲートＴＧ′３がオン、ＴＧ′１、ＴＧ′２、Ｔ
Ｇ′４およびＴＧ′５はオフとなり、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ′１＋ＤＬ′２ となる。
【００３７】図８は、節点Ｄ′１の↓と節点Ｄ′２の↓
の間に信号ＭＤＲＳＢ↑がある場合であり、これはディ
レイ設計値＜実際のディレイ値を意味する。この時は、
ＴＧ′２がオン、ＴＧ′１、ＴＧ′３、ＴＧ′４および
ＴＧ′５はオフとなり、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ′１ となり、プロセスの変動でディレイ値が長くなった分調
整用ディレイＤＬ′２をカットしてＩＣＬＫ〜ＩＣＬＫ
１のディレイを調整する。
の間に信号ＭＤＲＳＢ↑がある場合であり、これはディ
レイ設計値＜実際のディレイ値を意味する。この時は、
ＴＧ′２がオン、ＴＧ′１、ＴＧ′３、ＴＧ′４および
ＴＧ′５はオフとなり、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ′１ となり、プロセスの変動でディレイ値が長くなった分調
整用ディレイＤＬ′２をカットしてＩＣＬＫ〜ＩＣＬＫ
１のディレイを調整する。
【００３８】図９は、基準ディレイ２１１の出力節点
Ｄ′１↓の前にＭＤＲＳＢ↑がある場合であり、これは
ディレイ設計値≪＜＜実際のディレイ値を意味する。こ
の時はＴＧ′１がオン、ＴＧ′２、ＴＧ′３、ＴＧ′４
およびＴＧ′５はオフとなり、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ となり、プロセスの変動でディレイ値が大幅に長くなっ
た分調整用ディレイＤＬ′１とＤＬ′２をカットしてＩ
ＣＬＫ〜ＩＣＬＫ１のディレイを調整する。
Ｄ′１↓の前にＭＤＲＳＢ↑がある場合であり、これは
ディレイ設計値≪＜＜実際のディレイ値を意味する。こ
の時はＴＧ′１がオン、ＴＧ′２、ＴＧ′３、ＴＧ′４
およびＴＧ′５はオフとなり、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ となり、プロセスの変動でディレイ値が大幅に長くなっ
た分調整用ディレイＤＬ′１とＤＬ′２をカットしてＩ
ＣＬＫ〜ＩＣＬＫ１のディレイを調整する。
【００３９】図１０は、Ｄ′３↓とＤ′４↓の間にＭＤ
ＲＳＢ↑がある場合であり、これはディレイ設計値＞実
際のディレイ値を意味する。この時はＴＧ′４がオン、
ＴＧ′１、ＴＧ′２、ＴＧ′３およびＴＧ′５はオフと
なり、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ′１＋ＤＬ′２＋ＤＬ′３ として、プロセスの変動でディレイ値が短くなった分調
整用ディレイＤＬ′３を追加してＩＣＬＫ〜ＩＣＬＫ１
のディレイを調整する。
ＲＳＢ↑がある場合であり、これはディレイ設計値＞実
際のディレイ値を意味する。この時はＴＧ′４がオン、
ＴＧ′１、ＴＧ′２、ＴＧ′３およびＴＧ′５はオフと
なり、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ′１＋ＤＬ′２＋ＤＬ′３ として、プロセスの変動でディレイ値が短くなった分調
整用ディレイＤＬ′３を追加してＩＣＬＫ〜ＩＣＬＫ１
のディレイを調整する。
【００４０】図１１は、節点Ｄ′４の↓（Ｈｉｇｈレベ
ルからＬｏｗレベルへの遷移エッジ）の後にＭＤＲＳＢ
の↑（ＬｏｗレベルからＨｉｇｈレベルへの遷移エッ
ジ）がある場合であり、これはディレイ設計値＞＞実際
のディレイ値を意味する。この時はＴＧ′５がオン、Ｔ
Ｇ′１、ＴＧ′２、ＴＧ′３およびＴＧ′４はオフにな
り、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ′１＋ＤＬ′２＋ＤＬ′３＋ＤＬ′４ として、プロセスの変動でディレイ値が大幅に短くなっ
た分調整用ディレイＤＬ′３とＤＬ′４を追加してＩＣ
ＬＫ〜ＩＣＬＫ１のディレイを調整する。
ルからＬｏｗレベルへの遷移エッジ）の後にＭＤＲＳＢ
の↑（ＬｏｗレベルからＨｉｇｈレベルへの遷移エッ
ジ）がある場合であり、これはディレイ設計値＞＞実際
のディレイ値を意味する。この時はＴＧ′５がオン、Ｔ
Ｇ′１、ＴＧ′２、ＴＧ′３およびＴＧ′４はオフにな
り、 ＩＣＬＫ〜ＩＣＬＫ１のディレイ＝メインディレイ＋Ｄ
Ｌ′１＋ＤＬ′２＋ＤＬ′３＋ＤＬ′４ として、プロセスの変動でディレイ値が大幅に短くなっ
た分調整用ディレイＤＬ′３とＤＬ′４を追加してＩＣ
ＬＫ〜ＩＣＬＫ１のディレイを調整する。
【００４１】このように更に調整用のディレイを増やす
ことによってより細かなディレイ調整が可能になってく
る。
ことによってより細かなディレイ調整が可能になってく
る。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
製造時にプロセスが変動してその結果ディレイ回路のデ
ィレイ値が変わった場合でも、モードレジスタセット時
に外部クロックのサイクルを基準に自動でディレイ回路
のディレイ値を最適化できるため、歩留まり、特性がプ
ロセスの変動に依存すること無く常に一定になるため、
安定的な生産が可能となるという効果を有する。
製造時にプロセスが変動してその結果ディレイ回路のデ
ィレイ値が変わった場合でも、モードレジスタセット時
に外部クロックのサイクルを基準に自動でディレイ回路
のディレイ値を最適化できるため、歩留まり、特性がプ
ロセスの変動に依存すること無く常に一定になるため、
安定的な生産が可能となるという効果を有する。
【図１】本発明の第１の実施の形態の構成を示す回路図
である。
である。
【図２】本発明の第１の実施の形態の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図３】本発明の第１の実施の形態の動作における１つ
の状態を示したタイミングチャートである。
の状態を示したタイミングチャートである。
【図４】本発明の第１の実施の形態の動作における１つ
の状態を示したタイミングチャートである。
の状態を示したタイミングチャートである。
【図５】本発明の第１の実施の形態の動作における１つ
の状態を示したタイミングチャートである。
の状態を示したタイミングチャートである。
【図６】本発明の第２の実施の形態の回路構成を示す図
である。
である。
【図７】本発明の第２の実施の形態の動作における１つ
の状態を示したタイミングチャートである。
の状態を示したタイミングチャートである。
【図８】本発明の第２の実施の形態の動作における１つ
の状態を示したタイミングチャートである。
の状態を示したタイミングチャートである。
【図９】本発明の第２の実施の形態の動作における１つ
の状態を示したタイミングチャートである。
の状態を示したタイミングチャートである。
【図１０】本発明の第２の実施の形態の動作における１
つの状態を示したタイミングチャートである。
つの状態を示したタイミングチャートである。
【図１１】本発明の第２の実施の形態の動作における１
つの状態を示したタイミングチャートである。
つの状態を示したタイミングチャートである。
【図１２】ディレイ回路を示した図である。
【図１３】トランスファゲートを示した図である。
【図１４】従来の内部信号ＩＣＬＫ１を作る回路構成を
示した図である。
示した図である。
【図１５】ＣＡＳレーテンシー１（ＣＬ１）の動作を示
したタイミングチャートである。
したタイミングチャートである。
【図１６】ディレイが遅れた時のＣＬ１の動作を示した
タイミングチャートである。
タイミングチャートである。
【図１７】ＣＡＳレーテンシー２（ＣＬ２）の動作を示
したタイミングチャートである。
したタイミングチャートである。
【図１８】位相同期式半導体記憶装置を示すブロック図
である。
である。
１００ ディレイブロック １１０ ディレイ制御ブロック １１１ 基準ディレイ １１２、１１８、１１９、１２３、１２４、１２５ イ
ンバータ １１４、１１５、１２０、１２１、１２２ ＮＯＲ回路 ＤＬ１〜ＤＬ２ ディレイ回路 ＴＧ１〜ＴＧ３ トランスファゲート
ンバータ １１４、１１５、１２０、１２１、１２２ ＮＯＲ回路 ＤＬ１〜ＤＬ２ ディレイ回路 ＴＧ１〜ＴＧ３ トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/14 Ｇ１１Ｃ 11/34 ３５４Ｃ ３６２Ｃ
Claims (4)
- 【請求項１】同期式半導体記憶装置において、 外部同期信号を基準遅延回路の遅延値と比較し、該比較
結果に基づき内部回路制御用遅延回路の遅延時間を自動
で調整する手段を備えたことを特徴とする半導体記憶装
置。 - 【請求項２】同期式半導体記憶装置において、 外部同期信号を入力としディレイ設計値を定める１又は
複数の遅延信号を出力する基準ディレイ回路と、 前記外部同期信号のサイクルタイムを定める遷移エッジ
が前記基準ディレイ回路の１又は複数の遅延出力信号の
遷移エッジに対してどのような位置にあるかを比較判定
する手段と、 該判定結果に基づき遅延回路の実際のディレイ値と設計
値の大きさの関係に応じて内部クロック信号を遅延する
ディレイ値を可変に選択する手段と、 を備え、 前記基準ディレイ回路のディレイ値が設計値に対して遅
い／早いに応じて前記内部クロック信号を遅延するディ
レイ値を短／長側に設定することを特徴とする半導体記
憶装置。 - 【請求項３】前記基準ディレイ回路の遅延出力の一つが
ディレイ時間として最小サイクルタイムに設定されたこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】前記比較動作をモードレジスタセット時に
自動で行うことを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142242A JPH09304484A (ja) | 1996-05-13 | 1996-05-13 | 半導体記憶装置 |
| KR1019970019100A KR100249415B1 (ko) | 1996-05-13 | 1997-05-13 | 동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로 |
| US08/855,535 US5768177A (en) | 1996-05-13 | 1997-05-13 | Controlled delay circuit for use in synchronized semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8142242A JPH09304484A (ja) | 1996-05-13 | 1996-05-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09304484A true JPH09304484A (ja) | 1997-11-28 |
Family
ID=15310753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8142242A Pending JPH09304484A (ja) | 1996-05-13 | 1996-05-13 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5768177A (ja) |
| JP (1) | JPH09304484A (ja) |
| KR (1) | KR100249415B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055210A (en) * | 1998-09-28 | 2000-04-25 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device |
| US7263009B2 (en) | 2005-03-25 | 2007-08-28 | Elpida Memory, Inc. | Semiconductor memory device with delay section |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6088774A (en) | 1996-09-20 | 2000-07-11 | Advanced Memory International, Inc. | Read/write timing for maximum utilization of bidirectional read/write bus |
| US5917760A (en) * | 1996-09-20 | 1999-06-29 | Sldram, Inc. | De-skewing data signals in a memory system |
| US6912680B1 (en) | 1997-02-11 | 2005-06-28 | Micron Technology, Inc. | Memory system with dynamic timing correction |
| US5940608A (en) | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| JPH1174783A (ja) * | 1997-06-18 | 1999-03-16 | Mitsubishi Electric Corp | 内部クロック信号発生回路、および同期型半導体記憶装置 |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US6101197A (en) | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
| US5917761A (en) * | 1997-11-06 | 1999-06-29 | Motorola Inc. | Synchronous memory interface |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| US6154083A (en) * | 1998-05-18 | 2000-11-28 | National Semiconductor Corporation | Ground bounce control using DLL to optimize output stage di/dt using output driver replica |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6279090B1 (en) | 1998-09-03 | 2001-08-21 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
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| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
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| JP3831277B2 (ja) * | 2001-12-28 | 2006-10-11 | 株式会社東芝 | 半導体装置 |
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1996
- 1996-05-13 JP JP8142242A patent/JPH09304484A/ja active Pending
-
1997
- 1997-05-13 US US08/855,535 patent/US5768177A/en not_active Expired - Lifetime
- 1997-05-13 KR KR1019970019100A patent/KR100249415B1/ko not_active Expired - Fee Related
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Also Published As
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|---|---|
| US5768177A (en) | 1998-06-16 |
| KR970077998A (ko) | 1997-12-12 |
| KR100249415B1 (ko) | 2000-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |