JPH11186320A - 多層パッドを具備した半導体素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ボンディングパッドの構造を最適化してクラ
ック発生を最小化させ得る多層パッドを具備した半導体
素子及びその製造方法を提供する。 【解決手段】 第１層間絶縁膜１２２が具備された半導
体基板１２０上にパッド窓領域１４０の一面側外郭部に
沿って長く延長された第１導電性パッド１２４が形成さ
れる。第１層間絶縁膜上に第１導電性パッド表面が露出
されるように第１ビアホール１２６が具備された第２層
間絶縁膜１２８が形成され、第１ビアホール内に第１導
電性プラグ１２７が形成される。第２層間絶縁膜上に第
１導電性プラグと連結される第２導電性パッド１３０が
形成される。第２導電性パッド表面が露出されるように
第２ビアホール１３２が具備された第３層間絶縁膜１３
４が形成され、第２ビアホール内に第２導電性プラグ１
３３が形成される。第３層間絶縁膜上に第２導電性プラ
グと連結されるように第３導電性パッド１３６が形成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に係り、特に、ボンディングパッドの構造を
最適化してクラック発生を最小化させ得る多層パッドを
具備した半導体素子及びその製造方法に関する。

【０００２】

【従来の技術】ディ−サブミクロン（deep submicron）
時代においては、半導体製造の際に、Ｗ−プラグ、Ａｌ
−フロー、及びＣＭＰ（chemical mechanical polishin
g ）工程を組み合わせた多層配線工程の適用が必然的に
要求されてくる。

【０００３】このように多層配線工程にＷ−プラグ工程
を適用する場合、Ｗ−プラグのＣＭＰ工程１の適用のた
め、半導体素子の製造に際して、コンタクトホール又は
ビアコンタクトホールのサイズを一元化するのが望まし
い。そのためには、既存のワイド（wide）ビアコンタク
トホールを有するボンディングパッドとは異った構造の
ボンディングパッドを形成する必要がある。

【０００４】これは、ボンディングパッドを既存構造と
同様にした状態でタングステン（Ｗ）をＣＭＰ処理する
と、パッド領域境界部位に食刻副産物（byproduct ）及
びスラリー（slurry）などのような多量の粒子（partic
le）が残存して、ワイヤボンディングのときにパッド境
界面でコールドボールが接着不良によりパッド表面から
剥離されてミシング（missing ）される現象、及びボン
ディングパッドの電気的抵抗が増加する等の不良を防止
するためである。

【０００５】図３０は、Ｗプラグ工程の適用と関連する
従来の多層パッドを具備した半導体素子の構造を示した
断面図である。この断面図は便宜上、本発明と直接関連
するパッド形成部の構造だけを図示し、これを参照して
その製造方法を大きく３段階に区分して簡単に説明す
る。

【０００６】第１段階は、フィールド酸化膜、トランジ
スタ、及びキャパシタが具備された半導体基板上のパッ
ド形成部に第１層間絶縁膜２２を形成し平坦化する。つ
いで絶縁膜２２上のパッド形成部にＡｌ合金又はＣｕ合
金材質の第１導電性パッド２４を形成し、第１導電性パ
ッド２４を包含した第１層間絶縁膜２２上に酸化膜材質
の第２層間絶縁膜２８を形成した後これを平坦化する。
ついで、以後形成される第２導電性パッドとの連結のた
め第１導電性パッド２４表面の所定部分が露出されるよ
うに第２層間絶縁膜２８を選択食刻して複数個の第１ビ
アホール２６を形成する。ついで、後続工程であるW 材
質の導電性膜蒸着工程が円滑に行われるようにするた
め、ビアホール２６内のみに選択的にチタン／窒化チタ
ン（Ｔｉ／ＴｉＮ）積層構造の障壁金属膜（図示せず）
を形成する。ついで、第１ビアホール２６を包含した第
２層間絶縁膜２８上にＣＶＤ工程を施してＷ材質の導電
性膜を形成し、ＣＭＰ工程によりこの導電性膜を平坦化
させて第１ビアホール２６内に第１Ｗプラグ２７を形成
する。

【０００７】第２段階は、第１Ｗプラグ２７と電気的に
連結されるように、第２層間絶縁膜２８上の所定部分に
Ａｌ合金材質又はＣｕ合金材質の第２導電性パッド３０
を形成し、第１段階で示した工程と同様な方法により、
第２導電性パッド３０の有する第２層間絶縁膜２８上に
第２ビアホール３２が具備された第３層間絶縁膜３４を
形成する。その後、第２ビアホール３２内に第２Ｗプラ
グ３３を形成する。

【０００８】第３段階は、第２Ｗプラグ３３と電気的に
連結されるように、第３層間絶縁膜３４上の所定部分に
Ａｌ合金材質又はＣｕ合金材質の第３導電性パッド３６
を形成し、パッド窓領域（ワイヤボンディングのときに
Ａｕボール又はＡｕバンプが形成される部分）４０に使
用される部分の第３導電性パッド３６の表面が露出され
るように第３導電性パッド３６の所定部分と第３層間絶
縁膜３４上に保護膜３８を形成して、半導体素子の多層
パッドの製造工程を終了する。

【０００９】図３１は、前記工程により製造された多層
パッドを有する半導体素子を上から見た平面図である。
即ち、パッド窓領域４０下部に形成された第１乃至第３
導電性パッド２４、３０、３６が、第２、第３層間絶縁
膜２８、３４内のビアホール２６、３２内に形成された
Ｗプラグ２７、３３を通じて電気的に連結されるように
なって、第３導電性パッド３６上に定義されたパッド窓
領域４０を通じて導電性パッドとリードとがワイヤボン
ディングされるように半導体素子が形成されていること
がわかる。

【００１０】ここで、図３０は図３１のＩ−Ｉ部分を切
断した断面図で、符号１０ａとのはパッド形成部を示
し、符号１０ｂはセルとパッド形成部１０ａとの間の連
結部を示す。

【００１１】

【発明が解決しようとする課題】しかし、このような工
程により図３０に示す断面構造を有するように半導体素
子の多層パッドを形成する場合、ワイヤボンディングの
ときパッド境界面でゴールドボールがパッド表面から剥
離し紛失する現象及びボンディングパッドの電気的抵抗
が増加するなどの現象はある程度までは防ぐことができ
るが、半導体パッケージ製造過程で次に提示される問題
が発生する。

【００１２】最終的に製造された半導体製品の電気的特
性テストに際して、プロービング（probing ）により導
電性パッドがメカニカルストレス（mechanical stress
）を受けるため、層間絶縁膜にクラック４２が発生す
る。このような現象は、パッド窓で上部導電性パッドと
リード（図示せず）とを相互電気的に連結させるための
ワイヤボンディング工程を施すときも同様に発生する。

【００１３】これは、堅固な層間絶縁膜間に相対的に軟
性のよいＡｌ合金材質の導電性パッドが挟まれていて、
図３０の矢印方向にストレスが加えられる場合、一次的
に導電性パッドに変形（distortion）が発生し、このた
めパッド及び層間絶縁膜のクラック４２が発生する。こ
れはまるで二つの座布団の間にガラスを置き踏んだ時に
ガラスが壊れることと同様な理といえる。

【００１４】このように層間絶縁膜にクラック４２が発
生した場合、ワイヤボンディング不良及び半導体パッケ
ージのアセンブリ特性低下などのような深刻な問題が惹
起されるため、これに対する改善策が要望されている。

【００１５】本発明は上記問題点を解決するためになさ
れたもので、その目的は、多層配線を有する半導体素子
のパッド構造を変更することにより、ワイヤボンディン
グ又は電気的特性の評価時にプロービングにより惹起さ
れる層間絶縁膜のクラックを防止し、半導体パッケージ
のアセンブリ特性改善及び素子単品の信頼性を確保でき
る多層パッドを具備した半導体素子及びその製造方法を
提供しようとするものである。

【００１６】

【課題を解決するための手段】本発明の第１の態様で
は、半導体基板上に形成された第１層間絶縁膜と、この
第１層間絶縁膜上の所定部分に形成されパッド窓領域の
一面側外郭部に沿って長く延長された形状の第１導電性
パッドと、第１導電性パッドを包含した第１層間絶縁膜
上に形成され第１導電性パッド表面の所定部分が露出さ
れるように第１ビアホールが具備された第２層間絶縁膜
と、第１ビアホール内に形成された第１導電性プラグ
と、第１導電性プラグと連結されるように第２層間絶縁
膜上の所定部分に形成され、パッド窓領域の一面側外郭
部に沿って長く延長された形状の第２導電性パッドと、
第２導電性パッドを包含した第２層間絶縁膜上に形成さ
れ、第２導電性パッド表面の所定部分が露出されるよう
に第２ビアホールが具備された第３層間絶縁膜と、第２
ビアホール内に形成された第２導電性プラグと、第２導
電性プラグと連結されるように第３層間絶縁膜上の所定
部分に形成された第３導電性パッドと、を備えた多層パ
ッドを具備した半導体素子が提供される。

【００１７】このとき、多層パッドを具備した半導体素
子は、パッド窓領域下部の第１、第２層間絶縁膜の中で
少なくとも何れか一つの膜上にモザイク配列を有する任
意個のバッファ層がさらに形成された構造を有するよう
に形成することもできる。

【００１８】また、本発明の第２の態様では、半導体基
板上の第１領域であるパッド形成部、第２領域であるセ
ル形成部とパッド形成部とを連結する連結部、及び第３
領域であるセル形成部の全面に形成された第１層間絶縁
膜と、第１層間絶縁膜上の第２領域に形成された第１導
電性パッドと、第１導電性パッドを包含した第１層間絶
縁膜上に形成され、第１導電性パッド表面の所定部分が
露出されるようにバー形状の第１ビアホールが具備され
た第２層間絶縁膜と、第１ビアホール内に形成された第
１導電性プラグと、第１導電性プラグと連結されるよう
に第２層間絶縁膜上の第２領域に形成された第２導電性
パッドと、第２導電性パッドを包含した第２層間絶縁膜
上に形成され、第２導電性パッド表面の所定部分が露出
されるようにバー形状の第２ビアホールが具備された第
３層間絶縁膜と、第２ビアホール内に形成された第２導
電性プラグと、第２導電性プラグと連結されるように第
３層間絶縁膜上の第１、第２領域の所定部分に亘って形
成された第３導電性パッドと、を備えた多層パッドを具
備した半導体素子が提供される。

【００１９】また、本発明の第３の態様では、半導体基
板上に形成された第１層間絶縁膜と、第１層間絶縁膜上
に形成され、中央部に複数個の貫通ホールが具備された
第１導電性パッドと、第１導電性パッドを包含した第１
層間絶縁膜上に形成され、パッド窓領域外郭の第１導電
性パッド表面の所定部分が露出されるように第１ビアホ
ールが具備された第２層間絶縁膜と、第１ビアホール内
に形成された第１導電性プラグと、第１導電性プラグと
連結されるように第２層間絶縁膜上に形成され、中央部
にワイド貫通ホールが形成された閉曲線形の第２導電性
パッドと、第２導電性パッドを包含した第２層間絶縁膜
上に形成され、第２導電性パッド表面の所定部分が露出
されるように第２ビアホールが具備された第３層間絶縁
膜と、第２ビアホール内に形成された第２導電性プラグ
と、第２導電性プラグと連結されるように第３層間絶縁
膜上の所定部分に形成された第３導電性パッドとを備え
た多層パッドを具備した半導体素子が提供される。

【００２０】また、本発明の第４の態様では、半導体基
板上に第１層間絶縁膜を形成する工程と、第１層間絶縁
膜上の所定部分にパッド窓領域の一面側外郭部に沿って
長く延長された形状の第１導電性パッドを形成する工程
と、第１導電性パッドを包含した第１層間絶縁膜上に第
１ビアホールが具備された第２層間絶縁膜を形成する工
程と、第１ビアホール内に第１導電性プラグを形成する
工程と、第１導電性プラグと連結されるように第２層間
絶縁膜上の所定部分にパッド窓領域の一面側外郭部に沿
って長く延長された形状の第２導電性パッドを形成する
工程と、第２導電性パッドを包含した第２層間絶縁膜上
に第２ビアホールが具備された第３層間絶縁膜を形成す
る工程と、第２ビアホール内に第２導電性プラグを形成
する工程と、第２導電性プラグと連結されるように第３
層間絶縁膜上の所定部分に第３導電性パッドを形成する
工程とを含む半導体素子の製造方法が提供される。

【００２１】また、本発明の第５の態様では、半導体基
板上の第１領域であるパッド形成部、第２領域であるセ
ル形成部とパッド形成部とを連結する連結部、及び第３
領域であるセル形成部の全面に第１層間絶縁膜を形成す
る工程と、第１層間絶縁膜上の第２領域に第１導電性パ
ッドを形成する工程と、第１導電性パッドを包含した第
１層間絶縁膜上にバー形状の第１ビアホールが具備され
た第２層間絶縁膜を形成する工程と、第１ビアホール内
に第１導電性プラグを形成する工程と、第１導電性プラ
グと連結されるように第２層間絶縁膜上の第２領域に第
２導電性パッドを形成する工程と、第２導電性パッドを
包含した第２層間絶縁膜上にバー形状の第２ビアホール
が具備された第３層間絶縁膜を形成する工程と、第２ビ
アホール内に第２導電性プラグを形成する工程と、第２
導電性プラグと連結されるように第３層間絶縁膜上の第
１、第２領域の所定部分に第３導電性パッドを形成する
工程とを含む半導体素子の製造方法が提供される。

【００２２】また、本発明の第６の態様では、半導体基
板上に第１層間絶縁膜を形成する工程と、第１層間絶縁
膜上の所定部分に中央部に複数個の貫通ホールが具備さ
れた第１導電性パッドを形成する工程と、第１導電性パ
ッドを包含した第１層間絶縁膜上に第１ビアホールが具
備された第２層間絶縁膜を形成する工程と、第１ビアホ
ール内に第１導電性プラグを形成する工程と、第１導電
性プラグと連結されるように第２層間絶縁膜上に中央部
にワイド貫通ホールが形成された閉曲線形の第２導電性
パッドを形成する工程と、第２導電性パッドを包含した
第２層間絶縁膜上に第２ビアホールが具備された第３層
間絶縁膜を形成する工程と、第２ビアホール内に第２導
電性プラグを形成する工程と、第２導電性プラグと連結
されるように第３層間絶縁膜上の所定部分に第３導電性
パッドを形成する工程とを含む半導体素子の製造方法が
提供される。

【００２３】上記のような構造を有するように多層パッ
ドを具備した半導体素子を製造した結果、ワイヤボンデ
ィングのとき、あるいは製品の特性評価のためのプロー
ビングのとき、導電性パッドにストレスが加えられても
これを適切に分散させることが可能になって、層間絶縁
膜でのクラック発生を最小化することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。本発明は、Ｗプラグ工程及び
ＣＭＰ工程を適用した半導体素子のボンディングパッド
構造を最適化させることにより、ボンディングパッドを
なす導電性パッド下の層間絶縁膜のクラック発生を最小
化したものである。以下詳しく説明する。

【００２５】本発明によるボンディングパッドの最適化
された構造は、大きく５つに分類出来る。図１は本発明
の第１の実施形態による多層パッドを具備した半導体素
子の構造を示した断面図、図６は本発明の第２の実施形
態による多層パッドを具備した半導体素子の構造を示し
た断面図、図８は本発明の第３の実施形態による多層パ
ッドを具備した半導体素子の構造を示した断面図、図１
０は本発明の第４の実施形態による多層パッドを具備し
た半導体素子の構造を示した断面図、図１３は本発明の
第５の実施形態による多層パッドを具備した半導体素子
の構造を示した断面図である。

【００２６】（Ｉ）第１の実施形態 まず、図１の断面図を参照して第１の実施形態を説明す
る。図１によると、本発明の第１の実施形態による多層
パッドを具備した半導体素子は大きく次のように構成さ
れている。

【００２７】フィールド酸化膜、トランジスタ、及びキ
ャパシタが具備された半導体基板１２０上に第１層間絶
縁膜１２２が形成される。この第１層間絶縁膜１２２上
のパッド形成部（例えば、フィールド酸化膜上方部の第
１層間絶縁膜上の所定部分）にはパッド窓領域１４０の
一面側外郭部に沿って長く延長された形状の第１導電性
パッド１２４が形成され、この第１導電性パッド１２４
を包含した第１層間絶縁膜１２２上に第１導電性パッド
１２４表面の所定部分が露出されるように第１ビアホー
ル１２６が具備された第２層間絶縁膜１２８が形成され
る。

【００２８】第１ビアホール１２６内に第１導電性プラ
グ１２７が形成される。第２層間絶縁膜１２８上の所定
部分に第１導電性プラグ１２７と連結されるようにパッ
ド窓領域１４０の一面側外郭部に沿って長く延長された
形状の第２導電性パッド１３０が形成される。第２導電
性パッド１３０を包含した第２層間絶縁膜１２８上に第
２導電性パッド１３０の表面の所定部分が露出されるよ
うに第２ビアホール１３２が具備された第３層間絶縁膜
１３４が形成される。前記第２ビアホール１３２内に第
２導電性プラグ１３３が形成される。

【００２９】第３層間絶縁膜１３４上の所定部分に第２
導電性プラグ１３３と連結されるように第３導電性パッ
ド１３６が形成され、この第３導電性パッド１３６を包
含した第３層間絶縁膜１３４上に第３導電性パッド１３
６の表面の所定部分が露出されるように保護膜１３８が
形成される。ここで、第３導電性パッド１３６の表面露
出部は以後パッケージの製造時に導電性パッドとリード
とがワイヤボンディングされるパッド窓領域１４０とな
る。

【００３０】図２乃至図５は、図１に示す多層パッドが
具備された半導体素子を上から見た平面図である。パッ
ド窓領域１４０は矩形に形成され、第３導電性パッド１
３６を除いてはパッド窓領域１４０下部に導電性パッド
は形成されていないことがわかる。

【００３１】各平面図で第１、第２導電性パッド１２
４、１３０の構造に少しずつ差がでる。これは、第１、
第２導電性パッド１２４、１３０を図２に示したように
パッド窓領域１４０の一面側に沿って長く延長されるよ
うに形成するか、図４に示すようにパッド窓領域１４０
の一面側に沿って長く延長し、その両端がパッド窓領域
１４０の他面側を所定部分だけ囲む構造を有するように
形成することもできるからである。

【００３２】このとき、第１乃至第３導電性パッド１２
４、１３０、１３６を電気的に連結させる第１、第２ビ
アホール１２６、１３２の表面上のレイアウト配置はい
ろんな形態が適用可能であるが、図２及び図４に示すよ
うにエッジアレイ（edge array）構造を有するように形
成することもできるし、図３及び図５に示すようにバー
（bar ）形態を有するように形成することもできる。

【００３３】図では第１、第２ビアホール１２６、１３
２は第２層間絶縁膜１２８と第３層間絶縁膜１３４内
で、ジグザグに相互にずれるように形成されているが、
場合によっては第２及び第３層間絶縁膜１２８、１３４
内で第１乃至第２ビアホール１２６、１３２が相互一直
線上に位置するように形成しても構わない。

【００３４】ここで、図１は図２乃至図５のＩ−Ｉ部分
を切断した断面構造を示したもので、符号１００ａはパ
ッド形成部を示し、符号１００ｂはセルとパッド形成部
との間の連結部を示す。そして、前記構造の多層パッド
を具備した半導体素子は次の３段階を経て製造される。
これを図１５乃至図１７に示した工程別断面図を参照し
て説明する。

【００３５】第１段階として、図１５に示すように、フ
ィールド酸化膜、トランジスタ、及びキャパシタが具備
された半導体基板１２０上に９０００〜１２０００オン
グストロームの厚さの第１層間絶縁膜１２２を形成し平
坦化した後、その全面にＡｌ合金又はＣｕ合金材質の導
電性膜を５５００〜６５００オングス１ロームの厚さに
形成する。ついで、この導電性膜上にＴｉＮ又はＴｉ／
ＴｉＮ積層構造の反射防止膜（図示されず）を２００〜
３５０オングストロームの厚さに形成し、パッド窓領域
１４０の一面側外郭部を限定する食刻マスクを用いて導
電性膜を選択食刻する。その結果、パッド窓領域１４０
の一面側外郭部に沿って長手方向に長く延長された２〜
５μｍの幅（ｗ）を有する第１導電性パッド１２４が形
成される。

【００３６】ついで、第１導電性パッド１２４を包含し
た第１層間絶縁膜１２２上に酸化膜材質の第２層間絶縁
膜１２８を１５０００〜１７０００オングストロームの
厚さに形成しこれを平坦化した後、光食刻工程により第
１導電性パッド１２４表面の所定部分が露出されるよう
に第２層間絶縁膜１２８を選択食刻し、絶縁膜１２８内
に第１ビアホール１２６を形成する。

【００３７】以後、第１ビアホール１２６を包含した第
２層間絶縁膜１２８上にＷ（タングステン）、Ａｌ合
金、Ｃｕ合金などの導電性物質をＣＶＤ法により形成し
た後、これをＣＭＰ工程により平坦化させて第１ビアホ
ール１２６内に第１導電性プラグ１２７を形成する。こ
のとき、導電性プラグ１２７がＷで形成された場合は、
膜質蒸着特性を向上させるため第１ビアホール１２６内
にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）を
さらに形成するとよい。

【００３８】第２段階として、図１６に示すように、第
１導電性プラグ１２７と連結されるように第２層間絶縁
膜１２８上の所定部分に第１段階と同様な方法によりパ
ッド窓領域１４０の一面側外郭部に沿って長手方向に延
長された構造の第２導電性パッド１３０を形成する。こ
の場合も第２導電性パッド１３０は２〜５μｍの幅
（ｗ）を有するように形成され、第２導電性パッド１３
０上に反射防止膜（図示せず）が形成されている。

【００３９】ついで、第２導電性パッド１３０を包含し
た第２層間絶縁膜１２８上に酸化膜材質の第３層間絶縁
膜１３４を１４０００〜１６０００オングストロームの
厚さに形成し、光食刻工程により第２導電性パッド１３
０表面の所定部分が露出されるように第３層間絶縁膜１
３４を選択食刻し、絶縁膜１３４内に第２ビアホール１
３２を形成する。

【００４０】ついで、第２ビアホール１３２を包含した
第３層間絶縁膜１３４上にＣＶＤ法を用いてＷ、Ａｌ合
金、Ｃｕ合金からなる導電性物質を形成し、これをＣＭ
Ｐ工程により平坦化させて第２ビアホール１３２内に第
２導電性プラグ１３３を形成する。この場合も導電性プ
ラグ１３３がＷで形成されたときは膜質蒸着特性を向上
させるために第２ビアコンタクトホール１３２内部にＴ
ｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）をさら
に形成するとよい。

【００４１】第３段階として、図１７に示すように、第
２導電性プラグ１３３と連結されるように第３層間絶縁
膜１３４上の所定部分に第１段階で示した工程と同様な
方法により反射防止膜が具備された第３導電性パッド１
３６を形成する。ついで、第３導電性パッド１３６表面
の所定部分が露出されるように第３導電性パッド１３６
を包含した第３層間絶縁膜１３４上に保護膜１３８を形
成して、多層配線を有する半導体素子の多層パッド１０
０の製造を終了する。

【００４２】このような構造では、ワイヤボンディング
に際して、ボールがパッド窓領域１４０の中央地点に正
確に整列されずに一方に片寄る状態にボンディングされ
ても、パッド窓領域の四面を基準とするとき第１、第２
導電性パッドがパッド窓領域１０４の一面側のみに形成
されるので、導電性パッド１２４、１３０がストレスを
受ける確率が１／４程度に少し、層間絶縁膜のクラック
発生率も１／４に減少する。

【００４３】（II）第２の実施形態 以下、図６に示す断面図を参照して第２の実施形態を説
明する。この実施形態で示される多層パッドを具備した
半導体素子は、パッド窓領域２４０下部の第１、第２層
間絶縁膜２２２、２２８の中で少なくとも何れか一つの
膜上にモザイク配列を有する任意個のバッファ層２２４
ａがさらに形成されていることを除いては構造的にも製
造工程的にも全てが第１の実施形態と同様であるから、
ここでは第１の実施形態と異なる点だけを簡略に説明す
る。

【００４４】図６には、便宜上、第１層間絶縁膜２２２
上のみに任意個のバッファ層２２４ａがさらに形成され
た構造が図示されているが、既に説明したようにバッフ
ァ層２２４ａは第２層間絶縁膜２２８上にも形成するこ
とが可能である。

【００４５】このとき、バッファ層２２４ａは第１、第
２層間絶縁膜２２２，２２８上に相互に同一のモザイク
配列構造を有するように形成することもできる。また、
第１、第２層間絶縁膜２２２、２２８上で相互にジグザ
グにずれて位置する配列構造を有するように形成するこ
ともできる。

【００４６】この場合、バッファ層２２４ａは相互に隣
接した２つのバッファ層２２４ａ間の間隔ｂが０．７〜
０．８μｍで、それぞれは０．４〜０．６μｍの幅ａを
有するように形成され、第１乃至第３層間絶縁膜２２
２、２２８、２３４と区別される異種の物質、例えばＡ
ｌ合金、Ｃｕ合金、ポリシリコンで形成される。

【００４７】図７は図６に示す多層パッドが具備された
半導体素子を上から見た平面図である。図７を参照して
説明すると、パッド窓領域２４０は矩形に形成され、パ
ッド窓領域２４０下部には第３導電性パッド２３６と任
意個のバッファ層２２４ａと形成されていることがわか
る。この場合も、第１、第２ビアホール２３２、２２６
はエッジアレイ構造及びバー形態とすることが可能であ
る。

【００４８】ここで、図６は図７のＩ−Ｉ部分を切断し
た断面構造を示したもので、符号２２０ａはパッド形成
部を示し、符号２００ｂはセルとパッド形成部との間の
連結部を示す。

【００４９】そして、前記構造の多層パッドを具備した
半導体素子は次の３段階を経て製造される。これを図１
８乃至図２０に示した工程別断面図を参照して説明す
る。ここでは一例として第１層間絶縁膜２２２上のみに
バッファ層が形成されるという前提で工程を説明する。

【００５０】第１段階として、図１８に示したように、
フィールド酸化膜、トランジスタ、及びキャパシタが具
備された半導体基板２２０上に９０００〜１２０００オ
ングストロームの厚さの第１層間絶縁膜２２２を形成し
平坦化した後、その上にパッド窓領域２４０の一面側外
郭部に沿って長手方向に延長された形状の第１導電性パ
ッド２２４と任意個のバッファ層２２４ａとを形成す
る。このとき、バッファ層２２４ａと第１導電性パッド
２２４とは上述したデザインルールに基づき形成され
る。第１導電性パッド２２４と同様な材質でバッファ層
２２４ａを形成しようとする場合は、第１導電性パッド
２２４と同時に形成するのが良く、第１層間絶縁膜２２
２と区別される材質、例えばポリシリコンのような導電
性物質で形成しようとする場合は、別途の膜蒸着工程と
光食刻工程とを経て形成するのが良い。ついで、第１導
電性パッド２２４を包含した第１層間絶縁膜２２２上に
導電性パッド２２４表面の所定部分が露出されるように
第１ビアホール２２６が具備された第２層間絶縁膜２２
８を１５０００〜１７０００オングストロームの厚さに
形成し、第１ビアホール２２６内にＷ、Ａｌ合金、Ｃｕ
合金材質の第１導電性プラグ２２７を形成する。このと
き、第１導電性プラグ２２７がＷで形成される場合は膜
質蒸着特性を向上させるために第１ビアコンタクトホー
ル１２６内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図
示せず）をさらに形成するのが良い。

【００５１】第２段階として、図１９に示すように、第
１導電性プラグ２２７と連結されるように、第２層間絶
縁膜２２８上の所定部分に前記第１段階で示した工程と
同様な方法によりパッド窓領域２４０の一面側外郭部に
沿って長手方向に延長された形状の第２導電性パッド２
３０を形成する。ついで、第２導電性パッド２３０を包
含した第２層間絶縁膜２２８上に第２導電性パッド２３
０表面の所定部分が露出されるように第２ビアホール２
３２が具備された第３層間絶縁膜２３４を１４０００〜
１６０００オングストロームの厚さに形成し、第２ビア
ホール２３２内にＷ、Ａｌ合金、Ｃｕ合金材質の第２導
電性プラグ２３３を形成する。この場合も導電性プラグ
２３３がＷで形成されたとき膜質蒸着特性を向上させる
ために第２ビアコンタクトホール２３２内にＴｉ／Ｔｉ
Ｎ積層膜構造の障壁金属膜（図示せず）をさらに形成す
るのが良い。

【００５２】第３段階として、図２０に示すように、第
２導電性プラグ２３３に連結されるように第３層間絶縁
膜２３４上の所定部分に第３導電性パッド２３６を形成
し、導電性パッド２３６表面の所定部分が露出されるよ
うに第３導電性パッド２３６の所定部分と第３層間絶縁
膜２３４との上に保護膜２３８を形成して、半導体素子
の多層パッド２００の製造を終了する。

【００５３】このような構造を有するように工程を進行
する場合、外部から加えられるストレスをバッファ層２
２４ａで分散させることができるから、クラック発生を
減らすことが出来る。これは層間絶縁膜とバッファ層と
が相互に媒質の異なる物質であってストレスの吸収程度
が異なり、これがストレスを緩和させる役割を行うから
である。

【００５４】（III ）第３の実施形態 以下、図８に示した断面図を参照して第３の実施形態を
説明する。本実施形態はパッド形成部（以下、第１領域
という）３００ａとセル形成部（以下、第３領域とい
う）（図示せず）と連結する連結部（以下、第２領域と
いう）３００ｂ上に多層パッドを形成するという点で第
１、第２の実施形態と差別化される技術である。このよ
うに連結部に多層パッドを形成するのは、ボンディング
パッドをなす導電性パッドと層間絶縁膜とをワイヤボン
ディング時又は電気的な特性の評価時に外部ストレスか
ら開放するためである。

【００５５】図８によると、本発明の第３の実施形態の
多層パッドを具備した半導体素子は大きく次のように構
成される。フィールド酸化膜、トランジスタ、及びキャ
パシタが具備された半導体基板３２０上の第１乃至第３
領域に第１層間絶縁膜３２２が形成され、第１層間絶縁
膜３２２上の第２領域３００ｂには第１導電性パッド３
２４が形成される。第１導電性パッド３２４を包含した
第１層間絶縁膜３２２上に導電性パッド３２４表面の所
定部分が露出されるように第１ビアホール３２６が具備
された第２層間絶縁膜３２８が形成され、第１ビアホー
ル３２６内に第１導電性プラグ３２７が形成される。第
２層間絶縁膜３２８上の第２領域３００ｂには第１導電
性プラグ３２７と電気的に連結されるように第２導電性
パッド３３０が形成される。第２導電性パッド３３０を
包含した第２層間絶縁膜３２８上に第２導電性パッド３
３０表面の所定部分が露出されるように第２ビアホール
３３２が具備された第３層間絶縁膜３３４が形成され
る。第３層間絶縁膜３３４上の第１、第２領域にわたっ
て、第２導電性プラグ３３３と電気的に連結される第３
導電性パッド３３６が形成され、第３導電性パッド３３
６を包含した第３層間絶縁膜３３４上に第３導電性パッ
ド３３６表面の所定部分が露出されるように保護膜３３
８が形成される。ここで、第３導電性パッド３３６表面
の露出部は以後のパッケージ製造時に、導電性パッドと
リードとがワイヤボンディングされるパッド窓領域３４
０を示す。

【００５６】図９は、図８の多層パッドが具備された半
導体素子を上から見た平面図である。即ち、半導体基板
上の第１領域３００ａにはパッド窓領域３４０が正方向
に形成され、半導体基板上の第２領域３００ｂで導電性
プラグにより第１、第２導電性パッド３２４、３３０が
電気的に連結されていることがわかる。

【００５７】このとき、第１、第２ビアホール３２６、
３３２は、図９からわかるようにバー形態を有するよう
に製作されるが、このようにビアコンタクトホールをバ
ー形態に製作するのはビアコンタクトホールのコンタク
ト面積を増加させてコンタクト抵抗を減少させるためで
ある。

【００５８】そして、前記平面図では、第１、第２ビア
コンタクトホール３２６、３３２が第２層間絶縁膜３２
８と第３層間絶縁膜３３４内でジグザグ方向に相互にず
れて形成されているが、場合によっては第２、第３層間
絶縁膜３２８、３３４内で第１、第２ビアホール３２
６、３３２が相互に一直線上に位置するように形成して
も構わない。

【００５９】ここで、図８は図９のＩ−Ｉ部分を切断し
た断面構造を示し、符号３００ａは第１領域のパッド形
成部、符号３００ｂは第２領域のセルとパッド形成部と
の間の連結部を示す。そして、前記構造の多層パッドを
具備した半導体素子は次の３段階を経て製造される。こ
れを図２１乃至図２３に示した工程別断面図を参照して
説明する。

【００６０】第１段階として、図２１に示すように、フ
ィールド酸化膜、トランジスタ、及びキャパシタが具備
された半導体基板３２０上の第１乃至第３領域上に９０
００〜１２０００オングストロームの厚さの第１層間絶
縁膜３２２を形成し平坦化した後、その全面にＡｌ合金
又はＣｕ合金材質の導電性膜を５５００〜６５００オン
グストロームの厚さに形成する。そして、この導電性膜
上にＴｉＮ又はＴｉ/ＴｉＮ積層構造の反射防止膜（図
示せず）を２００〜３５０オングストロームの厚さに形
成する。ついで、第１領域（パッド形成部）３００ａの
第１層間絶縁膜３２２表面が露出されるように導電性膜
を選択食刻する。その結果、第１層間絶縁膜３２２上の
第２領域のみに第１導電性パッド３２４が形成される。
ついで、第１導電性パッド３２４を包含した第１層間絶
縁膜３２２上に酸化膜材質の第２層間絶縁膜３２８を１
５０００〜１７０００オングストロームの厚さに形成し
平坦化した後、光食刻工程を施して前記第１導電性パッ
ド３２４表面の所定部分が露出されるように第２層間絶
縁膜３２８を選択食刻して絶縁膜３２８内に第１ビアホ
ール３２６を形成する。以後、第１ビアホール３２６を
包含した第２層間絶縁膜３２８上にＷ、Ａｌ合金、Ｃｕ
合金などの導電性物質をＣＶＤ法により形成し、これを
ＣＭＰ工程を施して平坦化させて、第１ビアホール３２
６内に第１導電性プラグ３２７を形成する。このとき、
前記導電性プラグ３２７がＷで形成された場合、膜質蒸
着特性を向上させるため前記第１ビアコンタクトホール
３２６内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示
せず）をさらに形成するのが良い。

【００６１】第２段階として、図２２に示すように、第
１導電性プラグ３２７と電気的に連結されるように第２
層間絶縁膜３２８上の第２領域３００ｂに第１段階で示
された工程と同様な方法により第２導電性パッド３３０
を形成する。ついで、第２導電性パッド３３０を包含し
た第２層間絶縁膜３２８上に酸化膜材質の第３層間絶縁
膜３３４を１４０００〜１６０００オングストロームの
厚さに形成し平坦化した後、光食刻工程を施して第２導
電性パッド３３０表面の所定部分が露出されるように第
３層間絶縁膜３３４を選択食刻して絶縁膜３３４内に第
２ビアホール３３２を形成し、この第２ビアホール３３
２内にＷ、Ａｌ合金、Ｃｕ合金材質の第２導電性プラグ
３３３を形成する。この場合も導電性プラグ３３３がＷ
で形成される時は膜質蒸着特性を向上させるため、第２
ビアコンタクトホール332 内にＴｉ／ＴｉＮ積層膜構造
の障壁金属膜（図示せず）をさらに形成するのが良い。

【００６２】第３段階として、図２３に示すように、第
２導電性プラグ３３３と電気的に連結されるように、第
３層間絶縁膜３３４上の第１乃至第３領域にＡｌ合金又
はＣｕ合金材質の導電性膜を５５００〜６５００オング
ストロームの厚さに形成し、その上にＴｉＮ又はＴｉ／
ＴｉＮ積層構造の反射防止膜（図示せず）を２００〜３
５０オングストロームの厚さに形成する。ついで、第１
領域３００ａの第３層間絶縁膜３３４と第２領域３００
ｂの第３層間絶縁膜３３４表面の所定部分とが露出され
るように反射防止膜と導電性膜とを選択食刻する。その
結果、第３層間絶縁膜３３４上の第１、第２領域３００
ａ、３００ｂの所定部分にわたって導電性膜材質の第３
導電性パッド３３６が形成される。その後、第３導電性
パッド３３６表面の所定部分が露出されるように第３導
電性パッド３３６を包含した第３層間絶縁膜３３４上に
保護膜３３８を形成して、多層配線を有する半導体素子
の多層パッド３００の製造を終了する。

【００６３】このような工程を有するように進行する場
合、ワイヤボンディング時又は製品の特性評価のための
プロービング時、パッド形成部が外部ストレスから開放
されてクラック発生を最小化出来、しかも、第１、第２
ビアコンタクトホール３２６、３３２のコンタクト面積
が大きくなってコンタクト抵抗を減少し得るという利点
がある。

【００６４】（IV）第４の実施形態 以下、図１０に示した断面図を参照して第４の実施形態
を説明する。即ち、図示されたように、本発明の第４の
実施形態の多層パッドを具備した半導体素子は大きく次
のように構成される。

【００６５】フィールド酸化膜、トランジスタ、及びキ
ャパシタが具備された半導体基板４２０上に第１層間絶
縁膜４２２が形成され、この第１層間絶縁膜４２２上の
パッド形成部には中央部に複数個の貫通ホールｈが具備
された第１導電性パッド４２４が形成される。この第１
導電性パッド４２４を包含した第１層間絶縁膜４２２上
にパッド窓領域４４０外郭の第１導電性パッド４２４表
面の所定部分が露出されるように第１ビアホール４２６
が具備された第２層間絶縁膜４２８が形成され、第１ビ
アホール４２６内に第１導電性プラグ４２７が形成され
る。

【００６６】第２層間絶縁膜４２８上には中央部にワイ
ド貫通ホールの形成された閉曲線形の第２導電性パッド
４３０が第１導電性プラグ４２７と連結されるように形
成され、第２導電性パッド４３０を包含した第２層間絶
縁膜４２８上に第２導電性パッド４３０表面の所定部分
が露出されるように第２ビアホール４３２が具備された
第３層間絶縁膜４３４が形成される。第２ビアホール４
３２内には第２導電性プラグ４３３が形成される。第３
層間絶縁膜４３４上の所定部分には第２導電性プラグ４
３３と電気的に連結される第３導電性パッド４３６が形
成され、第３導電性パッド４３６を包含した第３層間絶
縁膜４３４上に第３導電性パッド４３６表面の所定部分
が露出されるように保護膜４３８が形成される。ここ
で、第３導電性パッド４３６の表面露出部はパッド窓領
域４４０を示す。

【００６７】このとき、第１導電性パッド４２４内に形
成された貫通ホールｈは相互隣接した二つの貫通ホール
ｈ間の導電性膜４２４ａ間隔ｃが１〜２μｍで、それぞ
れは２〜６μｍの幅ｄを有するように形成され、第１導
電性プラグ４２７と連結された部分の第１導電性パッド
４２４は２〜５μｍの幅ｗを有するように形成される。

【００６８】図１１、図１２は、図１０の多層パッドが
具備された半導体素子を上から見た平面図である。ここ
で、図１１は第１導電性パッド４２４と第２層間絶縁膜
４２８の形成工程が終了した状態での半導体素子構造を
示した平面図で、図１２は第２導電性パッド４３０と第
３層間絶縁膜４３４の形成工程が終了された状態での半
導体素子構造を示した平面図である。

【００６９】前記平面図を参照して説明すると、ワイヤ
ボンディング領域４４０は矩形に形成され、前記パッド
窓領域４４０下部に第３導電性パッド４３６と第１導電
性パッド４２４ａとが形成される。この場合も第１、第
２ビアホール４２６、４３２はエッジアレイ構造及びバ
ー形態の全てが適用可能である。

【００７０】このようにパッド窓領域４４０下部に符号
４２４ａで表示された導電性パッドが置かれるように第
１導電性パッド４２４を形成するのは、層間絶縁膜の平
坦化工程の進行時に金属デンシティ（metal density ）
が高い部分とそうでない部分とで発生される段差問題に
起因して導電性パッドの間で惹起される層間絶縁膜のデ
ィーシング（dishing ）現象を防止するためである。そ
して、前記平面図では第１、第２ビアホール４２６、４
３２が第２層間絶縁膜４２８と第３層間絶縁膜４３４内
でジグザグに相互にずれて形成されているが、場合によ
っては第２、第３層間絶縁膜４２８、４３４内で第１、
第２ビアホール４２６、４３２が相互に一直線上に位置
するように形成しても構わない。

【００７１】ここで、図８は図１１及び図１２のＩ−Ｉ
部分を切断した断面構造を示したもので、符号４００ａ
はパッド形成部を示し、符号４００ｂはセルとパッド形
成部との間の連結部を示す。

【００７２】そして、前記構造の多層パッドを具備した
半導体素子は次の第３段階を経て製造される。これを図
２４乃至図２６に示した工程別断面図を参照して説明す
る。

【００７３】第１段階として、図２４に示すように、フ
ィールド酸化膜、トランジスタ、及びキャパシタが具備
された半導体基板４２０上に９０００〜１２０００オン
グストロームの厚さの第１層間絶縁膜４２２を形成し平
坦化した後、その全面にＡｌ合金又はＣｕ合金材質の導
電性膜を５５００〜６５００オングストロームの厚さに
形成する。次いで、この導電性膜上にＴｉＮ又はＴｉ／
ＴｉＮ積層膜構造の反射防止膜（図示せず）を２００〜
３５０オングストロームの厚さに形成し、光食刻工程を
施して反射防止膜と導電性膜とを所定部分選択食刻して
導電性膜の中央部に複数個の貫通ホールｈを形成する。
その結果、中央部に複数個の貫通ホールｈが形成された
構造の第１導電性パッド４２４が形成される。次いで、
第１導電性パッド４２４を包含した第１層間絶縁膜４２
２上に酸化膜材質の第２層間絶縁膜４２８を１５０００
〜１７０００オングストロームの厚さに形成し、第１導
電性パッド４２４のエッジ部（パッド窓領域４４０の外
郭部）表面の所定部分が露出されるように第２層間絶縁
膜４２８を選択食刻して絶縁膜４２８内に第１ビアホー
ル４２６を形成する。以後、第１ビアホール４２６を包
含した第２層間絶縁膜４２８上にＷ、Ａｌ合金、Ｃｕ合
金などの導電性物質をＣＶＤ法により形成した後、これ
をＣＭＰ工程により平坦化させて第１ビアホール４２６
内に第１導電性プラグ４２７を形成する。このとき、導
電性プラグ４２７がＷで形成された場合には膜質蒸着特
性を向上させるため、第１ビアコンタクトホール４２６
内にＴｉ／ＴｉＮ積層膜構造の障壁金属膜（図示せず）
をさらに形成するのが良い。

【００７４】第２段階として、図２５に示すように、第
２層間絶縁膜４２８上の所定部分に中央部にワイド貫通
ホールが具備された閉曲線形の第２導電性パッド４３０
を第１導電性プラグ４２７と連結されるように形成す
る。ついで第２導電性パッド４３０を包含した第２層間
絶縁膜４２８上に第３層間絶縁膜４３４を１４０００〜
１６０００オングストロームの厚さに形成し平坦化した
後、第２導電性パッド４３０表面の所定部分が露出され
るように第３層間絶縁膜４３４を選択食刻して絶縁膜４
３４内に第２ビアホール４３２を形成し、前述した工程
と同様な方法により第２ビアホール４３２内に第２導電
性プラグ４３３を形成する。 第３段階として、図２６
に示すように、第３層間絶縁膜４３４上の所定部分に第
２導電性プラグ４３２と連結されるようにＡｌ合金又は
Ｃｕ合金材質の第３導電性パッド４３６を形成し、第３
導電性パッド４３６表面の所定部分が露出されるように
第３導電性パッド４３６を包含した第３層間絶縁膜４３
４上に保護膜４３８を形成して、多層配線を有する半導
体素子の多層パッド４００の製造を終了する。

【００７５】このような構造を有するように工程を進行
する場合も、ワイヤボンディング時又は製品の特性を評
価するためのプロービング時、外部から加えられるスト
レスを分散させることができて、クラック発生を顕著に
減らし得るようになる。

【００７６】（Ｖ）第５の実施形態 以下、図１３に示した断面図を参照して第５の実施形態
を説明する。図１３によると、本発明の第５の実施形態
の多層パッドを具備した半導体素子は大きく次の構成を
有する。

【００７７】フィールド酸化膜、トランジスタ、及びキ
ャパシタが具備された半導体基板５２０上に第１層間絶
縁膜５２２が形成され、この第１層間絶縁膜５２２上の
パッド形成部に第１導電性パッド５２４が形成され、こ
の第１導電性パッド５２４を包含した第１層間絶縁膜５
２２上に導電性パッド５２４表面の所定部分が露出され
るようにビアホール５２６が具備された第２層間絶縁膜
５２８が形成され、ビアホール５２６内に導電性プラグ
５２７が形成される。ついで、第２層間絶縁膜５２８上
の所定部分に導電性プラグ５２７と連結されるように第
２導電性パッド５３０が形成され、この第２導電性パッ
ド５３０を包含した第２層間絶縁膜５２８上に第２導電
性パッド５３０表面の所定部分が露出されるようにワイ
ドビアホール５３２が形成された第３層間絶縁膜５３４
が形成される。ワイドビアホール５３２を包含した第３
層間絶縁膜５３４上の所定部分には第３導電性パッド５
３６が形成され、第３導電性パッド５３６を包含した第
３層間絶縁膜５３４上に第３導電性パッド５３６表面の
所定部分が露出されるように保護膜５３８が形成され
る。ここで、第３導電性パッド５３６の表面露出部は以
後パッケージ製造時に導電性パッドとリードとがワイヤ
ボンディングされるパッド窓領域５４０を示す。

【００７８】図１４は、図１３の多層パッドが具備され
た半導体素子の平面図である。即ち、図１４に示すよう
に、パッド窓領域５４０は第３導電性パッド５３６の中
央部に正方向に形成され、その下部には第１乃至第３導
電性パッド５２４、５３０、５３６が形成される。

【００７９】このとき、第１、第２導電性パッド５２
４、５３０を電気的に連結させるビアホール５２６、５
３２の表面上のレイアウト配置はいろんな形態に適用可
能であるが、図１４に示すようにエッジアレイ構造を有
するように形成することもでき、図示されていないがバ
ー形態を有するように形成することもできる。

【００８０】ここで、図１３は図１４のＩ−Ｉ部分を切
断した断面図で、符号５００ａはパッド形成部、符号５
００ｂはセルとパッド形成部との間の連結部を示す。

【００８１】そして、前記構造の多層パッドを具備した
半導体素子は次の第３段階を経て製造される。これを図
２７乃至図２９に示した工程別断面図を参照して説明す
る。

【００８２】第１段階として、図２７に示すように、フ
ィールド酸化膜、トランジスタ、及びキャパシタが具備
された半導体基板５２０上に９０００〜１１０００オン
グストロームの厚さの第１層間絶縁膜５２２を形成し平
坦化した後、その全面にＡｌ合金又はＣｕ合金材質の導
電性膜を５５００〜６５００オングストロームの厚さに
形成する。ついで、導電性膜上にＴｉＮ又はＴｉ／Ｔｉ
Ｎ積層膜構造の反射防止膜（図示せず）を２００〜３５
０オングストロームの厚さに形成し、光食刻工程により
第１層間絶縁膜５２２表面の所定部分が露出されるよう
に反射防止膜と導電性膜とを食刻して第１導電性パッド
５２４を形成する。次いで、第１導電性パッド５２４を
包含した第１層間絶縁膜５２２上に酸化膜材質の第２層
間絶縁膜５２８を１５０００〜１７０００オングストロ
ームの厚さに形成し平坦化した後、光食刻工程により第
１導電性パッド５２４のエッジ部（パッド窓領域５４０
の外郭部）表面の所定部分が露出されるように第２層間
絶縁膜５２８を選択食刻して第２層間絶縁膜内にビアホ
ール５２６を形成する。

【００８３】ついで、ビアホール５２６を包含した第２
層間絶縁膜５２８上にＣＶＤ法によりＷ、Ａｌ合金、Ｃ
ｕ合金などの導電性物質を形成し、これをＣＭＰ工程を
施して平坦化させてビアホール５２６内に導電性プラグ
５２７を形成する。このとき、導電性プラグ５２７がＷ
で形成された場合には膜質蒸着特性を向上させるためビ
アホール５２６内にＴｉ／ＴｉＮ積層膜構造の障壁金属
膜（図示せず）をさらに形成するのが良い。

【００８４】第２段階として、図２８に示すように、第
２層間絶縁膜５２８上の所定部分に導電性プラグ５２７
と連結されるようにＡｌ合金又はＣｕ合金材質の第２導
電性パッド５３０を形成し、その全面に酸化膜材質の第
３層間絶縁膜５３４を１４０００〜１６０００オングス
トロームの厚さに形成し平坦化した後、第２導電性パッ
ド５３０の中央部が所定部分露出されるように第３層間
絶縁膜５３４を食刻して絶縁膜５３４内にワイドビアホ
ール５３２を形成する。このとき、第２導電性パッド５
３０は第１導電性パッド５２４と同様なサイズに形成さ
れる。なお、他の工程条件は第１段階と同様である。

【００８５】第３段階として、図２９に示すように、ワ
イドビアホール５３２を包含した第３層間絶縁膜５３４
上の所定部分に第１段階と同様な工程条件にＡｌ合金又
はＣｕ合金材質の第３導電性パッド５３６を形成し、導
電性パッド５３６の中央部表面の所定部分が露出される
ようにその全面に保護膜５３８を形成して、多層配線を
有する半導体素子の多層パッド５００の製造を終了す
る。

【００８６】このような構造を有するように工程を進行
する場合、第３導電性パッド５３６下部に形成された第
２導電性パッド５３０に起因して、ワイヤボンディング
がなされる部分のパッド厚さを充分に厚くさせ得る効果
が得られて、製品の特性評価のためのプロービング時又
はワイヤボンディング時にパッドにストレスが加えられ
てもパッドの変形及び層間絶縁膜にクラックが発生する
ことを最小化し、第１乃至第４の実施形態の場合よりも
工程進行が容易で費用が節減されるという効果がある。

【００８７】このとき、本発明の第１乃至第５の実施形
態で示された半導体素子の多層パッド構造は既に説明し
た３層配線構造を有する半導体素子の外に４層及び５層
配線構造を要する半導体素子の製造時にも同様に適用可
能である。

【００８８】そして、第１乃至第５の実施形態の一変形
例として、本発明で示した多層パッドはそれぞれの実施
形態において、第３導電性パッドを包含した第３層間絶
縁膜上に導電性パッドの表面が所定部分露出されるよう
にワイドビアホールが具備された第４層間絶縁膜と、ワ
イドビアホールを通じて第３導電性パッドと連結される
第４導電性パッドと、がさらに形成された構造を有する
ように製造することもできる。

【００８９】この場合、保護膜形成工程の以前に実施さ
れるワイドビアホールが具備された第４層間絶縁膜形成
工程及び第４導電性パッド形成工程は上述の工程（例え
ば、第５の実施形態の第２、第３段階工程）と同様に進
行されるから、その説明は省略する。

【００９０】以上、実施の形態に基づいて本発明を具体
的に説明したが、本発明はこれに限定されず、本発明の
技術的思想内で当分野の通常の知識によりその変形及び
改良が可能であることは勿論である。

【００９１】

【発明の効果】以上説明したように本発明では、第１、
第２ビアコンタクトホールがワイヤボンディング領域の
一面側外郭部のみに形成されるので、ワイヤボンディン
グのときゴールドボールがボンディング領域の中央地点
に正確に整列されずに一方に片寄る状態にボンディング
されても絶縁層でのクラック発生の頻度を既存よりも１
／４ほど減らすことができる。

【００９２】また、セル形成部とパッド形成部との連結
ラインにビアコンタクトホールが形成されるから、外部
ストレスからボンディングパッドが開放されてクラック
発生を最小化し得ると共に、バー形態のビアホールによ
りコンタクト抵抗減少の効果が得られる。

【００９３】また、ワイヤボンディング時又は製品の特
性を評価するためのプロービング時に外部からパッドに
加えられるストレスを分散させることが可能になって絶
縁膜のクラック発生を顕著に減らすことができる。

【００９４】また、第２、第３導電性パッドの積層効能
により工程進行上の困難を伴うことなくワイヤボンディ
ング領域のファイナルパッド（final pad ）の厚さを充
分に厚くさせる効果を得ることができ、しかも、層間絶
縁膜のクラック発生の最小化及び費用節減効果を同時に
得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による多層パッドを具
備した半導体素子の構造を示す断面図である。

【図２】第１の実施形態に適用可能な図１の平面図であ
る。

【図３】第１の実施形態に適用可能な図１の平面図であ
る。

【図４】第１の実施形態に適用可能な図１の平面図であ
る。

【図５】第１の実施形態に適用可能な図１の平面図であ
る。

【図６】本発明の第２の実施形態による多層パッドを具
備した半導体素子を示す断面図である。

【図７】図３の断面図である。

【図８】本発明の第３の実施形態による多層パッドを具
備した半導体素子の構造を示す断面図である。

【図９】図５の平面図である。

【図１０】本発明の第４の実施形態による多層パッドを
具備した半導体素子の構造を示す断面図である。

【図１１】図７の平面図である。

【図１２】図７の平面図である。

【図１３】本発明の第５の実施形態による多層パッドを
具備した半導体素子の構造を示す断面図である。

【図１４】図９の平面図である。

【図１５】本発明の第１の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図１６】本発明の第１の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図１７】本発明の第１の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図１８】本発明の第２の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図１９】本発明の第２の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２０】本発明の第２の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２１】本発明の第３の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２２】本発明の第３の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２３】本発明の第３の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２４】本発明の第４の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２５】本発明の第４の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２６】本発明の第４の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２７】本発明の第５の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２８】本発明の第５の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図２９】本発明の第５の実施形態による多層パッドを
具備した半導体素子の製造方法を示す図である。

【図３０】従来の多層パッドを具備した半導体素子の構
造を示す断面図である。

【図３１】図３０の平面図である。

【符号の説明】

１２０，２２１，３２０，４２０，５２０ 半導体基板 １２２，２２２，３２２，４２２，５２２ 第１層間絶
縁膜 １２４，２２４，３２４，４２４，５２４ 第１導電性
パッド １２６，２２６，３２６，４２６，５２６ 第１ビアホ
ール １２７，２２７，３２７，４２７，５２７ 第１導電性
プラグ １２８，２２８，３２８，４２８，５２８ 第２層間絶
縁膜 １３０，２３０，３３０，４３０，５３０ 第２導電性
パッド １３２，２３２，３３２，４３２，５３２ 第２ビアホ
ール １３３，２３３，３３３，４３３，５３３ 第２導電性
プラグ １３４，２３４，３３４，４３４，５３４ 第３層間絶
縁膜 １３６，２３６，３３６，４３６，５３６ 第３導電性
パッド １３８，２３８，３３８，４３８，５３８ 保護膜 １４０，２４０，３４０，４４０，５４０ パッド窓領
域

Claims (62)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１層間絶縁
   膜と、 この第１層間絶縁膜上の所定部分に形成され、パッド窓
   領域の一面側外郭部に沿って長く延長された形状の第１
   導電性パッドと、 この第１導電性パッドを包含した前記第１層間絶縁膜上
   に形成され、前記第１導電性パッド表面の所定部分が露
   出されるように第１ビアホールが具備された第２層間絶
   縁膜と、 前記第１ビアホール内に形成された第１導電性プラグ
   と、 この第１導電性プラグと連結されるように前記第２層間
   絶縁膜上の所定部分に形成され、パッド窓領域の一面側
   外郭部に沿って長く延長された形状の第２導電性パッド
   と、 この第２導電性パッドを包含した前記第２層間絶縁膜上
   に形成され、前記第２導電性パッド表面の所定部分が露
   出されるように第２ビアホールが具備された第３層間絶
   縁膜と、 前記第２ビアホール内に形成された第２導電性プラグ
   と、 この第２導電性プラグと連結されるように前記第３層間
   絶縁膜上の所定部分に形成された第３導電性パッドと、 を備えたことを特徴とする多層パッドを具備した半導体
   素子。
2. 【請求項２】 前記第１乃至第３導電性パッドは、アル
   ミニウム合金又は銅合金からなることを特徴とする請求
   項１に記載の多層パッドを具備した半導体素子。
3. 【請求項３】 前記第１、第２ビアホールは、エッジア
   レイ構造を有するか、又はバー形態を有することを特徴
   とする請求項１又は２のいずれかに記載の多層パッドを
   具備した半導体素子。
4. 【請求項４】 前記第１、第２導電性プラグは、タング
   ステン、アルムニウム合金又は銅合金の中で選択された
   何れか一つからなることを特徴とする請求項１乃至３の
   いずれかに記載の多層パッドを具備した半導体素子。
5. 【請求項５】 前記第１、第２導電性プラグをタングス
   テンで形成する場合、前記第１、第２ビアホール内に第
   １、第２障壁金属膜をさらに形成することを特徴とする
   請求項４に記載の多層パッドを具備した半導体素子。
6. 【請求項６】 前記第１、第２障壁金属膜は、チタン／
   窒化チタン積層構造を有することを特徴とする請求項５
   に記載の多層パッドを具備した半導体素子。
7. 【請求項７】 前記第１乃至第３導電性パッド上に、窒
   化チタン又はチタン／窒化チタン積層構造の反射防止膜
   をさらに形成することを特徴とする請求項１乃至６のい
   ずれかに記載の多層パッドを具備した半導体素子。
8. 【請求項８】 前記第１、第２導電性パッドは、２〜５
   μｍの幅を有することを特徴とする請求項１乃至７のい
   ずれかに記載の多層パッドを具備した半導体素子。
9. 【請求項９】 前記多層パッドを具備した半導体素子
   は、前記第３導電性パッドの表面が所定部分露出される
   ようにワイドビアホールが具備された第４層間絶縁膜と
   第４導電性パッドをさらに包含し、 前記ワイドビアホールが具備された前記第４層間絶縁膜
   は、前記第３導電性パッドを包含した前記第３層間絶縁
   膜上に形成され、 前記第４導電性パッドは、前記ワイドビアホールを包含
   した前記第４層間絶縁膜上の所定部分に形成されること
   を特徴とする請求項１乃至８のいずれかに記載の多層パ
   ッドを具備した半導体素子。
10. 【請求項１０】 前記パッド窓領域下部の前記第１、第
    ２層間絶縁膜の中で少なくとも何れか一つの膜上にモザ
    イク配列を有する任意個のバッファ層をさらに形成する
    ことを特徴とする請求項１乃至９のいずれかに記載の多
    層パッドを具備した半導体素子。
11. 【請求項１１】 前記バッファ層は、前記第１、第２層
    間絶縁膜上で相互同様なモザイク配列構造を有するか、
    又はジグザグ方式にずれて位置する配列構造を有するよ
    うに形成されることを特徴とする請求項１０に記載の多
    層パッドを具備した半導体素子。
12. 【請求項１２】 前記バッファ層は、相互隣接した二つ
    のバッファ層間の間隔は０．７〜０．８μｍで、それぞ
    れは０．４〜０．６μｍの幅を有することを特徴とする
    請求項１０又は１１のいずれかに記載の多層パッドを具
    備した半導体素子。
13. 【請求項１３】 前記バッファ層は、前記第１乃至第３
    層間絶縁膜と異種の物質からなることを特徴とする請求
    項１０乃至１２のいずれかに記載の多層パッドを具備し
    た半導体素子。
14. 【請求項１４】 前記異種の物質は、アルミニウム合
    金、銅合金、ポリシリコンの中で選択された何れか一つ
    であることを特徴とする請求項１３に記載の多層パッド
    を具備した半導体素子。
15. 【請求項１５】 半導体基板上の第１領域であるパッド
    形成部、第２領域であるセル形成部とパッド形成部とを
    連結する連結部、及び第３領域であるセル形成部の全面
    に形成された第１層間絶縁膜と、 この第１層間絶縁膜上の第２領域に形成された第１導電
    性パッドと、 この第１導電性パッドを包含した前記第１層間絶縁膜上
    に形成され、前記第１導電性パッド表面の所定部分が露
    出されるようにバー形状の第１ビアホールが具備された
    第２層間絶縁膜と、 この第１ビアホール内に形成された第１導電性プラグ
    と、 この第１導電性プラグと連結されるように前記第２層間
    絶縁膜上の第２領域に形成された第２導電性パッドと、 この第２導電性パッドを包含した前記第２層間絶縁膜上
    に形成され、前記第２導電性パッド表面の所定部分が露
    出されるようにバー形状の第２ビアホールが具備された
    第３層間絶縁膜と、 前記第２ビアホール内に形成された第２導電性プラグ
    と、 この第２導電性プラグと連結されるように前記第３層間
    絶縁膜上の第１、第２領域の所定部分に亘って形成され
    た第３導電性パッドと、 を備えたことを特徴とする多層パッドを具備した半導体
    素子。
16. 【請求項１６】 前記第１乃至第３導電性パッドは、ア
    ルムニウム合金又は銅合金からなることを特徴とする請
    求項１５に記載の多層パッドを具備した半導体素子。
17. 【請求項１７】 前記第１、第２導電性プラグは、タン
    グステン、アルミニウム合金と銅合金の中で選択された
    何れか一つからなることを特徴とする請求項１５又は１
    ６のいずれかに記載の多層パッドを具備した半導体素
    子。
18. 【請求項１８】 前記第１、第２導電性プラグをタング
    ステンで形成する場合、前記第１、第２ビアホール内に
    第１、第２障壁金属膜をさらに形成することを特徴とす
    る請求項１７に記載の多層パッドを具備した半導体素
    子。
19. 【請求項１９】 前記第１、第２障壁金属膜は、チタン
    ／窒化チタン積層構造を有することを特徴とする請求項
    １８に記載の多層パッドを具備した半導体素子。
20. 【請求項２０】 前記第１乃至第３導電性パッド上に、
    窒化チタン又はチタン／窒化チタン積層構造の反射防止
    膜をさらに形成することを特徴とする請求項１５乃至１
    ９のいずれかに記載の多層パッドを具備した半導体素
    子。
21. 【請求項２１】 前記多層パッドを具備した半導体素子
    は、前記第３導電性パッド表面の所定部分が露出される
    ようにワイドビアホールが具備された第４層間絶縁膜と
    第４導電性パッドをさらに包含し、 前記ワイドビアホールの具備された前記第４層間絶縁膜
    は、前記第３導電性パッドを包含した前記第３層間絶縁
    膜上に形成され、 前記第４導電性パッドは、前記ワイドビアホールを包含
    した前記第４層間絶縁膜上の第１、第２領域所定部分に
    形成されることを特徴とする請求項１５乃至２０のいず
    れかに記載の多層パッドを具備した半導体素子。
22. 【請求項２２】 半導体基板上に形成された第１層間絶
    縁膜と、 この第１層間絶縁膜上に形成され、中央部に複数個の貫
    通ホールが具備された第１導電性パッドと、 この第１導電性パッドを包含した前記第１層間絶縁膜上
    に形成され、パッド窓領域外郭の前記第１導電性パッド
    表面の所定部分が露出されるように第１ビアホールが具
    備された第２層間絶縁膜と、 この第１ビアホール内に形成された第１導電性プラグ
    と、 この第１導電性プラグと連結されるように前記第２層間
    絶縁膜上に形成され、中央部にワイド貫通ホールが形成
    された閉曲線形の第２導電性パッドと、 この第２導電性パッドを包含した前記第２層間絶縁膜上
    に形成され、前記第２導電性パッド表面の所定部分が露
    出されるように第２ビアホールが具備された第３層間絶
    縁膜と、 前記第２ビアホール内に形成された第２導電性プラグ
    と、 この第２導電性プラグと連結されるように前記第３層間
    絶縁膜上の所定部分に形成された第３導電性パッドと、 を備えたことを特徴とする多層パッドを具備した半導体
    素子。
23. 【請求項２３】 前記第１乃至第３導電性パッドは、ア
    ルミニウム合金又は銅合金からなることを特徴とする請
    求項２２に記載の多層パッドを具備した半導体素子。
24. 【請求項２４】 前記第１、第２導電性プラグは、タン
    グステン、アルムニウム合金又は銅合金の中で選択され
    た何れか一つからなることを特徴とする請求項２２又は
    ２３のいずれかに記載の多層パッドを具備した半導体素
    子。
25. 【請求項２５】 前記第１、第２導電性プラグをタング
    ステンで形成する場合、前記第１、第２ビアホール内に
    第１、第２障壁金属膜をさらに形成することを特徴とす
    る請求項２４に記載の多層パッドを具備した半導体素
    子。
26. 【請求項２６】 前記第１、第２障壁金属膜は、チタン
    ／窒化チタン積層構造を有することを特徴とする請求項
    ２５に記載の多層パッドを具備した半導体素子。
27. 【請求項２７】 前記第１乃至第３導電性パッド上に、
    窒化チタン又はチタン／窒化チタン積層構造の反射防止
    膜をさらに形成することを特徴とする請求項２２乃至２
    ６のいずれかに記載の多層パッドを具備した半導体素
    子。
28. 【請求項２８】 前記第１導電性パッドに具備された前
    記貫通ホールは、相互隣接した二つの貫通ホール間の第
    １導電性パッド間隔は１〜２μｍで、それぞれは２〜６
    μｍの幅を有することを特徴とする請求項２２乃至２７
    のいずれかに記載の半導体素子。
29. 【請求項２９】 前記第１導電性プラグと連結された部
    分の前記第１導電性パッドは、２〜５μｍの幅を有する
    ことを特徴とする請求項２２乃至２８のいずれかに記載
    の多層パッドを具備した半導体素子。
30. 【請求項３０】 前記多層パッドを具備した半導体素子
    は、前記第３導電性パッド表面の所定部分が露出される
    ようにワイドビアホールが具備された第４層間絶縁膜と
    第４導電性パッドをさらに包含し、 前記ワイドビアホールの具備された前記第４層間絶縁膜
    は、前記第３導電性パッドを包含した前記第３層間絶縁
    膜上に形成され、 前記第４導電性パッドは、前記ワイドビアホールを包含
    した前記第４層間絶縁膜上の所定部分に形成されること
    を特徴とする請求項２２乃至２９のいずれかに記載の多
    層パッドを具備した半導体素子。
31. 【請求項３１】 半導体基板上に第１層間絶縁膜を形成
    する工程と、 この第１層間絶縁膜上の所定部分にパッド窓領域の一面
    側外郭部に沿って長く延長された形状の第１導電性パッ
    ドを形成する工程と、 この第１導電性パッドを包含した前記第１層間絶縁膜上
    に第１ビアホールが具備された第２層間絶縁膜を形成す
    る工程と、 前記第１ビアホール内に第１導電性プラグを形成する工
    程と、 この第１導電性プラグと連結されるように前記第２層間
    絶縁膜上の所定部分にパッド窓領域の一面側外郭部に沿
    って長く延長された形状の第２導電性パッドを形成する
    工程と、 この第２導電性パッドを包含した前記第２層間絶縁膜上
    に第２ビアホールが具備された第３層間絶縁膜を形成す
    る工程と、 前記第２ビアホール内に第２導電性プラグを形成する工
    程と、 この第２導電性プラグと連結されるように前記第３層間
    絶縁膜上の所定部分に第３導電性パッドを形成する工程
    と、 を含むことを特徴とする多層パッドを具備した半導体素
    子の製造方法。
32. 【請求項３２】 前記第１乃至第３導電性パッドは、ア
    ルミニウム合金又は銅合金で形成することを特徴とする
    請求項３１に記載の多層パッドを具備した半導体素子の
    製造方法。
33. 【請求項３３】 前記第１、第２ビアホールは、エッジ
    アレイ構造又はバー形態に形成することを特徴とする請
    求項３１又は３２のいずれかに記載の多層パッドを具備
    した半導体素子の製造方法。
34. 【請求項３４】 前記第１、第２導電性プラグは、タン
    グステン、アルミニウム合金又は銅合金の中で選択され
    た何れか一つで形成することを特徴とする請求項３１乃
    至３３のいずれかに記載の多層パッドを具備した半導体
    素子の製造方法。
35. 【請求項３５】 前記第１、第２導電性プラグをタング
    ステンで形成する場合、前記第１、第２ビアホール内に
    第１、第２障壁金属膜を形成する工程をさらに包含する
    ことを特徴とする請求項３４に記載の多層パッドを具備
    した半導体素子の製造方法。
36. 【請求項３６】 前記第１、第２障壁金属膜は、チタン
    ／窒化チタン積層構造に形成することを特徴とする請求
    項３５に記載の多層パッドを具備した半導体素子の製造
    方法。
37. 【請求項３７】 前記第１乃至第３導電性パッドの形成
    の前、前記それぞれの第１乃至第３導電性パッド上に窒
    化チタン又はチタン／窒化チタン積層構造の反射防止膜
    を形成する工程をさらに包含することを特徴とする請求
    項３１乃至３６のいずれかに記載の多層パッドを具備し
    た半導体素子の製造方法。
38. 【請求項３８】 前記第１、第２導電性パッドは、２〜
    ５μｍの幅に形成することを特徴とする請求項３１乃至
    ３７のいずれかに記載の多層パッドを具備した半導体素
    子の製造方法。
39. 【請求項３９】 前記第３導電性パッドを形成する工程
    の以後、前記第３導電性パッドを包含した前記第３層間
    絶縁膜上にワイドビアホールが具備された第４層間絶縁
    膜を形成する工程と、 前記第３導電性パッドと連結されるように前記ワイドビ
    ルホールを包含した前記第４層間絶縁膜上の所定部分に
    第４導電性パッドを形成する工程と、 をさらに包含することを特徴とする請求項３１乃至３８
    のいずれかに記載の多層パッドを具備した半導体素子の
    製造方法。
40. 【請求項４０】 前記パッド窓領域下部の前記第１、第
    ２層間絶縁膜の中で少なくとも何れか一つの膜上にモザ
    イク配列を有する任意個のバッファ層をさらに形成する
    ことを特徴とする請求項３１乃至３９のいずれかに記載
    の多層パッドを具備した半導体素子の製造方法。
41. 【請求項４１】 前記バッファ層は、前記第１、第２層
    間絶縁膜上で同様なモザイク配列構造を有するか又はジ
    グザグ方式にずれて位置するモザイク配列構造を有する
    ように形成することを特徴とする請求項４０に記載の多
    層パッドを具備した半導体素子の製造方法。
42. 【請求項４２】 前記バッファ層は、相互隣接した二つ
    のバッファ層間の間隔は０．７〜０．８μｍで、それぞ
    れは０．４〜０．６μｍの幅を有するように形成するこ
    とを特徴とする請求項４０又は４１のいずれかに記載の
    多層パッドを具備した半導体素子の製造方法。
43. 【請求項４３】 前記バッファ層は、前記第１乃至第３
    層間絶縁膜と異種の物質で形成することを特徴とする請
    求項４０乃至４２のいずれかに記載の多層パッドを具備
    した半導体素子の製造方法。
44. 【請求項４４】 前記異種の物質は、アルミニウム合
    金、銅合金、ポリシリコンの中で選択された何れか一つ
    であることと特徴とする請求項４３に記載の多層パッド
    を具備した半導体素子の製造方法。
45. 【請求項４５】 前記第１導電性プラグを、前記第１ビ
    アホールを包含した前記第２層間絶縁膜の全面に導電性
    膜を形成する工程と、ＣＭＰ工程を施して前記導電性膜
    を平坦化する工程と、を経て形成することを特徴とする
    請求項３１乃至４４のいずれかに記載の多層パッドを具
    備した半導体素子の製造方法。
46. 【請求項４６】 半導体基板上の第１領域であるパッド
    形成部、第２領域であるセル形成部とパッド形成部とを
    連結する連結部、及び第３領域であるセル形成部の全面
    に第１層間絶縁膜を形成する工程と、 この第１層間絶縁膜上の第２領域に第１導電性パッドを
    形成する工程と、 この第１導電性パッドを包含した前記第１層間絶縁膜上
    にバー形状の第１ビアホールが具備された第２層間絶縁
    膜を形成する工程と、 この第１ビアホール内に第１導電性プラグを形成する工
    程と、 この第１導電性プラグと連結されるように前記第２層間
    絶縁膜上の第２領域に第２導電性パッドを形成する工程
    と、 この第２導電性パッドを包含した前記第２層間絶縁膜上
    にバー形状の第２ビアホールが具備された第３層間絶縁
    膜を形成する工程と、 前記第２ビアホール内に第２導電性プラグを形成する工
    程と、 この第２導電性プラグと連結されるように前記第３層間
    絶縁膜上の第１、第２領域の所定部分に第３導電性パッ
    ドを形成する工程と、 を含むことを特徴とする多層パッドを具備した半導体素
    子の製造方法。
47. 【請求項４７】 前記第１乃至第３導電性パッドを、ア
    ルミニウム合金又は銅合金で形成することを特徴とする
    請求項４６に記載の多層パッドを具備した半導体素子の
    製造方法。
48. 【請求項４８】 前記第１、第２導電性プラグを、タン
    グステン、アルミニウム合金又は銅合金の中で選択され
    た何れか一つで形成することを特徴とする請求項４６又
    は４７のいずれかに記載の多層パッドを具備した半導体
    素子の製造方法。
49. 【請求項４９】 前記第１、第２導電性プラグをタング
    ステンで形成する場合、前記第１、第２ビアホール内に
    第１、第２障壁金属膜を形成する工程をさらに包含する
    ことを特徴とする請求項４８に記載の多層パッドを具備
    した半導体素子の製造方法。
50. 【請求項５０】 前記第１、第２障壁金属膜は、チタン
    ／窒化チタン積層膜構造に形成することを特徴とする請
    求項４９に記載の多層パッドを具備した半導体素子の製
    造方法。
51. 【請求項５１】 前記第１乃至第３導電性パッド形成の
    前、前記それぞれの第１乃至第３導電性パッド上に窒化
    チタン又はチタン／窒化チタン積層構造の反射防止膜を
    形成する工程をさらに包含することを特徴とする請求項
    ４６乃至５０のいずれかに記載の多層パッドを具備した
    半導体素子の製造方法。
52. 【請求項５２】 前記第１導電性プラグを、前記第１ビ
    アホールを包含した前記第２層間絶縁膜の全面に導電性
    膜を形成する工程と、ＣＭＰ工程を施して前記導電性膜
    を平坦化する工程と、を経て形成することを特徴とする
    請求項４６乃至５１のいずれかに記載の多層パッドを具
    備した半導体素子の製造方法。
53. 【請求項５３】 前記第３導電性パッドを形成する工程
    の後、前記第３導電性パッドを包含した前記第３層間絶
    縁膜上にワイドビアホールが具備された第４層間絶縁膜
    を形成する工程と、 前記第３導電性パッドと連結されるように前記ワイドビ
    アホールを包含した前記第４層間絶縁膜上の第１、第２
    領域所定部分に第４導電性パッドを形成する工程と、 をさらに包含することを特徴とする請求項４６乃至５２
    のいずれかに記載の多層パッドを具備した半導体素子の
    製造方法。
54. 【請求項５４】 半導体基板上に第１層間絶縁膜を形成
    する工程と、 この第１層間絶縁膜上の所定部分に中央部に複数個の貫
    通ホールが具備された第１導電性パッドを形成する工程
    と、 この第１導電性パッドを包含した前記第１層間絶縁膜上
    に第１ビアホールが具備された第２層間絶縁膜を形成す
    る工程と、 この第１ビアホール内に第１導電性プラグを形成する工
    程と、 この第１導電性プラグと連結されるように前記第２層間
    絶縁膜上に中央部にワイド貫通ホールが形成された閉曲
    線形の第２導電性パッドを形成する工程と、 この第２導電性パッドを包含した前記第２層間絶縁膜上
    に第２ビアホールが具備された第３層間絶縁膜を形成す
    る工程と、 前記第２ビアホール内に第２導電性プラグを形成する工
    程と、 この第２導電性プラグと連結されるように前記第３層間
    絶縁膜上の所定部分に第３導電性パッドを形成する工程
    と、 を含むことを特徴とする多層パッドを具備した半導体素
    子の製造方法。
55. 【請求項５５】 前記第１乃至第３導電性パッドを、ア
    ルミニウム合金又は銅合金で形成することを特徴とする
    請求項５４に記載の多層パッドを具備した半導体素子の
    製造方法。
56. 【請求項５６】 前記第１、第２導電性プラグを、タン
    グステン、アルミニウム合金と銅合金の中で選択された
    何れか一つで形成することを特徴とする請求項５４又は
    ５５のいずれかに記載の多層パッドを具備した半導体素
    子の製造方法。
57. 【請求項５７】 前記第１、第２導電性プラグをタング
    ステンで形成する場合、前記第１、第２ビアホール内に
    第１、第２障壁金属膜を形成する工程をさらに包含する
    ことを特徴とする請求項５６に記載の多層パッドを具備
    した半導体素子の製造方法。
58. 【請求項５８】 前記第１、第２障壁金属膜は、チタン
    ／窒化チタン積層構造に形成することを特徴とする請求
    項５７に記載の多層パッドを具備した半導体素子の製造
    方法。
59. 【請求項５９】 前記第１乃至第３導電性パッド形成の
    前、前記それぞれの第１乃至第３導電性パッド上に窒化
    チタン又はチタン／窒化チタン積層構造の反射防止膜を
    形成する工程をさらに包含することを特徴とする請求項
    ５４乃至５８のいずれかに記載の多層パッドを具備した
    半導体素子の製造方法。
60. 【請求項６０】 前記第１導電性パッドに具備される前
    記貫通ホールを、相互隣接された二つの貫通ホール間の
    第１導電性パッド間隔が１〜２μｍで、それぞれが２〜
    ６μｍの幅を有するように形成することを特徴とする請
    求項５４乃至５９のいずれかに記載の多層パッドを具備
    した半導体素子の製造方法。
61. 【請求項６１】 前記第１導電性プラグと連結された部
    分の前記第１導電性パッドを、２〜５μｍの幅を有する
    ように形成することを特徴とする請求項５４乃至６０の
    いずれかに記載の多層パッドを具備した半導体素子の製
    造方法。
62. 【請求項６２】 前記第３導電性パッドを形成する工程
    の後、前記第３導電性パッドを包含した前記第３層間絶
    縁膜上にワイドビアホールが具備された第４層間絶縁膜
    を形成する工程と、 前記第３導電性パッドと連結されるように前記ワイドビ
    アホールを包含した前記第４層間絶縁膜上の所定部分に
    第４導電性パッドを形成する工程と、 をさらに包含することを特徴とする請求項５４乃至６１
    のいずれかに記載の多層パッドを具備した半導体素子の
    製造方法。