JPH11186510A - 強誘電体キャパシタの形成方法及び不揮発性半導体記憶素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来、強誘電体膜の結晶化のために行ってい
た酸素雰囲気中での熱処理では、スタック型構造におい
ては、下部電極とのコンタクトに用いるポリシリコンプ
ラグや、プラグと下部白金電極と間の拡散を防止するＴ
ｉＮ又はＴａＳｉＮ等のバリアメタルの高温プロセスで
の酸化が生じる。 【解決手段】 シリコン基板１上に熱酸化膜２及びＴｉ
Ｏ₂密着層３を介して形成された下部Ｐｔ電極４上に強
誘電体膜であるＳｒＢｉ₂Ｔａ₂Ｏ₉膜７を形成する。次
に、不活性ガスである窒素雰囲気中で６５０〜８００℃
で熱処理することで強誘電体膜を結晶化する。次に、強
誘電体膜上に上部Ｐｔ電極６を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜を有す
るキャパシタ（以下、「強誘電体キャパシタ」とい
う。）の形成方法及びこの強誘電体キャパシタを備えた
不揮発性半導体記憶素子の製造方法に関するものであ
る。

【０００２】

【従来の技術】従来の不揮発性半導体記憶素子である、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等は読み
出し時間こそＤＲＡＭ並であるが、書き込み時間が長
く、高速動作は期待できない。これに対して、強誘電体
キャパシタを用いた不揮発性半導体記憶素子は読み出
し、書き込み共にＤＲＡＭ並であり、高速動作の期待で
きる不揮発性メモリである。デバイス構造は、選択トラ
ンジスタ１つと強誘電体キャパシタ１つで１セル又は選
択トランジスタ２つと強誘電体キャパシタ２つで１セル
を構成するのが一般的である。

【０００３】強誘電体キャパシタに用いる強誘電体材料
として、これまで検討されてきたＰＺＴに比べて疲労特
性が良く低電圧駆動が可能なＳｒＢｉ₂Ｔａ₂Ｏ₉が注目
され、現在盛んに検討されている。

【０００４】この材料は、ＰＺＴ等の強誘電体材料とは
異なり、ＭＯＤ法、ゾルゲル法、ＭＯＣＶＤ法、スパッ
タリング法等のいずれかの形成方法においても、特開平
８−２３０７３号公報や特開平９−３６３０９号公報に
開示されているように、通常７００〜８００℃程度の高
温における酸化性雰囲気中の熱処理で強誘電体の結晶化
をさせている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
ような高温の酸化性雰囲気での熱処理は、比較的集積度
の低い平面型構造の強誘電体キャパシタではそれほど問
題にならないものの、強電体メモリを高集積化するため
に不可欠なスタック型構造においては、下部電極とのコ
ンタクトに用いるポリシリコンプラグや、プラグと下部
白金電極と間の拡散を防止するＴｉＮ又はＴａＳｉＮ等
のバリアメタルの高温プロセスでの酸化が生じる。

【０００６】このようなポリシリコンプラグやバリアメ
タルの酸化が起こると、プラグと下部電極間が導通しな
くなったり、バリアメタルが膨張を起こして剥離してし
まうという問題が生じる。

【０００７】

【課題を解決するための手段】請求項１に記載の本発明
の強誘電体キャパシタの形成方法。下部電極上に強誘電
体膜を形成する工程と、不活性ガス雰囲気中で熱処理す
ることで上記強誘電体膜を結晶化する工程と、上記強誘
電体膜上に上部電極を形成する工程とを有することを特
徴とするものである。

【０００８】また、請求項２に記載の本発明の強誘電体
キャパシタの製造方法は、上記結晶化工程後に、酸素雰
囲気中で、上記下部電極の下地が酸化されない温度で上
記強誘電体膜の酸素欠損補充のための熱処理をする工程
を有することを特徴とする、請求項１に記載の強誘電体
キャパシタの製造方法である。

【０００９】また、請求項３に記載の本発明の強誘電体
キャパシタの製造方法は、上記下部電極上に上記強誘電
体膜を形成する工程が、塗布成膜法を用いて、強誘電体
膜材料を所定の膜厚まで塗布した後、乾燥させる工程を
繰り返し、所望の膜厚の強誘電体膜を形成する工程であ
ることを特徴とする、請求項１又は請求項２に記載の強
誘電体キャパシタの形成方法である。

【００１０】また、請求項４に記載の本発明の強誘電体
キャパシタの製造方法は、下部電極上に所定の膜厚の強
誘電体膜を形成した後、不活性ガス雰囲気中で熱処理す
ることで上記強誘電体膜を結晶化する工程を繰り返し、
所望の膜厚の強誘電体膜を形成する工程と、該強誘電体
膜上に上部電極を形成する工程とを有することを特徴と
するものである。

【００１１】また、請求項５に記載の本発明の強誘電体
キャパシタの製造方法は、上記所望の膜厚の強誘電体膜
を形成した後、酸素雰囲気中で、上記下部電極の下地が
酸化されない温度で上記強誘電体膜の酸素欠損補充のた
めの熱処理をする工程を有することを特徴とする、請求
項４に記載の強誘電体キャパシタの形成方法である。

【００１２】また、請求項６に記載の本発明の強誘電体
キャパシタの製造方法は、上記強誘電体膜を塗布成膜法
を用いることを特徴とする、請求項４又は請求項５に記
載の強誘電体キャパシタの形成方法である。

【００１３】また、請求項７に記載の本発明の強誘電体
キャパシタの製造方法は、上記酸素欠損補充のための熱
処理を上記上部電極形成後に行うことを特徴とする、請
求項２、請求項３、請求項５又は請求項６のいずれかに
記載の強誘電体キャパシタの形成方法である。

【００１４】また、請求項８に記載の本発明の強誘電体
キャパシタの製造方法は、上記強誘電体膜がビスマス系
層状構造化合物であることを特徴とする請求項１乃至請
求項７のいずれかに記載の強誘電体キャパシタの形成方
法である。

【００１５】また、請求項９に記載の本発明の強誘電体
キャパシタの製造方法は、上記ビスマス系層状構造化合
物がＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉（０≦ｘ≦１）で
あることを特徴とする請求項８に記載の強誘電体キャパ
シタの形成方法である。

【００１６】また、請求項１０に記載の本発明の強誘電
体キャパシタの製造方法は、上記強誘電体膜の結晶化の
ための熱処理を６５０℃乃至８００℃の温度で行うこと
を特徴とする、請求項１乃至請求項９のいずれかに記載
の強誘電体キャパシタの形成方法である。

【００１７】更に、請求項１１に記載の本発明の不揮発
性半導体記憶素子の製造方法は、半導体基板に選択トラ
ンジスタを形成し、該選択トランジスタ上に層間絶縁膜
を形成した後、該層間絶縁膜に形成されたコンタクトホ
ールにおいて上記半導体基板と電気的に接続するように
導電性プラグ或いは該導電性プラグ及び導電性バリア層
を形成し、該導電性プラグ或いは該導電性プラグ及び導
電性バリア層と電気的に接続するように、上記下部電極
を形成した後、上記請求項１乃至請求項１０に記載の工
程で強誘電体キャパシタを形成することを特徴とするも
のである。

【００１８】

【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。

【００１９】本発明における強誘電体キャパシタを有す
る不揮発性半導体記憶素子に用いる基板は通常の半導体
装置や集積回路等の基板として使用することができる基
板であれば特に限定されるものではないが、シリコン基
板が望ましい。

【００２０】本発明において、強誘電体膜は、ビスマス
系層状構造化合物、例えば、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＳｒＢｉ
₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、ＳｒＢｉ₂（Ｔａ_1-xＮ
ｂ_x）₂Ｏ₉、ＢａＢｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、
ＰｂＢｉ₂Ｎｂ₂Ｏ₉、ＰｂＢｉ₂Ｔａ₂Ｏ₉、ＰｂＢｉ₄Ｔ
ｉ₄Ｏ₁₅、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、ＢａＢｉ₄Ｔｉ₄Ｏ₁₅、
Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｂａ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｐｂ₂Ｂ
ｉ₄Ｔｉ₅Ｏ₁₈、Ｎａ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、Ｋ_0.5Ｂｉ
_4.5Ｔｉ₄Ｏ₁₅等が挙げられるが、中でもＳｒＢｉ₂Ｔａ₂
Ｏ₉、ＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉（０＜ｘ≦１）が
好ましい。

【００２１】これらの強誘電体膜は上記基板上にゾルゲ
ル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏ
ｍｐｏｓｉｔｉｏｎ）法等の塗布成膜法及びＭＯＣＶＤ
法、スパッタリング法等によって形成される。

【００２２】塗布成膜法においては、上記薄膜を構成す
る一部の元素の塩又は金属アルコキシド等を含む有機溶
媒と、他の元素の塩又は金属アルコキシド等を含む有機
溶媒とを混合することによって、原料溶液を調製し、こ
の原料溶液をスピンコート等により、１回の塗布で２０
〜１００ｎｍ程度の膜厚で塗布し、１００〜３００℃程
度の乾燥工程を行う。

【００２３】この塗布成膜法中で、ＭＯＤ法で用いる原
料溶液の作成方法の一例を以下に説明する。

【００２４】まず、溶液合成の出発原料として、タンタ
ルエトキシド（Ｔａ（ＯＣ₂Ｈ₅）₅）、２−エチルヘキ
サン酸ビスマス（Ｂｉ（ＯＣＯＣ₇Ｈ₁₅）₂）、及び２−
エチルヘキサン酸ストロンチウム（Ｓｒ（ＯＣＯＣ₇Ｈ
₁₅）₂）を使用した。タンタルエトキシドを秤量し、２
−エチルヘキサン酸中に溶解させ反応を促進さえるた
め、１００℃から最高温度１２０℃まで加熱しながら撹
拌し、３０分間反応させた。その後、１２０℃での反応
によって生成したエタノールと水分とを除去した。この
溶液に２０〜３０ｍｌのキシレンに溶解させた２−エチ
ルヘキサン酸ストロンチウムをＳｒ／Ｔａ＝８／２０に
なるように適量加えて、１２５℃から最高温度１４０℃
で３０分間加熱撹拌した。その後、この溶液に１０ｍｌ
のキシレンに溶解させた２−エチルヘキサン酸ビスマス
をＳｒ／Ｂｉ／Ｔａ＝８／２４／２０になるように適量
加え、１３０℃から最高温度１５０℃で１０時間加熱撹
拌した。

【００２５】次に、この溶液から低分子量のアルコール
と水と溶媒として使用したキシレンとを除去するため
に、１３０〜１５０℃の温度で５時間蒸留した。その後
溶液のＳｒＢｉ₂Ｔａ₂Ｏ₉の濃度が０．１ｍｏｌ／ｌに
なるように調整し、これを前駆体溶液とした。尚、これ
らの出発原料は上記のものに限定されるものではなく、
原料中に酸素を含む有機金属であればよい。また、溶媒
についても上記出発原料が十分に溶解するものであれば
よい。

【００２６】従来の塗布成膜法では、その後の５００〜
６００℃程度の仮焼成熱処理、６５０〜８００℃程度の
強誘電体薄膜の結晶化を目的とした熱処理、上部電極形
成、加工後における膜のリーク電流の抑制のための５０
０〜７００℃の熱処理等をすべて酸化性雰囲気中にて行
っていた。

【００２７】これに対し、本発明では、最も高温の熱処
理を必要とする結晶化熱処理を窒素、アルゴン等の不活
性雰囲気中で行うことを特徴としている。この不活性雰
囲気中の結晶化熱処理は、結晶化熱処理温度とリーク電
流密度との関係を示す図１７に示すように６５０〜８０
０℃程度で行うことが望ましい。尚、図１７のデータ
は、一括結晶化アニールを行ったものであり、Ｐｔ／Ｔ
ｉＯ₂／ＳｉＯ₂／Ｓｉの４層基板にＭＯＤ溶液を塗布
し、結晶化を窒素雰囲気で６０分間、上部電極形成後酸
素雰囲気で５５０℃、６０分間の熱処理を行った試料を
用いたものである。

【００２８】この際、塗布、乾燥等を繰り返して所望の
厚さまで膜を堆積した後の一括の結晶化であっても良い
し、塗布、乾燥工程毎の結晶化であってもよい。また、
熱処理時間は特に限定せず、拡散炉による数分〜数時間
の熱処理、又は、ＲＴＡによる数十秒〜数分の熱処理に
よる十分な結晶化が可能な時間とする。

【００２９】通常、酸化物の結晶化のための熱処理は酸
素を十分供給する必要があるため、酸化性雰囲気中で行
わなければならない。しかしながら、ゾルゲル法やＭＯ
Ｄ法等では金属アルコキシドや塩等の原料中に多くの酸
素が含まれており、窒素、アルゴン等の不活性雰囲気中
においても、結晶化が可能である。しかしながら、より
強誘電特性を向上させるため及びリーク電流抑制のた
め、上部電極形成後、４００〜６５０℃程度の熱処理を
行う。

【００３０】また、ＭＯＣＶＤ法による強誘電体薄膜形
成においては、酸素含有雰囲気中において、６５０℃以
下の比較的低い基板温度で膜を堆積して、アモルファス
又は弱い結晶状態とする。使用するソース原料、キャリ
アガス流量、酸素濃度、圧力等の成膜条件は、膜中に酸
素が十分取り込まれ、ポストアニールで十分に結晶化さ
せることができる条件とする。

【００３１】その後、ポストアニールを窒素、アルゴン
等の不活性雰囲気中で６５０〜８００℃程度で行い、強
誘電体膜を結晶化させる。このような膜の堆積、ポスト
アニールの工程は、所望の膜厚まで堆積した後の一括の
ポストアニールでもよいし、膜の堆積、ポストアニール
を数回繰り返して所望の膜厚を得る方法でも良い。上部
電極形成後に、リーク電流抑制及び酸素欠損の補充を目
的とした、４００〜６５０℃程度の熱処理を行う。

【００３２】また、スパッタリング法による強誘電体薄
膜形成においても、ＭＯＣＶＤ法と同様に、酸素含有雰
囲気中において、６５０℃以下の比較的低い基板温度で
膜を堆積して、アモルファス又は弱い結晶状態とする。
使用するソース原料、キャリアガス流量、酸素濃度、圧
力等の成膜条件は、膜中に酸素が十分取り込まれ、ポス
トアニールで十分に結晶化させることができる条件とす
る。

【００３３】その後、ポストアニールを窒素、アルゴン
等の不活性雰囲気中で６５０〜８００℃程度で行い、強
誘電体膜を結晶化させる。このような膜の堆積、ポスト
アニールの工程は、所望の膜厚まで堆積した後の一括の
ポストアニールでもよいし、膜の堆積、ポストアニール
を数回繰り返して所望の膜厚を得る方法でも良い。上部
電極形成後は、リーク電流抑制及び酸素欠損の補充を目
的とした、４００〜６５０℃程度の熱処理を行う。

【００３４】上述のような方法を用いれば、通常最も高
温を必要とする強誘電体薄膜の結晶化熱処理工程を窒
素、アルゴン等の不活性雰囲気中で行うことにより、高
温プロセスでの酸化が問題となるスタック型強誘電体記
憶素子に対するダメージを十分抑制することが可能であ
る。

【００３５】（第１の実施例）以下、図１及び図２を用
いて、本発明の第１の実施例の強誘電体記憶素子の製造
工程を説明する。

【００３６】まず、シリコン基板１上に、水蒸気を含有
させた酸素雰囲気中で１０５０℃、２０分の熱処理をす
ることにより、膜厚が２００ｎｍの熱酸化膜（ＳｉＯ₂
膜）２を形成する。その後、シリコン基板１上にＴｉを
ＤＣパワーを２ｋＷ、基板温度を４００℃の条件でスパ
ッタリングして膜厚が２０ｎｍのＴｉ膜を形成し、さら
にこのＴｉ膜を熱酸化して膜厚４０ｎｍのＴｉＯ₂密着
層３を形成した。その後、ＰｔをＤＣパワーを２ｋＷ、
基板温度を５００℃の条件でスパッタリングし、膜厚が
２００ｎｍの下部Ｐｔ電極４を形成し、Ｐｔ／ＴｉＯ₂
／ＳｉＯ₂／Ｓｉ基板を準備した（図２（ａ））。

【００３７】次に、このＰｔ／ＴｉＯ₂／ＳｉＯ₂／Ｓｉ
基板上に、上述の原料溶液の作成方法によって作成され
た、強誘電体ＳｒＢｉ₂Ｔａ₂Ｏ₉のＭＯＤ溶液（組成比
Ｓｒ／Ｂｉ／Ｔａ＝８／２４／２０）を１層が５０ｎｍ
程度となるように塗布した後、２５０℃、５分の乾燥を
行う工程後、常圧酸素雰囲気中において、基板温度を５
００℃、時間３０分の仮焼成を行った。更に、常圧窒素
雰囲気中での７００℃、６０分の熱処理により、ＳｒＢ
ｉ₂Ｔａ₂Ｏ₉膜７を結晶化させた（図２（ｂ））。

【００３８】これら塗布から窒素雰囲気中熱処理までの
一連の工程を、塗布毎に繰り返し、４回の塗布で膜厚２
００ｎｍ程度とした（図２（ｃ））。

【００３９】また、このＳｒＢｉ₂Ｔａ₂Ｏ₉膜５上にＰ
ｔをＤＣパワー２ｋＷ、基板温度５００℃の条件でスパ
ッタリングにより形成し、さらに公知のドライエッチン
グ法で加工して、上部Ｐｔ電極６とした（図２
（ｄ））。ドライエッチングにはＥＣＲエッチャーを用
い、使用ガスはＣ₂Ｆ₆、ＣＨＦ₃、Ｃｌ₂の混合ガスとし
た。

【００４０】その後、リーク電流抑制のため、常圧窒素
雰囲気中における基板温度５５０℃、時間６０分の熱処
理を行う。

【００４１】上記の方法で作製した強誘電体キャパシタ
素子の上部電極面積は、１×１０^-4ｃｍ²とした。

【００４２】図３及び図４にそれぞれ、この強誘電体キ
ャパシタ素子のヒステリシス特性（±３Ｖ印加時）、リ
ーク電流特性を示す。強誘電特性はＰｒ＝４．９μＣ／
ｃｍ²、Ｖｃ＝０．４８Ｖ（または、Ｅｃ＝２４ｋＶ／
ｃｍ）、また、＋３Ｖ印加時のリーク電流密度は３×１
０^-8Ａ／ｃｍ²、絶縁耐圧は２０Ｖ以上であった。これ
より、第１の実施例における素子は、上部Ｐｔ電極形成
後の熱処理雰囲気のみが違う第３の実施の形態と比較し
て、Ｐｒが小さくなっているものの、リーク電流密度、
絶縁耐圧が良好であることがわかる。

【００４３】また、第１の実施例では、強誘電体薄膜の
結晶化のための熱処理における不活性雰囲気は窒素雰囲
気としたが、これをアルゴン雰囲気としても同様な結果
が得られた。

【００４４】また、上記強誘電体薄膜はＳｒＢｉ₂Ｔａ₂
Ｏ₉を用いているが、Ｔａの一部をＮｂに置換したＳｒ
Ｂｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉（ｘ＝０．４）を用いた場
合、Ｐｒ＝６μＣ／ｃｍ²、Ｖｃ＝０．７２Ｖ（または
Ｅｃ＝３５ｋＶ／ｃｍ）、また＋３Ｖ印加時のリーク電
流密度は８×１０^-8Ａ／ｃｍ²、絶縁耐圧は２０Ｖ以上
であった。このように、ＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ
₉（ｘ＝０．４）についても、本実施例で用いた作製方
法により良好な強誘電特性が得られることがわかる。こ
の他、Ｎｂの添加濃度をさらに増やしても０＜ｘ≦１の
範囲で良好な強誘電特性が得られた。

【００４５】（第２の実施例）以下、図５及び図６を用
いて、本発明の第２の実施例の強誘電体記憶素子の製造
工程を説明する。

【００４６】まず、シリコン基板１上に、水蒸気を含有
させた酸素雰囲気中で１０５０℃、２０分の熱処理をす
ることにより、膜厚が２００ｎｍの熱酸化膜（ＳｉＯ₂
膜）２を形成する。その後、シリコン基板１上にＴｉを
ＤＣパワーを２ｋＷ、基板温度を４００℃の条件でスパ
ッタリングして膜厚が２０ｎｍのＴｉ膜を形成し、さら
にこのＴｉ膜を熱酸化して膜厚４０ｎｍのＴｉＯ₂密着
層３を形成した。その後、ＰｔをＤＣパワーを２ｋＷ、
基板温度を５００℃の条件でスパッタリングし、膜厚が
２００ｎｍの下部Ｐｔ電極４を形成し、Ｐｔ／ＴｉＯ₂
／ＳｉＯ₂／Ｓｉ基板を準備した（図６（ａ））。

【００４７】次に、このＰｔ／ＴｉＯ₂／ＳｉＯ₂／Ｓｉ
基板上に、第１の実施例と同様の方法で作成された強誘
電体ＳｒＢｉ₂Ｔａ₂Ｏ₉のＭＯＤ溶液（組成比Ｓｒ／Ｂ
ｉ／Ｔａ＝８／２４／２０）を１層が５０ｎｍ程度とな
るように塗布し、２５０℃、５分の乾燥工程を４回繰り
返して所望の膜厚２００ｎｍ程度とし、常圧酸素雰囲気
中において、基板温度を５００℃、時間３０分の熱処理
によって膜中の残留有機物を分解するための仮焼成を行
った（図６（ｂ））。

【００４８】その後、常圧窒素雰囲気中において、基板
温度７００℃、時間６０分の熱処理により、ＳｒＢｉ₂
Ｔａ₂Ｏ₉膜５を結晶化させた。また、このＳｒＢｉ₂Ｔ
ａ₂Ｏ₉膜５上にＰｔをＤＣパワー２ｋＷ、基板温度５０
０℃の条件でスパッタリングにより形成し、さらに公知
のドライエッチング法で加工して、上部Ｐｔ電極６とし
た。ドライエッチングにはＥＣＲエッチャーを用い、使
用ガスはＣ₂Ｆ₆、ＣＨＦ₃、Ｃｌ₂の混合ガスとした。そ
の後、リーク電流の抑制及び酸素欠損の補充による強誘
電特性の安定化を目的とした、常圧酸素雰囲気中におけ
る基板温度５５０℃、時間３０分の熱処理を行った（図
６（ｃ））。尚、図６（ｃ）において、符号５ａは酸素
雰囲気中でのアニール処理が行われたＳｒＢｉ₂Ｔａ₂Ｏ
₉膜を示す。

【００４９】上記の方法で作製した強誘電体キャパシタ
素子の上部電極面積は、１×１０^-4ｃｍ²とした。この
工程で作製した強誘電体薄膜のＸＲＤパターンを図７に
示す。図７により、ＳｒＢｉ₂Ｔａ₂Ｏ₉の（１０５）
面、（１１０）面、（２００）面等の反射に対する強い
ピークが見られ、ＳｒＢｉ₂Ｔａ₂Ｏ₉が十分結晶化して
いることがわかる。

【００５０】図８及び図９にそれぞれ、この強誘電体キ
ャパシタ素子のヒステリシス特性（±３Ｖ印加時）、リ
ーク電流特性を示す。強誘電特性はＰｒ＝１０．２μＣ
／ｃｍ²、Ｖｃ＝０．６８Ｖ（または、Ｅｃ＝３４．２
ｋＶ／ｃｍ）、また、＋３Ｖ印加時のリーク電流密度は
５×１０^-8Ａ／ｃｍ²、絶縁耐圧は約１６Ｖであった。
これより、第２の実施例における素子は、ヒステリシス
特性、リーク電流密度、絶縁耐圧が良好であることがわ
かる。

【００５１】また、第２の実施例では、強誘電体薄膜の
結晶化のための熱処理における不活性雰囲気は窒素雰囲
気としたが、これをアルゴン雰囲気としても同様な結果
が得られた。

【００５２】また、上記強誘電体薄膜はＳｒＢｉ₂Ｔａ₂
Ｏ₉を用いているが、Ｔａの一部をＮｂに置換したＳｒ
Ｂｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉（ｘ＝０．４）を用いた場
合、Ｐｒ＝１３．５μＣ／ｃｍ²、Ｖｃ＝０．８３Ｖ
（またはＥｃ＝４１．７ｋＶ／ｃｍ）、また＋３Ｖ印加
時のリーク電流密度は８×１０^-8Ａ／ｃｍ²、絶縁耐圧
は約１５Ｖであった。このように、ＳｒＢｉ₂（Ｔａ_1-x
Ｎｂ_x）₂Ｏ₉（ｘ＝０．４）についても、本実施例で用
いた作製方法により良好な強誘電特性が得られることが
わかる。この他、Ｎｂの添加濃度をさらに増やしても０
＜ｘ≦１の範囲で良好な強誘電特性が得られた。

【００５３】（第３の実施例）以下、図１０及び図１１
を用いて本発明の第３の実施例の強誘電体記憶素子の製
造工程を説明する。

【００５４】まず、第１の実施例と同様の方法で、Ｐｔ
／ＴｉＯ₂／ＳｉＯ₂／Ｓｉ基板を準備した（図１１
（ａ））。

【００５５】次に、このＰｔ／ＴｉＯ₂／ＳｉＯ₂／Ｓｉ
基板上に、第１の実施例と同様の方法で作成された強誘
電体ＳｒＢｉ₂Ｔａ₂Ｏ₉のＭＯＤ溶液（組成比Ｓｒ／Ｂ
ｉ／Ｔａ＝８／２４／２０）を１層が５０ｎｍ程度とな
るように塗布し、２５０℃、５分の乾燥工程の後、常圧
酸素雰囲気中において、基板温度を５００℃、時間３０
分の熱処理によって膜中の残留有機物を分解するための
仮焼成を行った。その後、常圧窒素雰囲気中において、
基板温度７００℃、時間６０分の熱処理により、ＳｒＢ
ｉ₂Ｔａ₂Ｏ₉膜７を結晶化させた（図１１（ｂ））。こ
れら塗布から窒素雰囲気中熱処理までの一連の工程を塗
布毎に繰り返し、４回の塗布で２００ｎｍの膜厚とした
（図１１（ｃ））。

【００５６】また、このＳｒＢｉ₂Ｔａ₂Ｏ₉膜７上にＰ
ｔをＤＣパワー２ｋＷ、基板温度５００℃の条件でスパ
ッタリングにより形成し、さらに公知のドライエッチン
グ法で加工して、上部Ｐｔ電極６とした。ドライエッチ
ングにはＥＣＲエッチャーを用い、使用ガスはＣ₂Ｆ₆、
ＣＨＦ₃、Ｃｌ₂の混合ガスとした。その後、リーク電流
の抑制及び酸素欠損の補充による強誘電特性の安定化を
目的とした、常圧酸素雰囲気中における基板温度５５０
℃、時間３０分の熱処理を行った（図１１（ｄ））。
尚、図１１（ｄ）において、符号７ａは酸素雰囲気中で
のアニール処理が行われたＳｒＢｉ₂Ｔａ₂Ｏ₉膜を示
す。

【００５７】上記の方法で作製した強誘電体キャパシタ
素子の上部電極面積は、１×１０^-4ｃｍ²とした。この
工程で作製した強誘電体薄膜のＸＲＤパターンを図１２
に示す。図１２により、ＳｒＢｉ₂Ｔａ₂Ｏ₉の（１０
５）面、（１１０）面、（２００）面等の反射に対する
強いピークが見られ、第２の実施例と同様、ＳｒＢｉ₂
Ｔａ₂Ｏ₉が十分結晶化していることがわかる。

【００５８】図１３及び図１４にそれぞれ、この強誘電
体キャパシタ素子のヒステリシス特性（±３Ｖ印加
時）、リーク電流特性を示す。強誘電特性はＰｒ＝８．
６μＣ／ｃｍ²、Ｖｃ＝０．６９Ｖ（または、Ｅｃ＝３
４．６ｋＶ／ｃｍ）、また、＋３Ｖ印加時のリーク電流
密度は５×１０^-8Ａ／ｃｍ²、絶縁耐圧は２０Ｖ以上で
あった。これより、第３の実施例における素子は、ヒス
テリシス特性、リーク電流密度、絶縁耐圧が良好である
ことがわかる。特に、第２の実施例では１６Ｖ程度であ
った耐圧が、第３の実施例では２０Ｖ以上を示してお
り、絶縁耐圧に優れた膜が得られることがわかる。ま
た、第３の実施例では、強誘電体薄膜の結晶化のための
熱処理における不活性雰囲気は窒素雰囲気としたが、こ
れをアルゴン雰囲気としても同様な結果が得られた。

【００５９】また、上記強誘電体薄膜はＳｒＢｉ₂Ｔａ₂
Ｏ₉を用いているが、Ｔａの一部をＮｂに置換したＳｒ
Ｂｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉（ｘ＝０．４）を用いた場
合、Ｐｒ＝１０．２μＣ／ｃｍ²、Ｖｃ＝０．８５Ｖ
（またはＥｃ＝４２．８ｋＶ／ｃｍ）、また＋３Ｖ印加
時のリーク電流密度は８×１０^-8Ａ／ｃｍ²、絶縁耐圧
は２０Ｖ以上であった。このように、ＳｒＢｉ₂（Ｔａ
_1-xＮｂ_x）₂Ｏ₉（ｘ＝０．４）についても、本実施例で
用いた作製方法により良好な強誘電特性が得られること
がわかる。この他、Ｎｂの添加濃度をさらに増やしても
０＜ｘ≦１の範囲で良好な強誘電特性が得られた。

【００６０】（第４の実施例）以下、図１５及び図１６
を用いて、本発明の第４の実施例の強誘電体記憶素子の
製造工程を説明する。

【００６１】まず、図１５（ａ）に示すように、スイッ
チング用トランジスタを公知のＭＯＳＦＥＴ形成工程に
より形成し、層間絶縁膜で覆った後、ビット線が基板の
不純物拡散領域１１と接触する部分のみ公知のフォトリ
ソグラフィ法とドライエッチング法を用いてコンタクト
ホール２７を形成し、不純物を拡散したポリシリコンを
埋め込んだ後、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、図
１５（ｂ）に示したように層間絶縁膜１４とポリシリコ
ンプラグ１５表面を平坦化した。次に、図１５（ｃ）に
示すようにＴａＳｉＮバリアメタル層１６を公知のスパ
ッタ法により膜厚２０００Å堆積した後、Ｉｒ膜１７、
ＩｒＯ₂膜１８、Ｐｔ膜１９を公知のスパッタ法により
それぞれ５００Å、１０００Å、５００Å堆積して、Ｐ
ｔ／ＩｒＯ₂／Ｉｒ／ＴａＳｉＮという多層下部電極と
した。ここで、Ｉｒ、ＩｒＯ₂は高温酸素雰囲気中での
熱処理によるバリアメタルの酸化を防止するために設け
られている。この下部電極上に強誘電体膜として、Ｓｒ
Ｂｉ₂Ｔａ₂Ｏ₉膜２０を形成する。形成方法は、第３の
実施例と同様に、各ＭＯＤ溶液塗布毎に強誘電体膜を結
晶化させる方法とした。すなわち、第１の実施例と同様
の方法で作成されたＭＯＤ溶液（組成比Ｓｒ／Ｂｉ／Ｔ
ａ＝８／２４／２０）を１層が５０ｎｍ程度となるよう
に塗布し、２５０℃、５分の乾燥工程の後、常圧酸素雰
囲気中において、基板温度を５００℃、時間３０分の熱
処理によって膜中の残留有機物を分解するための仮焼成
を行った。その後、常圧窒素雰囲気中において、基板温
度７００℃、時間６０分の熱処理により、ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉膜７を結晶化させた。これら塗布から窒素雰囲気
中熱処理までの一連の工程を塗布毎に繰り返し、４回の
塗布で２００ｎｍの膜厚とした。

【００６２】次に、膜厚１０００Åの上部Ｐｔ電極２１
を形成した後、公知のフォトリソグラフィ法とドライエ
ッチング法を用いて１．７μｍ角の大きさに加工した。
その後、リーク電流の抑制及び酸素欠損の補充による強
誘電特性の安定化を目的とした、常圧酸素雰囲気中にお
ける基板温度５５０℃、時間３０分の熱処理を行った。

【００６３】次に、ＳｒＢｉ₂Ｔａ₂Ｏ₉膜２０、Ｐｔ膜
１９、ＩｒＯ₂膜１８、Ｉｒ膜１７及びＴａＳｉＮバリ
アメタル層１６を公知のフォトリソグラフィ法とドライ
エッチング法を用いて２．０μｍ角の大きさに加工し
て、図１５（ｃ）に示すような形状とした。ドライエッ
チングにはＥＣＲエッチャーを用い、使用ガスはＳｒＢ
ｉ₂Ｔａ₂Ｏ₉膜２０に対してはＡｒとＣｌ₂とＣＦ₄との
混合ガス、Ｐｔ膜１９、ＩｒＯ₂膜１８及びＩｒ膜１７
に対してはＣ₂Ｆ₆とＣＨＦ₃とＣｌ₂との混合ガス、Ｔａ
ＳｉＮバリアメタル層１６に対してはＣｌ₂とした。

【００６４】次に、図１５（ｄ）に示すように、膜厚３
００ÅのＴｉＯ₂バリア絶縁膜２２を公知のスパッタ法
を用いて堆積し、続いて、層間絶縁膜として膜厚１５０
０Åのシリコン酸化膜２３を公知のＣＶＤ法にて堆積
し、その後、ＳｒＢｉ₂Ｔａ₂Ｏ₉膜上部に公知のフォト
リソグラフィ法とドライエッチング法を用いて、１．２
μｍ角のコンタクトホール２８を形成した。

【００６５】次に、図１６（ａ）に示すように、膜厚４
０００ÅのＡｌ電極２４を形成し、公知のフォトリソグ
ラフィ法とドライエッチング法とを用いて加工してプレ
ート線とした後、常圧窒素雰囲気中で、４００℃で３０
分間の熱処理を行い電極界面を安定化させた。その後、
図１６（ｂ）に示すように、公知の平坦化技術により、
ＣＶＤ法を用いて層間絶縁膜２５を堆積し、平坦化を行
い、公知のフォトリソグラフィ法とドライエッチング法
とを用いてスイッチング用トランジスタのもう一方の不
純物拡散層へのコンタクトホール２９を形成し、図１６
（ｃ）に示すように、公知のＡｌ配線技術を用いてビッ
ト線２６を形成して、強誘電体記憶素子を完成した。

【００６６】このようにして作製した不揮発性半導体記
憶素子の強誘電特性（図１７及び図１８に示す）を測定
したところ、印加電圧±３Ｖで、Ｐｒ＝７．５μＣ／ｃ
ｍ²、Ｅｃ＝３５．８ｋＶ／ｃｍという値が得られてお
り、強誘電体キャパシタとして十分な動作が確認され
た。次に、強誘電体記憶素子のリーク電流密度を測定し
た。印加電流＋３Ｖでのリーク電流密度は、５×１０^-8
Ａ／ｃｍ²であり、また、印加電圧１０Ｖでも絶縁破壊
が起こっていないため、強誘電体キャパシタとして十分
な特性が確認された。

【００６７】上記作製した強誘電体キャパシタの多層下
部電極は、Ｐｔ／ＩｒＯ₂／Ｉｒ／ＴａＳｉＮとした
が、これに限らず、Ｉｒ／ＩｒＯ₂／Ｉｒ／ＴａＳｉ
Ｎ、ＩｒＯ₂／Ｉｒ／ＴａＳｉＮ、またはＰｔ／ＲｕＯ₂
／Ｒｕ／ＴａＳｉＮ、Ｒｕ／ＲｕＯ₂／Ｒｕ／ＴａＳｉ
Ｎ、ＲｕＯ₂／Ｒｕ／ＴａＳｉＮ、Ｐｔ／ＩｒＯ₂／Ｉｒ
／ｔｉＮ、Ｉｒ／ＩｒＯ₂／Ｉｒ／ＴｉＮ、ＩｒＯ₂／Ｉ
ｒ／ＴｉＮ、Ｐｔ／ＲｕＯ₂／Ｒｕ／ＴｉＮ、Ｒｕ／Ｒ
ｕＯ₂／Ｒｕ／ＴｉＮ、ＲｕＯ₂／Ｒｕ／ＴｉＮ、さら
に、Ｉｒ／ＴａＳｉＮ、Ｉｒ／ＴｉＮ、Ｒｕ／ＴａＳｉ
Ｎ、Ｒｕ／ＴｉＮ等、耐熱性に優れた多層電極であれば
何でもよい。

【００６８】また、本実施の形態では、強誘電体膜の結
晶化のための熱処理における不活性雰囲気は窒素雰囲気
としたが、これをアルゴン雰囲気としても同様な結果が
得られた。また、上記強誘電体はＳｒＢｉＴａＯを用い
ているが、Ｔａの一部をＮｂに置換したＳｒＢｉ₂（Ｔ
ａ_1-xＮｂ_x）₂Ｏ₉（０＜ｘ≦１）でも同様の効果が得ら
れた。

【００６９】上記第４の実施の形態の比較例として、上
記強誘電体記憶素子製造工程において、ＳｒＢｉ₂Ｔａ₂
Ｏ₉膜形成時の結晶化熱処理工程を常圧窒素雰囲気中熱
処理から、常圧酸素雰囲気中熱処理に変更した。まず、
ＳｒＢｉ₂Ｔａ₂Ｏ₉の結晶化熱処理工程を酸素雰囲気中
での６５０℃、６０分とした場合は、ウエハ面内各部に
ＴａＳｉＮの酸化による膜膨張が原因と見られる剥離が
生じた。

【００７０】また、ＳｒＢｉ₂Ｔａ₂Ｏ₉の結晶化熱処理
工程を窒素雰囲気中での６５０℃、６０分とした場合
は、剥離は生じなかったものの、ＳｒＢｉ₂Ｔａ₂Ｏ₉の
結晶化が不十分で、作製した強誘電体記憶素子の強誘電
体特性を測定しても、ヒステリシス特性は得られなかっ
た。ＳｒＢｉ₂Ｔａ₂Ｏ₉の結晶化工程を酸素雰囲気中で
行う場合、ヒステリシス特性が得られるようになる熱処
理温度のあたりで剥離が生じるようになり、良好な強誘
電体特性をもつ強誘電体記憶素子を作製することはでき
なかった。

【００７１】

【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、下部電極の下地を酸化させることな
く強誘電体膜を結晶化させることができるので、強誘電
体特性の優れた強誘電体キャパシタ及び強誘電体キャパ
シタを備えたスタック型構造を有する不揮発性半導体記
憶素子を歩留まり良く製造することができる。

【００７２】また、請求項２及び請求項５に記載の本発
明を用いることにより、強誘電体膜の酸素欠損を補充す
ることができるので、更に強誘電特性を向上させること
ができる。

【００７３】また、請求項３に記載の本発明を用いるこ
とにより、所望の厚さが厚い場合にも強誘電体膜を制御
良く形成することができる。

【００７４】また、請求項４及び請求項６に記載の本発
明を用いることにより、モホロジーが良くなり、より絶
縁耐圧を向上させることができる。

【００７５】また、請求項７に記載の本発明を用いるこ
とにより、強誘電体膜の酸素欠損補充のためのアニール
を強誘電体膜と上部電極との界面におけるリーク電流抑
制のためのアニールで兼用することができるので、工程
数を増やすことなく、強誘電特性を向上させることがで
きる。

【００７６】また、請求項８に記載の本発明を用いるこ
とにより、疲労特性がよく、低電圧駆動可能な強誘電体
キャパシタを得ることができる。

【００７７】また、請求項９に記載の本発明を用いるこ
とにより、さらに疲労特性がよく、低電圧駆動可能な強
誘電体キャパシタを得ることができる。

【００７８】また、請求項１０に記載の本発明を用いる
ことにより、ＴａＳｉＮをバリアメタル層に用いた場
合、特にバリアメタル層を酸化させることなく、強誘電
体特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明における第１の実施例による強誘電体キ
ャパシタの製造プロセスフローを示すである。

【図２】本発明における第１の実施例による強誘電体キ
ャパシタの製造工程断面図である。

【図３】本発明における第１の実施例の強誘電体キャパ
シタのヒステリシス特性を示す図である。

【図４】本発明における第１の実施例の強誘電体キャパ
シタのリーク電流特性を示す図である。

【図５】本発明における第２の実施例による強誘電体キ
ャパシタの製造プロセスフローを示すである。

【図６】本発明における第２の実施例による強誘電体キ
ャパシタの製造工程断面図である。

【図７】本発明における第２の実施例の強誘電体膜のＸ
ＲＤパターンを示す図である。

【図８】本発明における第２の実施例の強誘電体キャパ
シタのヒステリシス特性を示す図である。

【図９】本発明における第２の実施例の強誘電体キャパ
シタのリーク電流特性を示す図である。

【図１０】本発明における第３の実施例による強誘電体
キャパシタの製造プロセスフローを示すである。

【図１１】本発明における第３の実施例による強誘電体
キャパシタの製造工程断面図である。

【図１２】本発明における第３の実施例の強誘電体膜の
ＸＲＤパターンを示す図である。

【図１３】本発明における第３の実施例の強誘電体キャ
パシタのヒステリシス特性を示す図である。

【図１４】本発明における第３の実施例の強誘電体キャ
パシタのリーク電流特性を示す図である。

【図１５】本発明における第４の実施例の不揮発性半導
体記憶素子の前半の製造工程を示す図である。

【図１６】本発明における第４の実施例の不揮発性半導
体記憶素子の後半の製造工程を示す図である。

【図１７】本発明における第４の実施例の強誘電体キャ
パシタのヒステリシス特性を示す図である。

【図１８】本発明における第４の実施例の強誘電体キャ
パシタのリーク電流特性を示す図である。

【図１９】結晶化熱処理温度とリーク電流密度との関係
を示す図である。

【符号の説明】

１ シリコン基板 ２ 熱酸化膜 ３ ＴｉＯ₂密着層 ４ 下部Ｐｔ電極 ５ 複数回塗布乾燥を繰り返した後、結晶化させた状態
のＳｒＢｉ₂Ｔａ₂Ｏ₉膜 ６、８、２１ 上部Ｐｔ電極 ７ 一回塗布乾燥行った後、結晶化させた状態のＳｒＢ
ｉ₂Ｔａ₂Ｏ₉膜 ９ スイッチング用トランジスタのチャネル部 １０ 素子分離領域 １１、１２ スイッチング用トランジスタの不純物拡散
領域 １３ スイッチング用トランジスタのゲート部 １４、２３、２５ 層間絶縁膜 １５ ポリシリコンプラグ １６ ＴａＳｉＮバリアメタル層 １７ Ｉｒ層 １８ ＩｒＯ₂層 １９ Ｐｔ層 ２０ ＳｒＢｉ₂Ｔａ₂Ｏ₉膜 ２２ ＴｉＯ₂バリア絶縁層 ２４ プレート線（Ａｌ配線） ２６ ビット線（Ａｌ配線） ２７ ポリシリコンプラグ用コンタクトホール ２８ プレート線用コンタクトホール ２９ ビット線用コンタクトホール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792

Claims (11)

【特許請求の範囲】
1. 【請求項１】 下部電極上に強誘電体膜を形成する工程
   と、 不活性ガス雰囲気中で熱処理することで上記強誘電体膜
   を結晶化する工程と、 上記強誘電体膜上に上部電極を形成する工程とを有する
   ことを特徴とする、強誘電体キャパシタの形成方法。
2. 【請求項２】 上記結晶化工程後に、酸素雰囲気中で、
   上記下部電極の下地が酸化されない温度で上記強誘電体
   膜の酸素欠損補充のための熱処理をする工程を有するこ
   とを特徴とする、請求項１に記載の強誘電体キャパシタ
   の製造方法。
3. 【請求項３】 上記下部電極上に上記強誘電体膜を形成
   する工程が、塗布成膜法を用いて、強誘電体膜材料を所
   定の膜厚まで塗布した後、乾燥させる工程を繰り返し、
   所望の膜厚の強誘電体膜を形成する工程であることを特
   徴とする、請求項１又は請求項２に記載の強誘電体キャ
   パシタの形成方法。
4. 【請求項４】 下部電極上に所定の膜厚の強誘電体膜を
   形成した後、不活性ガス雰囲気中で熱処理することで上
   記強誘電体膜を結晶化する工程を繰り返し、所望の膜厚
   の強誘電体膜を形成する工程と、 該強誘電体膜上に上部電極を形成する工程とを有するこ
   とを特徴とする、強誘電体キャパシタの形成方法。
5. 【請求項５】 上記所望の膜厚の強誘電体膜を形成した
   後、酸素雰囲気中で、上記下部電極の下地が酸化されな
   い温度で上記強誘電体膜の酸素欠損補充のための熱処理
   をする工程を有することを特徴とする、請求項４に記載
   の強誘電体キャパシタの形成方法。
6. 【請求項６】 上記強誘電体膜を塗布成膜法を用いるこ
   とを特徴とする、請求項４又は請求項５に記載の強誘電
   体キャパシタの形成方法。
7. 【請求項７】 上記酸素欠損補充のための熱処理を上記
   上部電極形成後に行うことを特徴とする、請求項２、請
   求項３、請求項５又は請求項６のいずれかに記載の強誘
   電体キャパシタの形成方法。
8. 【請求項８】 上記強誘電体膜がビスマス系層状構造化
   合物であることを特徴とする請求項１乃至請求項７のい
   ずれかに記載の強誘電体キャパシタの形成方法。
9. 【請求項９】 上記ビスマス系層状構造化合物がＳｒＢ
   ｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉（０≦ｘ≦１）であることを
   特徴とする請求項８に記載の強誘電体キャパシタの形成
   方法。
10. 【請求項１０】 上記強誘電体膜の結晶化のための熱処
    理を６５０℃乃至８００℃の温度で行うことを特徴とす
    る、請求項１乃至請求項９のいずれかに記載の強誘電体
    キャパシタの形成方法。
11. 【請求項１１】 半導体基板に選択トランジスタを形成
    し、該選択トランジスタ上に層間絶縁膜を形成した後、
    該層間絶縁膜に形成されたコンタクトホールにおいて上
    記半導体基板と電気的に接続するように導電性プラグ或
    いは該導電性プラグ及び導電性バリア層を形成し、該導
    電性プラグ或いは該導電性プラグ及び導電性バリア層と
    電気的に接続するように、上記下部電極を形成した後、
    上記請求項１乃至請求項１０に記載の工程で強誘電体キ
    ャパシタを形成することを特徴とする、不揮発性半導体
    記憶素子の製造方法。