JPH11194751A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH11194751A JPH11194751A JP154798A JP154798A JPH11194751A JP H11194751 A JPH11194751 A JP H11194751A JP 154798 A JP154798 A JP 154798A JP 154798 A JP154798 A JP 154798A JP H11194751 A JPH11194751 A JP H11194751A
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Abstract
(57)【要約】
【課題】１つのＳ／Ｐ変換器におけるサンプルホールド
回路の処理時間間隔に余裕をもたせ、画素数が増加して
シリアルビデオデータのビットレートが高くなる高解像
度の表示を良好に行うことのできる液晶表示装置を提供
する。 【解決手段】シリアルビデオデータＳＶＤ1〜ＳＶＤNを
パラレルビデオデータＰＶＤ1〜ＰＶＤNに変換するため
のＳ／Ｐ変換器およびＤ／Ａ変換器を並列的に複数系統
設ける。入力端子６に入力されるシリアルビデオデータ
ＳＶＤを構成する各画素のデータを、ライン毎に、複数
個のＳ／Ｐ変換器１１1〜１１Nを使用してパラレルビデ
オデータＰＶＤ1〜ＰＶＤNに変換する。そして、パラレ
ルビデオデータＰＶＤ1〜ＰＶＤNを、対応するＤ／Ａ変
換器１２1〜１２Nでアナログビデオ信号ＳＶ1〜ＳＶNに
変換し、その後に液晶表示パネル１５の対応する信号線
に供給する。
回路の処理時間間隔に余裕をもたせ、画素数が増加して
シリアルビデオデータのビットレートが高くなる高解像
度の表示を良好に行うことのできる液晶表示装置を提供
する。 【解決手段】シリアルビデオデータＳＶＤ1〜ＳＶＤNを
パラレルビデオデータＰＶＤ1〜ＰＶＤNに変換するため
のＳ／Ｐ変換器およびＤ／Ａ変換器を並列的に複数系統
設ける。入力端子６に入力されるシリアルビデオデータ
ＳＶＤを構成する各画素のデータを、ライン毎に、複数
個のＳ／Ｐ変換器１１1〜１１Nを使用してパラレルビデ
オデータＰＶＤ1〜ＰＶＤNに変換する。そして、パラレ
ルビデオデータＰＶＤ1〜ＰＶＤNを、対応するＤ／Ａ変
換器１２1〜１２Nでアナログビデオ信号ＳＶ1〜ＳＶNに
変換し、その後に液晶表示パネル１５の対応する信号線
に供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル入力
方式の液晶表示装置に関する。詳しくは、シリアルビデ
オデータが入力されるようにすると共に、このシリアル
ビデオデータを構成する各画素のデータを、複数個のシ
リアル／パラレル変換手段に分散してパラレルデータに
変換することによって、１つのシリアル／パラレル変換
手段におけるサンプルホールド回路の処理時間間隔に余
裕をもたせ、画素数が増加してシリアルビデオデータの
ビットレートが高くなる高解像度の表示を良好に行おう
とした液晶表示装置に係るものである。
方式の液晶表示装置に関する。詳しくは、シリアルビデ
オデータが入力されるようにすると共に、このシリアル
ビデオデータを構成する各画素のデータを、複数個のシ
リアル／パラレル変換手段に分散してパラレルデータに
変換することによって、１つのシリアル／パラレル変換
手段におけるサンプルホールド回路の処理時間間隔に余
裕をもたせ、画素数が増加してシリアルビデオデータの
ビットレートが高くなる高解像度の表示を良好に行おう
とした液晶表示装置に係るものである。
【０００２】
【従来の技術】従来、パソコンなどのディスプレイとし
て用いられる液晶表示装置に入力される映像信号は、ア
ナログ信号が中心であった。ところが近年における周辺
機器の急速なディジタル化に伴い、液晶表示装置におい
ても、入力される映像信号がディジタル化されたものが
増えてきている。しかし、このようなディジタル入力方
式の場合、映像信号はｎビットのパラレルデータで液晶
表示装置に入力されるため、高画質化するために映像信
号のビット数を増やすと、これに対応する入力端子数も
増やす必要がある。入力端子数を増やすと、入力端子に
対する静電気などの外乱の影響や、端子接続部の信頼性
などの問題を引き起こしてしまう。
て用いられる液晶表示装置に入力される映像信号は、ア
ナログ信号が中心であった。ところが近年における周辺
機器の急速なディジタル化に伴い、液晶表示装置におい
ても、入力される映像信号がディジタル化されたものが
増えてきている。しかし、このようなディジタル入力方
式の場合、映像信号はｎビットのパラレルデータで液晶
表示装置に入力されるため、高画質化するために映像信
号のビット数を増やすと、これに対応する入力端子数も
増やす必要がある。入力端子数を増やすと、入力端子に
対する静電気などの外乱の影響や、端子接続部の信頼性
などの問題を引き起こしてしまう。
【０００３】この問題を解決するために、液晶表示パネ
ルの表示状態を決める映像信号としてのｎビットのパラ
レルデータを、一旦シリアルデータ化して液晶表示装置
に入力し、このシリアルデータを液晶表示装置内部に設
けられたシリアル／パラレル変換器で、再びｎビットの
パラレルデータに戻すことによって、入力端子数を削減
することのできる液晶表示装置が提案されている。
ルの表示状態を決める映像信号としてのｎビットのパラ
レルデータを、一旦シリアルデータ化して液晶表示装置
に入力し、このシリアルデータを液晶表示装置内部に設
けられたシリアル／パラレル変換器で、再びｎビットの
パラレルデータに戻すことによって、入力端子数を削減
することのできる液晶表示装置が提案されている。
【０００４】図３における液晶表示装置１０は、シリア
ルビデオデータが入力されるようにした液晶表示装置で
ある。この液晶表示装置１０の入力端子６には、アナロ
グビデオ信号ＳＶがＡ／Ｄ（アナログ／ディジタル）変
換器２でｎビットのパラレルビデオデータＰＶＤ（Ｄ0
〜Ｄn-1）に変換され、それがさらにＰ／Ｓ（パラレル
／シリアル）変換器４でシリアルビデオデータＳＶＤに
変換されて供給される。
ルビデオデータが入力されるようにした液晶表示装置で
ある。この液晶表示装置１０の入力端子６には、アナロ
グビデオ信号ＳＶがＡ／Ｄ（アナログ／ディジタル）変
換器２でｎビットのパラレルビデオデータＰＶＤ（Ｄ0
〜Ｄn-1）に変換され、それがさらにＰ／Ｓ（パラレル
／シリアル）変換器４でシリアルビデオデータＳＶＤに
変換されて供給される。
【０００５】図４は、上述した従来の液晶表示装置１０
の概略構成を示している。この液晶表示装置１０は、シ
リアルビデオデータＳＶＤを入力するための入力端子６
と、入力されるシリアルビデオデータＳＶＤをｎビット
のパラレルビデオデータＰＶＤに変換するＳ／Ｐ（シリ
アル／パラレル）変換器１１と、Ｓ／Ｐ変換器１１より
出力されるパラレルビデオデータＰＶＤをアナログビデ
オ信号ＳＶに変換するＤ／Ａ（ディジタル／アナログ）
変換器１２と、液晶表示パネル１５と、Ｄ／Ａ変換器１
２より出力されるアナログビデオ信号ＳＶの各ラインを
構成する画素信号を液晶表示パネル１５のＮ本の信号線
Ｘ1〜ＸNに振り分けて供給するセレクタ１４と、Ｄ／Ａ
変換器１２とセレクタ１４との間に配されるバッファ１
３とを有して構成されている。これにより、液晶表示パ
ネル１５には、入力端子６に入力されるシリアルビデオ
データＳＶＤに対応した画像が表示される。
の概略構成を示している。この液晶表示装置１０は、シ
リアルビデオデータＳＶＤを入力するための入力端子６
と、入力されるシリアルビデオデータＳＶＤをｎビット
のパラレルビデオデータＰＶＤに変換するＳ／Ｐ（シリ
アル／パラレル）変換器１１と、Ｓ／Ｐ変換器１１より
出力されるパラレルビデオデータＰＶＤをアナログビデ
オ信号ＳＶに変換するＤ／Ａ（ディジタル／アナログ）
変換器１２と、液晶表示パネル１５と、Ｄ／Ａ変換器１
２より出力されるアナログビデオ信号ＳＶの各ラインを
構成する画素信号を液晶表示パネル１５のＮ本の信号線
Ｘ1〜ＸNに振り分けて供給するセレクタ１４と、Ｄ／Ａ
変換器１２とセレクタ１４との間に配されるバッファ１
３とを有して構成されている。これにより、液晶表示パ
ネル１５には、入力端子６に入力されるシリアルビデオ
データＳＶＤに対応した画像が表示される。
【０００６】図５は、Ｓ／Ｐ変換器１１の具体構成を示
している。このＳ／Ｐ変換器１１は、ｎ個のサンプルホ
ールド回路２０0〜２０n-1と、ｎ個のサンプルホールド
回路２１0〜２１n-1とを有して構成されている。この場
合、シリアルビデオデータＳＶＤはサンプルホールド回
路２０0〜２０n-1に入力され、これらサンプルホールド
回路２０0〜２０n-1の出力信号はそれぞれサンプルホー
ルド回路２１0〜２１n -1に入力される。
している。このＳ／Ｐ変換器１１は、ｎ個のサンプルホ
ールド回路２０0〜２０n-1と、ｎ個のサンプルホールド
回路２１0〜２１n-1とを有して構成されている。この場
合、シリアルビデオデータＳＶＤはサンプルホールド回
路２０0〜２０n-1に入力され、これらサンプルホールド
回路２０0〜２０n-1の出力信号はそれぞれサンプルホー
ルド回路２１0〜２１n -1に入力される。
【０００７】このような構成において、サンプルホール
ド回路２０0〜２０n-1には、シリアルビデオデータＳＶ
Ｄ（図６Ａ）の各ビットデータに対して、図６Ｂに示す
タイミングでサンプリングパルスφ０〜φｎ−１が供給
され、ビットデータＤ0〜Ｄn -1が順次サンプリングされ
てホールドされる。また、サンプルホールド回路２１0
〜２１n-1には、図６Ｃに示すタイミングでサンプリン
グパルスφｒが供給され、ビットデータＤ0〜Ｄn-1が一
斉にサンプリングされてホールドされる。したがってサ
ンプルホールド回路２１0〜２１n-1より、ｎビットのパ
ラレルビデオデータＰＶＤが出力される。
ド回路２０0〜２０n-1には、シリアルビデオデータＳＶ
Ｄ（図６Ａ）の各ビットデータに対して、図６Ｂに示す
タイミングでサンプリングパルスφ０〜φｎ−１が供給
され、ビットデータＤ0〜Ｄn -1が順次サンプリングされ
てホールドされる。また、サンプルホールド回路２１0
〜２１n-1には、図６Ｃに示すタイミングでサンプリン
グパルスφｒが供給され、ビットデータＤ0〜Ｄn-1が一
斉にサンプリングされてホールドされる。したがってサ
ンプルホールド回路２１0〜２１n-1より、ｎビットのパ
ラレルビデオデータＰＶＤが出力される。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来の液晶表示装置１０においては、入力されるシリアル
ビデオデータＳＶＤに対して、Ｓ／Ｐ変換器１１とＤ／
Ａ変換器１２の系統が１つのみ設けられて構成されてい
る。つまり、各ラインのシリアルビデオデータＳＶＤを
構成するＮ画素のシリアルデータの全てをＳ／Ｐ変換器
１１でパラレルデータに変換するものである。そのた
め、Ｓ／Ｐ変換器１１のサンプルホールド回路の処理時
間間隔に余裕のないものであった。
来の液晶表示装置１０においては、入力されるシリアル
ビデオデータＳＶＤに対して、Ｓ／Ｐ変換器１１とＤ／
Ａ変換器１２の系統が１つのみ設けられて構成されてい
る。つまり、各ラインのシリアルビデオデータＳＶＤを
構成するＮ画素のシリアルデータの全てをＳ／Ｐ変換器
１１でパラレルデータに変換するものである。そのた
め、Ｓ／Ｐ変換器１１のサンプルホールド回路の処理時
間間隔に余裕のないものであった。
【０００９】したがって、画素数が増加してシリアルビ
デオデータＳＶＤのビットレートが高くなると、Ｓ／Ｐ
変換の処理が困難となり、高解像度の表示を行うことが
難しかった。
デオデータＳＶＤのビットレートが高くなると、Ｓ／Ｐ
変換の処理が困難となり、高解像度の表示を行うことが
難しかった。
【００１０】そこで、この発明では、１つのＳ／Ｐ変換
器におけるサンプルホールド回路の処理時間間隔に余裕
をもたせ、画素数が増加してシリアルビデオデータのビ
ットレートが高くなる高解像度の表示を良好に行い得る
液晶表示装置を提供することを目的とする。
器におけるサンプルホールド回路の処理時間間隔に余裕
をもたせ、画素数が増加してシリアルビデオデータのビ
ットレートが高くなる高解像度の表示を良好に行い得る
液晶表示装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る液晶表示
装置は、シリアルビデオデータの入力端子と、入力端子
に入力されるシリアルビデオデータをパラレルデータに
変換するシリアル／パラレル変換手段と、シリアル／パ
ラレル変換手段より出力されるパラレルビデオデータを
アナログ信号に変換するディジタル／アナログ変換手段
と、ディジタル／アナログ変換手段より出力されるアナ
ログビデオ信号が供給され、このアナログビデオ信号に
よる画像を表示する液晶表示パネルとを備える液晶表示
装置であって、シリアル／パラレル変換手段およびディ
ジタル／アナログ変換手段は並列的に複数系統設けられ
ることを特徴とするものである。
装置は、シリアルビデオデータの入力端子と、入力端子
に入力されるシリアルビデオデータをパラレルデータに
変換するシリアル／パラレル変換手段と、シリアル／パ
ラレル変換手段より出力されるパラレルビデオデータを
アナログ信号に変換するディジタル／アナログ変換手段
と、ディジタル／アナログ変換手段より出力されるアナ
ログビデオ信号が供給され、このアナログビデオ信号に
よる画像を表示する液晶表示パネルとを備える液晶表示
装置であって、シリアル／パラレル変換手段およびディ
ジタル／アナログ変換手段は並列的に複数系統設けられ
ることを特徴とするものである。
【００１２】入力端子に入力されるシリアルビデオデー
タは、複数系統のＳ／Ｐ変換器に供給される。そして、
シリアルビデオデータを構成する各画素のデータは、複
数個のＳ／Ｐ変換器に分散されてパラレルビデオデータ
に変換される。また、複数個のＳ／Ｐ変換器より出力さ
れるパラレルビデオデータが、対応するＤ／Ａ変換器で
アナログビデオ信号に変換される。そして、複数個のＤ
／Ａ変換器より出力されるアナログビデオ信号が、液晶
表示パネルの対応する信号線に供給される。
タは、複数系統のＳ／Ｐ変換器に供給される。そして、
シリアルビデオデータを構成する各画素のデータは、複
数個のＳ／Ｐ変換器に分散されてパラレルビデオデータ
に変換される。また、複数個のＳ／Ｐ変換器より出力さ
れるパラレルビデオデータが、対応するＤ／Ａ変換器で
アナログビデオ信号に変換される。そして、複数個のＤ
／Ａ変換器より出力されるアナログビデオ信号が、液晶
表示パネルの対応する信号線に供給される。
【００１３】これによって、１つのシリアル／パラレル
変換手段におけるサンプルホールド回路の処理時間間隔
に余裕をもたせることができ、画素数が増加してシリア
ルビデオデータのビットレートが高くなる高解像度の表
示を良好に行うことができる。
変換手段におけるサンプルホールド回路の処理時間間隔
に余裕をもたせることができ、画素数が増加してシリア
ルビデオデータのビットレートが高くなる高解像度の表
示を良好に行うことができる。
【００１４】
【発明の実施の形態】以下、図面を参照しながら、この
発明の第１の実施の形態について説明する。図１は、第
１の実施の形態としての液晶表示装置１００の構成を示
している。この第１の実施の形態においては、液晶表示
パネルの信号線がＮ本であるとき、Ｓ／Ｐ変換器とＤ／
Ａ変換器が並列的にＮ系統設けられるものである。図１
において、図４と対応する部分には、同一符号を付して
示している。
発明の第１の実施の形態について説明する。図１は、第
１の実施の形態としての液晶表示装置１００の構成を示
している。この第１の実施の形態においては、液晶表示
パネルの信号線がＮ本であるとき、Ｓ／Ｐ変換器とＤ／
Ａ変換器が並列的にＮ系統設けられるものである。図１
において、図４と対応する部分には、同一符号を付して
示している。
【００１５】この液晶表示装置１００は、シリアルビデ
オデータＳＶＤを入力するための入力端子６と、入力さ
れるシリアルビデオデータＳＶＤをｎビットのパラレル
ビデオデータＰＶＤに変換するＮ個のＳ／Ｐ変換器１１
1〜１１Nとを有している。これらのＳ／Ｐ変換器１１1
〜１１Nは、それぞれ図４に示す液晶表示装置１０にお
けるＳ／Ｐ変換器１１と同様に構成されている（図５参
照）。これらＳ／Ｐ変換器１１1〜１１Nでは、それぞ
れ、ライン毎に、そのラインのシリアルビデオデータを
構成するＮ画素のシリアルデータのうち１画素分がパラ
レルデータに変換される。
オデータＳＶＤを入力するための入力端子６と、入力さ
れるシリアルビデオデータＳＶＤをｎビットのパラレル
ビデオデータＰＶＤに変換するＮ個のＳ／Ｐ変換器１１
1〜１１Nとを有している。これらのＳ／Ｐ変換器１１1
〜１１Nは、それぞれ図４に示す液晶表示装置１０にお
けるＳ／Ｐ変換器１１と同様に構成されている（図５参
照）。これらＳ／Ｐ変換器１１1〜１１Nでは、それぞ
れ、ライン毎に、そのラインのシリアルビデオデータを
構成するＮ画素のシリアルデータのうち１画素分がパラ
レルデータに変換される。
【００１６】また、液晶表示装置１００は、Ｓ／Ｐ変換
器１１1〜１１Nよりそれぞれ出力されるパラレルビデオ
データＰＶＤをアナログビデオ信号ＳＶに変換するＮ個
のＤ／Ａ変換器１２1〜１２Nと、液晶表示パネル１５
と、ライン毎に、Ｄ／Ａ変換器１２1〜１２Nよりそれぞ
れ出力されるそのラインの画素信号としてのアナログビ
デオ信号ＳＶ1〜ＳＶNを液晶表示パネル１５のＮ本の信
号線Ｘ1〜ＸNに供給するバッファ１３1〜１３Nとを有し
ている。
器１１1〜１１Nよりそれぞれ出力されるパラレルビデオ
データＰＶＤをアナログビデオ信号ＳＶに変換するＮ個
のＤ／Ａ変換器１２1〜１２Nと、液晶表示パネル１５
と、ライン毎に、Ｄ／Ａ変換器１２1〜１２Nよりそれぞ
れ出力されるそのラインの画素信号としてのアナログビ
デオ信号ＳＶ1〜ＳＶNを液晶表示パネル１５のＮ本の信
号線Ｘ1〜ＸNに供給するバッファ１３1〜１３Nとを有し
ている。
【００１７】以上の構成において、入力端子６に入力さ
れるシリアルビデオデータＳＶＤは、Ｓ／Ｐ変換器１１
1〜１１Nに供給される。そして、このＳ／Ｐ変換器１１
1〜１１Nでは、それぞれ、ライン毎に、そのラインのシ
リアルビデオデータを構成するＮ画素のシリアルデータ
の１画素分がパラレルデータに変換される。例えば、１
ラインのシリアルビデオデータを構成するＮ画素のシリ
アルデータがｄ1［Ｄ0〜Ｄn-1］、ｄ2［Ｄ0〜Ｄn-1］、
・・・・、ｄN［Ｄ0〜Ｄn-1］であるとき、Ｓ／Ｐ変換
器１１1ではｄ1［Ｄ0〜Ｄn-1］のみがパラレルデータに
変換され、Ｓ／Ｐ変換器１１2ではｄ2［Ｄ0〜Ｄn-1］の
みがパラレルデータに変換され、同様にＳ／Ｐ変換器１
１3〜１１Nでは、それぞれｄ3［Ｄ0〜Ｄn-1］〜ｄN［Ｄ
0〜Ｄn -1］がパラレルデータに変換される。
れるシリアルビデオデータＳＶＤは、Ｓ／Ｐ変換器１１
1〜１１Nに供給される。そして、このＳ／Ｐ変換器１１
1〜１１Nでは、それぞれ、ライン毎に、そのラインのシ
リアルビデオデータを構成するＮ画素のシリアルデータ
の１画素分がパラレルデータに変換される。例えば、１
ラインのシリアルビデオデータを構成するＮ画素のシリ
アルデータがｄ1［Ｄ0〜Ｄn-1］、ｄ2［Ｄ0〜Ｄn-1］、
・・・・、ｄN［Ｄ0〜Ｄn-1］であるとき、Ｓ／Ｐ変換
器１１1ではｄ1［Ｄ0〜Ｄn-1］のみがパラレルデータに
変換され、Ｓ／Ｐ変換器１１2ではｄ2［Ｄ0〜Ｄn-1］の
みがパラレルデータに変換され、同様にＳ／Ｐ変換器１
１3〜１１Nでは、それぞれｄ3［Ｄ0〜Ｄn-1］〜ｄN［Ｄ
0〜Ｄn -1］がパラレルデータに変換される。
【００１８】また、Ｓ／Ｐ変換器１１1〜１１Nより出力
されるパラレルデータは、それぞれＤ／Ａ変換器１２1
〜１２Nに供給されてアナログ信号に変換される。そし
て、Ｄ／Ａ変換器１２1〜１２Nより出力されるアナログ
ビデオ信号ＳＶ1〜ＳＶNは、それぞれバッファ１３1〜
１３Nを介して液晶表示パネル１５のＮ本の信号線Ｘ1〜
ＸNに供給される。したがって、液晶表示パネル１５の
Ｎ本の信号線Ｘ1〜ＸNには、ライン毎に、そのラインの
シリアルビデオデータを構成するＮ画素のシリアルデー
タに係るアナログビデオ信号ＳＶ1〜ＳＶNが供給され
る。これにより、液晶表示パネル１５には、入力端子６
に入力されるシリアルビデオデータＳＶＤに対応した画
像が表示される。
されるパラレルデータは、それぞれＤ／Ａ変換器１２1
〜１２Nに供給されてアナログ信号に変換される。そし
て、Ｄ／Ａ変換器１２1〜１２Nより出力されるアナログ
ビデオ信号ＳＶ1〜ＳＶNは、それぞれバッファ１３1〜
１３Nを介して液晶表示パネル１５のＮ本の信号線Ｘ1〜
ＸNに供給される。したがって、液晶表示パネル１５の
Ｎ本の信号線Ｘ1〜ＸNには、ライン毎に、そのラインの
シリアルビデオデータを構成するＮ画素のシリアルデー
タに係るアナログビデオ信号ＳＶ1〜ＳＶNが供給され
る。これにより、液晶表示パネル１５には、入力端子６
に入力されるシリアルビデオデータＳＶＤに対応した画
像が表示される。
【００１９】以上のように第１の実施の形態において
は、Ｓ／Ｐ変換器１１1〜１１Nで、それぞれ１ラインに
１回だけＳ／Ｐ変換処理が行われる。したがって、図４
に示す液晶表示装置１０のようにＳ／Ｐ変換器とＤ／Ａ
変換器を１系統もつものと比べて、Ｓ／Ｐ変換器１１1
〜１１Nのそれぞれにおけるサンプルホールド回路の処
理時間間隔に余裕をもたせることができ、画素数が増加
してシリアルビデオデータのビットレートが高くなる高
解像度の表示を良好に行うことができる。
は、Ｓ／Ｐ変換器１１1〜１１Nで、それぞれ１ラインに
１回だけＳ／Ｐ変換処理が行われる。したがって、図４
に示す液晶表示装置１０のようにＳ／Ｐ変換器とＤ／Ａ
変換器を１系統もつものと比べて、Ｓ／Ｐ変換器１１1
〜１１Nのそれぞれにおけるサンプルホールド回路の処
理時間間隔に余裕をもたせることができ、画素数が増加
してシリアルビデオデータのビットレートが高くなる高
解像度の表示を良好に行うことができる。
【００２０】次に、この発明の第２の実施の形態につい
て説明する。図２は、第２の実施の形態としての液晶表
示装置１１０の構成を示している。この第２の実施の形
態においては、液晶表示パネル１５の信号線がＮ（＝４
×Ｑ）本であるとき、Ｓ／Ｐ変換器とＤ／Ａ変換器が並
列的にＱ系統設けられるものである。図２において、図
１と対応する部分には、同一符号を付して示している。
て説明する。図２は、第２の実施の形態としての液晶表
示装置１１０の構成を示している。この第２の実施の形
態においては、液晶表示パネル１５の信号線がＮ（＝４
×Ｑ）本であるとき、Ｓ／Ｐ変換器とＤ／Ａ変換器が並
列的にＱ系統設けられるものである。図２において、図
１と対応する部分には、同一符号を付して示している。
【００２１】この液晶表示装置１１０は、シリアルビデ
オデータＳＶＤを入力するための入力端子６と、入力さ
れるシリアルビデオデータＳＶＤをｎビットのパラレル
ビデオデータＰＶＤに変換するＱ個のＳ／Ｐ変換器１１
1〜１１Qとを有している。これらのＳ／Ｐ変換器１１1
〜１１Qは、それぞれ図４に示す液晶表示装置１０にお
けるＳ／Ｐ変換器１１と同様に構成されている（図５参
照）。これらのＳ／Ｐ変換器１１1〜１１Qでは、それぞ
れ、ライン毎に、そのラインのシリアルビデオデータを
構成するＮ画素のシリアルデータのうちＱ画素間隔の４
画素分がパラレルデータに変換される。
オデータＳＶＤを入力するための入力端子６と、入力さ
れるシリアルビデオデータＳＶＤをｎビットのパラレル
ビデオデータＰＶＤに変換するＱ個のＳ／Ｐ変換器１１
1〜１１Qとを有している。これらのＳ／Ｐ変換器１１1
〜１１Qは、それぞれ図４に示す液晶表示装置１０にお
けるＳ／Ｐ変換器１１と同様に構成されている（図５参
照）。これらのＳ／Ｐ変換器１１1〜１１Qでは、それぞ
れ、ライン毎に、そのラインのシリアルビデオデータを
構成するＮ画素のシリアルデータのうちＱ画素間隔の４
画素分がパラレルデータに変換される。
【００２２】また、液晶表示装置１１０は、各ラインで
Ｓ／Ｐ変換器１１1〜１１Qより順次出力される４画素分
のパラレルビデオデータＰＶＤ1〜ＰＶＤQをラッチする
ラッチ部３０1〜３０Qと、これらラッチ部３０1〜３０Q
より各ラインで順次出力される４画素分のパラレルビデ
オデータＰＶＤ1〜ＰＶＤQをアナログビデオ信号ＳＶ1
〜ＳＶQに変換するＱ個のＤ／Ａ変換器１２1〜１２Qと
を有している。ラッチ部３０1〜３０Qは、それぞれ４個
のラッチ回路を備えている。
Ｓ／Ｐ変換器１１1〜１１Qより順次出力される４画素分
のパラレルビデオデータＰＶＤ1〜ＰＶＤQをラッチする
ラッチ部３０1〜３０Qと、これらラッチ部３０1〜３０Q
より各ラインで順次出力される４画素分のパラレルビデ
オデータＰＶＤ1〜ＰＶＤQをアナログビデオ信号ＳＶ1
〜ＳＶQに変換するＱ個のＤ／Ａ変換器１２1〜１２Qと
を有している。ラッチ部３０1〜３０Qは、それぞれ４個
のラッチ回路を備えている。
【００２３】また、液晶表示装置１１０は、液晶表示パ
ネル１５と、Ｄ／Ａ変換器１２1〜１２Qより、各ライン
で順次出力される４画素分のアナログビデオ信号ＳＶ1
〜ＳＶQを、液晶表示パネル１５の対応する信号線に選
択的に供給するセレクタ１４1〜１４Qと、Ｄ／Ａ変換器
１２1〜１２Qより出力されるアナログビデオ信号ＳＶ1
〜ＳＶQをそれぞれセレクタ１４1〜１４Qに供給するバ
ッファ１３1〜１３Qとを有している。ここで、ラッチ部
３０1〜３０Qにおける４個のラッチ回路の出力切り換え
とセレクタ１４1〜１４Qにおける出力信号線の切り換え
とは連動して行われる。
ネル１５と、Ｄ／Ａ変換器１２1〜１２Qより、各ライン
で順次出力される４画素分のアナログビデオ信号ＳＶ1
〜ＳＶQを、液晶表示パネル１５の対応する信号線に選
択的に供給するセレクタ１４1〜１４Qと、Ｄ／Ａ変換器
１２1〜１２Qより出力されるアナログビデオ信号ＳＶ1
〜ＳＶQをそれぞれセレクタ１４1〜１４Qに供給するバ
ッファ１３1〜１３Qとを有している。ここで、ラッチ部
３０1〜３０Qにおける４個のラッチ回路の出力切り換え
とセレクタ１４1〜１４Qにおける出力信号線の切り換え
とは連動して行われる。
【００２４】以上の構成において、入力端子６に入力さ
れるシリアルビデオデータＳＶＤは、Ｓ／Ｐ変換器１１
1〜１１Qに供給される。そして、このＳ／Ｐ変換器１１
1〜１１Qでは、それぞれ、ライン毎に、そのラインのシ
リアルビデオデータを構成するＮ画素のシリアルデータ
のうちＱ画素間隔の４画素分がパラレルデータに変換さ
れる。例えば、１ラインのシリアルビデオデータを構成
するＮ画素のシリアルデータがｄ1［Ｄ0〜Ｄn-1］、ｄ2
［Ｄ0〜Ｄn-1］、・・・・、ｄN［Ｄ0〜Ｄn- 1］である
とき、Ｓ／Ｐ変換器１１1ではｄ1［Ｄ0〜Ｄn-1］、ｄ
Q+1［Ｄ0〜Ｄn-1］、ｄ2Q+1［Ｄ0〜Ｄn-1］、ｄ
3Q+1［Ｄ0〜Ｄn-1］がパラレルデータに変換され、Ｓ／
Ｐ変換器１１2ではｄ2［Ｄ0〜Ｄn-1］、ｄQ+2［Ｄ0〜Ｄ
n-1］、ｄ2Q+2［Ｄ0〜Ｄn-1］、ｄ3Q+2［Ｄ0〜Ｄn-1］
がパラレルデータに変換され、以下Ｓ／Ｐ変換器１１3
〜１１Qでも同様に、Ｑ画素間隔の４画素分がパラレル
データに変換される。
れるシリアルビデオデータＳＶＤは、Ｓ／Ｐ変換器１１
1〜１１Qに供給される。そして、このＳ／Ｐ変換器１１
1〜１１Qでは、それぞれ、ライン毎に、そのラインのシ
リアルビデオデータを構成するＮ画素のシリアルデータ
のうちＱ画素間隔の４画素分がパラレルデータに変換さ
れる。例えば、１ラインのシリアルビデオデータを構成
するＮ画素のシリアルデータがｄ1［Ｄ0〜Ｄn-1］、ｄ2
［Ｄ0〜Ｄn-1］、・・・・、ｄN［Ｄ0〜Ｄn- 1］である
とき、Ｓ／Ｐ変換器１１1ではｄ1［Ｄ0〜Ｄn-1］、ｄ
Q+1［Ｄ0〜Ｄn-1］、ｄ2Q+1［Ｄ0〜Ｄn-1］、ｄ
3Q+1［Ｄ0〜Ｄn-1］がパラレルデータに変換され、Ｓ／
Ｐ変換器１１2ではｄ2［Ｄ0〜Ｄn-1］、ｄQ+2［Ｄ0〜Ｄ
n-1］、ｄ2Q+2［Ｄ0〜Ｄn-1］、ｄ3Q+2［Ｄ0〜Ｄn-1］
がパラレルデータに変換され、以下Ｓ／Ｐ変換器１１3
〜１１Qでも同様に、Ｑ画素間隔の４画素分がパラレル
データに変換される。
【００２５】また、Ｓ／Ｐ変換器１１1〜１１Qより各ラ
インで順次出力される４画素分のパラレルビデオデータ
ＰＶＤ1〜ＰＶＤQは、それぞれラッチ部３０1〜３０Qに
供給されてラッチされる。そして、これらラッチ部３０
1〜３０Qより各ラインで順次出力される４画素分のパラ
レルビデオデータＰＶＤ1〜ＰＶＤQは、それぞれＤ／Ａ
変換器１２1〜１２Qに供給されてアナログビデオ信号Ｓ
Ｖ1〜ＳＶQに変換される。
インで順次出力される４画素分のパラレルビデオデータ
ＰＶＤ1〜ＰＶＤQは、それぞれラッチ部３０1〜３０Qに
供給されてラッチされる。そして、これらラッチ部３０
1〜３０Qより各ラインで順次出力される４画素分のパラ
レルビデオデータＰＶＤ1〜ＰＶＤQは、それぞれＤ／Ａ
変換器１２1〜１２Qに供給されてアナログビデオ信号Ｓ
Ｖ1〜ＳＶQに変換される。
【００２６】そして、Ｄ／Ａ変換器１２1〜１２Qより各
ラインで順次出力される４画素分のアナログビデオ信号
ＳＶ1〜ＳＶQは、それぞれバッファ１３1〜１３Q、セレ
クタ１４1〜１４Qを通して液晶表示パネル１５の対応す
る信号線に供給される。したがって、液晶表示パネル１
５のＮ本の信号線には、ライン毎に、そのラインのシリ
アルビデオデータを構成するＮ画素のシリアルデータに
係るアナログビデオ信号が供給される。これにより、液
晶表示パネル１５には、入力端子６に入力されるシリア
ルビデオデータＳＶＤに対応した画像が表示される。
ラインで順次出力される４画素分のアナログビデオ信号
ＳＶ1〜ＳＶQは、それぞれバッファ１３1〜１３Q、セレ
クタ１４1〜１４Qを通して液晶表示パネル１５の対応す
る信号線に供給される。したがって、液晶表示パネル１
５のＮ本の信号線には、ライン毎に、そのラインのシリ
アルビデオデータを構成するＮ画素のシリアルデータに
係るアナログビデオ信号が供給される。これにより、液
晶表示パネル１５には、入力端子６に入力されるシリア
ルビデオデータＳＶＤに対応した画像が表示される。
【００２７】以上のように第２の実施の形態において
は、Ｓ／Ｐ変換器１１1〜１１Qで、それぞれ１ラインに
Ｑ画素間隔で４回だけＳ／Ｐ変換処理が行われる。した
がって、図４に示す液晶表示装置１０のようにＳ／Ｐ変
換器とＤ／Ａ変換器を１系統もつものと比べて、Ｓ／Ｐ
変換器１１1〜１１Qのそれぞれにおけるサンプルホール
ド回路の処理時間間隔に余裕をもたせることができ、画
素数が増加してシリアルビデオデータのビットレートが
高くなる高解像度の表示を良好に行うことができる。ま
た、液晶表示パネル１５の信号線がＮ（＝４×Ｑ）本で
あるとき、Ｓ／Ｐ変換器とＤ／Ａ変換器を並列的にＱ系
統設けるものであり、図１に示す第１の実施の形態に比
べて、回路規模を小さくできる利益がある。
は、Ｓ／Ｐ変換器１１1〜１１Qで、それぞれ１ラインに
Ｑ画素間隔で４回だけＳ／Ｐ変換処理が行われる。した
がって、図４に示す液晶表示装置１０のようにＳ／Ｐ変
換器とＤ／Ａ変換器を１系統もつものと比べて、Ｓ／Ｐ
変換器１１1〜１１Qのそれぞれにおけるサンプルホール
ド回路の処理時間間隔に余裕をもたせることができ、画
素数が増加してシリアルビデオデータのビットレートが
高くなる高解像度の表示を良好に行うことができる。ま
た、液晶表示パネル１５の信号線がＮ（＝４×Ｑ）本で
あるとき、Ｓ／Ｐ変換器とＤ／Ａ変換器を並列的にＱ系
統設けるものであり、図１に示す第１の実施の形態に比
べて、回路規模を小さくできる利益がある。
【００２８】なお、図２に示す第２の実施の形態におい
ては、Ｓ／Ｐ変換器とＤ／Ａ変換器の系統を液晶表示パ
ネル１５の信号線数の１／４だけ設けたものであるが、
これは一例であり、これに限定されるものではない。要
は、系統数はＳ／Ｐ変換器におけるサンプルホールド回
路の処理時間間隔に余裕をもたせるように設定されれば
よい。
ては、Ｓ／Ｐ変換器とＤ／Ａ変換器の系統を液晶表示パ
ネル１５の信号線数の１／４だけ設けたものであるが、
これは一例であり、これに限定されるものではない。要
は、系統数はＳ／Ｐ変換器におけるサンプルホールド回
路の処理時間間隔に余裕をもたせるように設定されれば
よい。
【００２９】
【発明の効果】この発明は、シリアルビデオデータが入
力されるようにすると共に、このシリアルビデオデータ
を構成する各画素のデータを、複数個のＳ／Ｐ変換器に
分散してパラレルデータに変換するものである。したが
って、１つのＳ／Ｐ変換器におけるサンプルホールド回
路の処理時間間隔に余裕をもたせることができ、画素数
が増加してシリアルビデオデータのビットレートが高く
なる高解像度の表示を良好に行うことができる。
力されるようにすると共に、このシリアルビデオデータ
を構成する各画素のデータを、複数個のＳ／Ｐ変換器に
分散してパラレルデータに変換するものである。したが
って、１つのＳ／Ｐ変換器におけるサンプルホールド回
路の処理時間間隔に余裕をもたせることができ、画素数
が増加してシリアルビデオデータのビットレートが高く
なる高解像度の表示を良好に行うことができる。
【図１】第１の実施の形態としての液晶表示装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】第２の実施の形態としての液晶表示装置の構成
を示すブロック図である。
を示すブロック図である。
【図３】シリアルデータ入力方式の液晶表示装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図４】従来の液晶表示装置の構成を示すブロック図で
ある。
ある。
【図５】Ｓ／Ｐ変換器の具体構成を示すブロック図であ
る。
る。
【図６】Ｓ／Ｐ変換器を構成するサンプルホールド回路
のサンプリングタイミングを示すタイミングチャートで
ある。
のサンプリングタイミングを示すタイミングチャートで
ある。
６・・・入力端子、１１1〜１１N・・・Ｓ／Ｐ変換器、
１２1〜１２N・・・Ｄ／Ａ変換器、１３1〜１３N・・・
バッファ、１４1〜１４Q・・・セレクタ、１５・・・液
晶表示パネル、２０0〜２０n-1，２１0〜２１n-1・・・
サンプルホールド回路、３０1〜３０Q・・・ラッチ部、
１００，１１０・・・液晶表示装置
１２1〜１２N・・・Ｄ／Ａ変換器、１３1〜１３N・・・
バッファ、１４1〜１４Q・・・セレクタ、１５・・・液
晶表示パネル、２０0〜２０n-1，２１0〜２１n-1・・・
サンプルホールド回路、３０1〜３０Q・・・ラッチ部、
１００，１１０・・・液晶表示装置
Claims (4)
- 【請求項１】 シリアルビデオデータの入力端子と、 上記入力端子に入力されるシリアルビデオデータをパラ
レルデータに変換するシリアル／パラレル変換手段と、 上記シリアル／パラレル変換手段より出力されるパラレ
ルビデオデータをアナログ信号に変換するディジタル／
アナログ変換手段と、 上記ディジタル／アナログ変換手段より出力されるアナ
ログビデオ信号が供給され、このアナログビデオ信号に
よる画像を表示する液晶表示パネルとを備える液晶表示
装置であって、 上記シリアル／パラレル変換手段およびディジタル／ア
ナログ変換手段は並列的に複数系統設けられることを特
徴とする液晶表示装置。 - 【請求項２】 上記液晶表示パネルの信号線がＮ本であ
るとき、上記複数系統はＮ系統であり、 上記Ｎ系統のシリアル／パラレル変換手段では、それぞ
れ、ライン毎に、そのラインのシリアルビデオデータを
構成するＮ画素のシリアルデータの１画素分がパラレル
データに変換され、 上記Ｎ系統のディジタル／アナログ変換手段より出力さ
れる上記Ｎ画素のシリアルデータに係るアナログビデオ
信号は、上記液晶表示パネルのＮ本の信号線にそれぞれ
供給されることを特徴とする請求項１に記載の液晶表示
装置。 - 【請求項３】 上記液晶表示パネルの信号線がＮ本であ
るとき、上記複数系統はＭ系統（Ｍ＜Ｎ）であり、 上記Ｍ系統のシリアル／パラレル変換手段では、それぞ
れ、ライン毎に、そのラインのシリアルビデオデータを
構成するＮ画素のシリアルデータの１画素分あるいは連
続しない複数画素分がパラレルデータに変換され、 上記Ｍ系統のディジタル／アナログ変換手段より出力さ
れる上記Ｎ画素のシリアルデータに係るアナログビデオ
信号は、それぞれ上記液晶表示パネルのＮ本の信号線に
それぞれ供給されることを特徴とする請求項１に記載の
液晶表示装置。 - 【請求項４】 上記連続しない複数画素分をパラレルデ
ータに変換するシリアル／パラレル変換手段と同一系統
のディジタル／アナログ変換手段と液晶表示パネルとの
間には、上記ディジタル／アナログ変換手段より出力さ
れる上記複数画素分のアナログビデオ信号を、上記液晶
表示パネルの対応する信号線に振り分けて供給するため
のセレクタが配されることを特徴とする請求項３に記載
の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00154798A JP4061686B2 (ja) | 1998-01-07 | 1998-01-07 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00154798A JP4061686B2 (ja) | 1998-01-07 | 1998-01-07 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11194751A true JPH11194751A (ja) | 1999-07-21 |
| JP4061686B2 JP4061686B2 (ja) | 2008-03-19 |
Family
ID=11504558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00154798A Expired - Fee Related JP4061686B2 (ja) | 1998-01-07 | 1998-01-07 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4061686B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001034237A (ja) * | 1999-07-21 | 2001-02-09 | Fujitsu Ltd | 液晶表示装置 |
| JP2008014996A (ja) * | 2006-07-03 | 2008-01-24 | Seiko Epson Corp | 電気光学装置および電子機器 |
-
1998
- 1998-01-07 JP JP00154798A patent/JP4061686B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001034237A (ja) * | 1999-07-21 | 2001-02-09 | Fujitsu Ltd | 液晶表示装置 |
| JP2008014996A (ja) * | 2006-07-03 | 2008-01-24 | Seiko Epson Corp | 電気光学装置および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4061686B2 (ja) | 2008-03-19 |
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