JPH11195969A - クロックジェネレータ - Google Patents
クロックジェネレータInfo
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- JPH11195969A JPH11195969A JP9360827A JP36082797A JPH11195969A JP H11195969 A JPH11195969 A JP H11195969A JP 9360827 A JP9360827 A JP 9360827A JP 36082797 A JP36082797 A JP 36082797A JP H11195969 A JPH11195969 A JP H11195969A
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- circuit
- level
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Abstract
(57)【要約】
【課題】 基準クロックとそれを反転したクロックに同
期して２相クロックの制御を行い、２相クロックのＨレ
ベル出力保持期間を基本パルス幅の整数倍に設定するこ
とができるクロックジェネレータを提供する。 【解決手段】 基準クロックとそれを反転したクロック
とに同期して基準クロックを２分の１分周し、互いに半
周期位相のずれた２つの信号を出力する分周回路２６
と、分周回路の２つの出力信号を共にＨレベル又はＬレ
ベルに制御する信号を生成する制御回路２７と、分周回
路２６の２つの出力信号の排他的論理和をとる排他的論
理和回路２４とを備える。基準クロックと、それを反転
したクロックとに同期して、クロック生成回路１１が生
成する２相クロックの出力状態を変化させる。
期して２相クロックの制御を行い、２相クロックのＨレ
ベル出力保持期間を基本パルス幅の整数倍に設定するこ
とができるクロックジェネレータを提供する。 【解決手段】 基準クロックとそれを反転したクロック
とに同期して基準クロックを２分の１分周し、互いに半
周期位相のずれた２つの信号を出力する分周回路２６
と、分周回路の２つの出力信号を共にＨレベル又はＬレ
ベルに制御する信号を生成する制御回路２７と、分周回
路２６の２つの出力信号の排他的論理和をとる排他的論
理和回路２４とを備える。基準クロックと、それを反転
したクロックとに同期して、クロック生成回路１１が生
成する２相クロックの出力状態を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、基準クロックとそ
の反転クロックに同期して複数相のクロックの出力状態
を変化させることができるクロックジェネレータに関す
る。
の反転クロックに同期して複数相のクロックの出力状態
を変化させることができるクロックジェネレータに関す
る。
【０００２】
【従来の技術】従来のクロックジェネレータの回路例を
図４に示す。図４において３は基準クロック１と制御信
号２との論理和の否定を出力するＮＯＲ回路、１１はイ
ンバータ回路５及びＮＡＮＤ回路６、７で構成されたク
ロック生成回路である。クロック生成回路１１はＮＯＲ
回路３の出力信号４を入力し、２相クロックＴ１、Ｔ２
（８及び９）を生成する。制御信号２をＨレベルにする
と、基準クロック１の状態によらず、ＮＯＲ回路３の出
力信号４はＬレベルになる。出力信号４はクロック生成
回路１１に入力され、ＮＡＮＤ回路６の一方の入力端子
に直接入力されると共に、インバータ回路５で反転され
た後、ＮＡＮＤ回路７の一方の入力端子に入力される。
ＮＡＮＤ回路６の一方の入力がＬレベルであれば、他方
の入力の状態にかかわらず、２相クロックＴ１（８）に
はＨレベルが出力される。この状態は、制御信号２をＬ
レベルに変化させるまで保持される。したがって、制御
信号２のＨレベル出力期間は２相クロックＴ１がＨレベ
ルに保持される。
図４に示す。図４において３は基準クロック１と制御信
号２との論理和の否定を出力するＮＯＲ回路、１１はイ
ンバータ回路５及びＮＡＮＤ回路６、７で構成されたク
ロック生成回路である。クロック生成回路１１はＮＯＲ
回路３の出力信号４を入力し、２相クロックＴ１、Ｔ２
（８及び９）を生成する。制御信号２をＨレベルにする
と、基準クロック１の状態によらず、ＮＯＲ回路３の出
力信号４はＬレベルになる。出力信号４はクロック生成
回路１１に入力され、ＮＡＮＤ回路６の一方の入力端子
に直接入力されると共に、インバータ回路５で反転され
た後、ＮＡＮＤ回路７の一方の入力端子に入力される。
ＮＡＮＤ回路６の一方の入力がＬレベルであれば、他方
の入力の状態にかかわらず、２相クロックＴ１（８）に
はＨレベルが出力される。この状態は、制御信号２をＬ
レベルに変化させるまで保持される。したがって、制御
信号２のＨレベル出力期間は２相クロックＴ１がＨレベ
ルに保持される。
【０００３】
【発明が解決しようとする課題】図５に従来のクロック
ジェネレータの動作タイミングを示す。ＨレベルとＬレ
ベルを交互に繰り返す基準クロック１のＨレベル期間又
はＬレベル期間を基本パルス幅３１とする。従来の構成
で２相クロックＴ１（８）のＨレベル出力期間を基本パ
ルス幅の偶数倍に設定しようとすると、基準クロックに
同期していないため、３０に示す箇所のような基本パル
ス幅より小さいひげ状のパルスが生じてしまう。そのた
め、従来のクロックジェネレータで生成した２相クロッ
クを用いてメモリを制御する際、２相クロックＴ１
（８）のＨレベル出力期間は基本パルス幅３１の奇数倍
に設定しなければならず、メモリのアクセスサイクルを
細かく制御することが困難であった。
ジェネレータの動作タイミングを示す。ＨレベルとＬレ
ベルを交互に繰り返す基準クロック１のＨレベル期間又
はＬレベル期間を基本パルス幅３１とする。従来の構成
で２相クロックＴ１（８）のＨレベル出力期間を基本パ
ルス幅の偶数倍に設定しようとすると、基準クロックに
同期していないため、３０に示す箇所のような基本パル
ス幅より小さいひげ状のパルスが生じてしまう。そのた
め、従来のクロックジェネレータで生成した２相クロッ
クを用いてメモリを制御する際、２相クロックＴ１
（８）のＨレベル出力期間は基本パルス幅３１の奇数倍
に設定しなければならず、メモリのアクセスサイクルを
細かく制御することが困難であった。
【０００４】本発明は、上記の課題を解決するものであ
り、基準クロックとそれを反転したクロックに同期して
２相クロックＴ１、Ｔ２の制御を行い、２相クロックＴ
１のＨレベル出力保持期間を基本パルス幅の整数倍に設
定することができるクロックジェネレータを提供するこ
とを目的とする。
り、基準クロックとそれを反転したクロックに同期して
２相クロックＴ１、Ｔ２の制御を行い、２相クロックＴ
１のＨレベル出力保持期間を基本パルス幅の整数倍に設
定することができるクロックジェネレータを提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明によるクロックジ
ェネレータの第１の構成は、基準クロックとそれを反転
したクロックとに同期して基準クロックを２分の１分周
し、互いに半周期位相がずれた２つの信号を出力する分
周回路と、分周回路の２つの出力信号を共にＨレベル又
はＬレベルに制御する信号を生成する制御回路と、分周
回路の２つの出力信号の排他的論理和をとる排他的論理
和回路とを備え、基準クロックと、それを反転したクロ
ックとに同期して、生成する２相クロックの出力状態を
変化させることを特徴とする。この構成によれば、基準
クロックとそれを反転したクロックに同期して２相クロ
ックの出力状態を変化させることができ、２相クロック
Ｔ１のＨレベル出力期間を基本パルス幅の整数倍に設定
することができる。その結果、メモリのアクセスサイク
ルを細かく制御するクロックジェネレータを得ることが
できる。
ェネレータの第１の構成は、基準クロックとそれを反転
したクロックとに同期して基準クロックを２分の１分周
し、互いに半周期位相がずれた２つの信号を出力する分
周回路と、分周回路の２つの出力信号を共にＨレベル又
はＬレベルに制御する信号を生成する制御回路と、分周
回路の２つの出力信号の排他的論理和をとる排他的論理
和回路とを備え、基準クロックと、それを反転したクロ
ックとに同期して、生成する２相クロックの出力状態を
変化させることを特徴とする。この構成によれば、基準
クロックとそれを反転したクロックに同期して２相クロ
ックの出力状態を変化させることができ、２相クロック
Ｔ１のＨレベル出力期間を基本パルス幅の整数倍に設定
することができる。その結果、メモリのアクセスサイク
ルを細かく制御するクロックジェネレータを得ることが
できる。
【０００６】本発明によるクロックジェネレータの第２
の構成は、４相のクロックジェネレータに対応するため
に、基準クロックとそれを反転したクロックとに同期し
て基準クロックを４分の１分周し、互いに４分の１周期
位相が４つのずれた信号を出力する分周回路と、基準ク
ロックとそれを反転したクロックとに同期して前段の出
力信号を４分の１周期遅延する遅延回路と、分周回路と
遅延回路の出力信号をすべてＨレベル又はＬレベルに制
御する信号を生成する制御回路と、分周回路の４つの出
力信号と遅延回路の４つの出力信号との排他的論理和を
とる排他的論理和回路と、排他的論理和回路の４つの出
力信号を入力として、第１相から第４相までのクロック
のそれぞれの出力を制御するデコーダ回路で構成された
クロック生成回路とを備え、基準クロックと、それを反
転したクロックとに同期して、生成する４相のクロック
の出力状態を変化させることを特徴とする。
の構成は、４相のクロックジェネレータに対応するため
に、基準クロックとそれを反転したクロックとに同期し
て基準クロックを４分の１分周し、互いに４分の１周期
位相が４つのずれた信号を出力する分周回路と、基準ク
ロックとそれを反転したクロックとに同期して前段の出
力信号を４分の１周期遅延する遅延回路と、分周回路と
遅延回路の出力信号をすべてＨレベル又はＬレベルに制
御する信号を生成する制御回路と、分周回路の４つの出
力信号と遅延回路の４つの出力信号との排他的論理和を
とる排他的論理和回路と、排他的論理和回路の４つの出
力信号を入力として、第１相から第４相までのクロック
のそれぞれの出力を制御するデコーダ回路で構成された
クロック生成回路とを備え、基準クロックと、それを反
転したクロックとに同期して、生成する４相のクロック
の出力状態を変化させることを特徴とする。
【０００７】本発明によるクロックジェネレータの第３
の構成は、Ｎ相のクロックジェネレータに対応するため
に、基準クロックとそれを反転したクロックとに同期し
て基準クロックをＮ分の１分周し、互いにＮ分の１周期
位相がずれたＮ個の信号を出力する分周回路と、前記基
準クロックとそれを反転したクロックとに同期して前段
の出力信号をＮ分の１周期遅延する遅延回路と、前記分
周回路と前記遅延回路の出力信号をすべてＨレベル又は
Ｌレベルに制御する信号を生成する制御回路と、前記分
周回路のＮ個の出力信号と前記遅延回路のＮ個の出力信
号との排他的論理和をとる排他的論理和回路と、前記排
他的論理和回路のＮ個の出力信号を入力として、第１相
から第Ｎ相までのクロックのそれぞれの出力を制御する
デコーダ回路で構成されたクロック生成回路とを備え、
基準クロックと、それを反転したクロックに同期して、
生成するＮ相のクロックの出力状態を変化させることを
特徴とする。
の構成は、Ｎ相のクロックジェネレータに対応するため
に、基準クロックとそれを反転したクロックとに同期し
て基準クロックをＮ分の１分周し、互いにＮ分の１周期
位相がずれたＮ個の信号を出力する分周回路と、前記基
準クロックとそれを反転したクロックとに同期して前段
の出力信号をＮ分の１周期遅延する遅延回路と、前記分
周回路と前記遅延回路の出力信号をすべてＨレベル又は
Ｌレベルに制御する信号を生成する制御回路と、前記分
周回路のＮ個の出力信号と前記遅延回路のＮ個の出力信
号との排他的論理和をとる排他的論理和回路と、前記排
他的論理和回路のＮ個の出力信号を入力として、第１相
から第Ｎ相までのクロックのそれぞれの出力を制御する
デコーダ回路で構成されたクロック生成回路とを備え、
基準クロックと、それを反転したクロックに同期して、
生成するＮ相のクロックの出力状態を変化させることを
特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。図１は本発明の実施
形態に係るクロックジェネレータのブロック図である。
図１において２６は基準クロックに同期して互いに半周
期位相のずれた基準クロックの分周信号を出力する分周
回路、２７は分周回路２６の出力信号をＬレベル固定又
はＨレベル固定にそろえ、２相クロックＴ１のＨレベル
出力保持期間を決定する制御回路、２４は分周回路２６
の出力信号の排他的論理和をとる排他的論理和回路であ
る。
て、図面を参照しながら説明する。図１は本発明の実施
形態に係るクロックジェネレータのブロック図である。
図１において２６は基準クロックに同期して互いに半周
期位相のずれた基準クロックの分周信号を出力する分周
回路、２７は分周回路２６の出力信号をＬレベル固定又
はＨレベル固定にそろえ、２相クロックＴ１のＨレベル
出力保持期間を決定する制御回路、２４は分周回路２６
の出力信号の排他的論理和をとる排他的論理和回路であ
る。
【０００９】（実施形態１）図２は第１の実施形態に係
るクロックジェネレータの回路図である。図２におい
て、２３は基準クロックを反転させ、半周期位相のずれ
た基準クロックを作るインバータ回路である。２６は互
いに半周期位相のずれた基準クロックの分周信号を出力
する分周回路であり、基準クロック１に同期して出力信
号を変化させるフリップフロップ回路１４と、基準クロ
ック１を反転させたクロック１５に同期して出力信号を
変化させるフリップフロップ回路１６とで構成される。
２７は分周回路２６の出力信号をＨレベル固定又はＬレ
ベル固定に制御する信号を生成する制御回路であり、Ｎ
ＡＮＤ回路１７、ＡＮＤ回路１９、及びＯＲ回路１８で
構成されている。２４はフリップフロップ回路１４の出
力信号２１とフリップフロップ回路１６の出力信号２２
とを入力とする排他的論理和回路である。１１は排他的
論理和回路２４の出力信号２５を入力とするクロック生
成回路である。このように、互いに半周期位相のずれた
分周信号を作ることによって、出力信号２１と出力信号
２２の双方がＨレベル又はＬレベルとなる期間の両側は
どちらか一方が１基準パルス期間Ｈレベルとなり、その
１基準パルス幅の期間、排他的論理和回路２４によりＴ
２のＨレベル出力期間になる。また、Ｔ１を基準パルス
幅の整数倍に設定するために、制御信号２にＨレベルを
入力する期間は、出力信号２１と出力信号２２の双方が
ＨレベルかＬレベルに保持されるため、排他的論理和回
路２４によりＴ１のＨレベル出力保持期間となる。
るクロックジェネレータの回路図である。図２におい
て、２３は基準クロックを反転させ、半周期位相のずれ
た基準クロックを作るインバータ回路である。２６は互
いに半周期位相のずれた基準クロックの分周信号を出力
する分周回路であり、基準クロック１に同期して出力信
号を変化させるフリップフロップ回路１４と、基準クロ
ック１を反転させたクロック１５に同期して出力信号を
変化させるフリップフロップ回路１６とで構成される。
２７は分周回路２６の出力信号をＨレベル固定又はＬレ
ベル固定に制御する信号を生成する制御回路であり、Ｎ
ＡＮＤ回路１７、ＡＮＤ回路１９、及びＯＲ回路１８で
構成されている。２４はフリップフロップ回路１４の出
力信号２１とフリップフロップ回路１６の出力信号２２
とを入力とする排他的論理和回路である。１１は排他的
論理和回路２４の出力信号２５を入力とするクロック生
成回路である。このように、互いに半周期位相のずれた
分周信号を作ることによって、出力信号２１と出力信号
２２の双方がＨレベル又はＬレベルとなる期間の両側は
どちらか一方が１基準パルス期間Ｈレベルとなり、その
１基準パルス幅の期間、排他的論理和回路２４によりＴ
２のＨレベル出力期間になる。また、Ｔ１を基準パルス
幅の整数倍に設定するために、制御信号２にＨレベルを
入力する期間は、出力信号２１と出力信号２２の双方が
ＨレベルかＬレベルに保持されるため、排他的論理和回
路２４によりＴ１のＨレベル出力保持期間となる。
【００１０】第１の実施形態のクロックジェネレータの
動作を図３のタイミングチャートに基づいて説明する。
ＲＳＴ信号１２にＨレベルを入力すると、これはＯＲ回
路１８の入力の一方となるので、ＲＳＴ信号１２のＨレ
ベル期間だけ、フリップフロップ回路１４とフリップフ
ロップ回路１６のＲ入力２０にＨレベルが入力される。
この期間、フリップフロップ回路１４とフリップフロッ
プ回路１６の動作はリセットされ、出力信号２１、２２
にはＬレベルが出力される。
動作を図３のタイミングチャートに基づいて説明する。
ＲＳＴ信号１２にＨレベルを入力すると、これはＯＲ回
路１８の入力の一方となるので、ＲＳＴ信号１２のＨレ
ベル期間だけ、フリップフロップ回路１４とフリップフ
ロップ回路１６のＲ入力２０にＨレベルが入力される。
この期間、フリップフロップ回路１４とフリップフロッ
プ回路１６の動作はリセットされ、出力信号２１、２２
にはＬレベルが出力される。
【００１１】フリップフロップ回路１４及びフリップフ
ロップ回路１６のセット入力１３は制御信号２１とフリ
ップフロップ回路１４の出力信号２１とを入力とするＮ
ＡＮＤ回路１７の出力であるから、両入力のいずれかが
Ｌレベルの期間はＨレベルとなる。セット信号１３はロ
ーアクティブであるので、ＲＳＴ信号１２と制御信号２
が共にＬレベルの期間は、フリップフロップ回路１４は
基準クロック１の立ち上がりエッジごとに出力信号を反
転し、出力信号２１として、基準クロック１を２分の１
分周した信号が出力される。フリップフロップ回路１６
はインバータ回路２３で基準クロック１を反転したクロ
ック１５の立ち上がりエッジごとに出力信号を反転し、
出力信号２２には基準クロック１を反転したクロック１
５を２分の１分周した信号が出力される。このためフリ
ップフロップ回路１４の出力信号２１と、フリップフロ
ップ回路１６の出力信号２２は半周期ずれて出力される
ことになる。出力信号２１及び２２が共にＨレベル又は
Ｌレベルにそろったときのみ、排他的論理和回路２４の
出力信号２５がＨレベルとなる。
ロップ回路１６のセット入力１３は制御信号２１とフリ
ップフロップ回路１４の出力信号２１とを入力とするＮ
ＡＮＤ回路１７の出力であるから、両入力のいずれかが
Ｌレベルの期間はＨレベルとなる。セット信号１３はロ
ーアクティブであるので、ＲＳＴ信号１２と制御信号２
が共にＬレベルの期間は、フリップフロップ回路１４は
基準クロック１の立ち上がりエッジごとに出力信号を反
転し、出力信号２１として、基準クロック１を２分の１
分周した信号が出力される。フリップフロップ回路１６
はインバータ回路２３で基準クロック１を反転したクロ
ック１５の立ち上がりエッジごとに出力信号を反転し、
出力信号２２には基準クロック１を反転したクロック１
５を２分の１分周した信号が出力される。このためフリ
ップフロップ回路１４の出力信号２１と、フリップフロ
ップ回路１６の出力信号２２は半周期ずれて出力される
ことになる。出力信号２１及び２２が共にＨレベル又は
Ｌレベルにそろったときのみ、排他的論理和回路２４の
出力信号２５がＨレベルとなる。
【００１２】クロック生成回路１１はこの排他的論理和
回路２４の出力信号２５を入力信号とするため、クロッ
ク生成回路１１を構成するインバータ回路５、ＮＡＮＤ
回路６、７により、排他的論理和回路２４の出力信号２
５がＨレベルの期間は、８の２相クロックＴ１にＨレベ
ルが出力される。２相クロックＴ１（８）のＨレベル期
間を変えるために、フリップフロップ回路１４の出力信
号２１とフリップフロップ回路１６の出力信号２２が共
にＬレベルのときに制御信号２をＨレベルにすると、Ａ
ＮＤ回路１９とＯＲ回路１８により、フリップフロップ
回路１４及びフリップフロップ回路１６のＲ入力２０に
はＨレベルが入力され、ＮＡＮＤ回路１７によりセット
入力１３はＨレベルとなる。
回路２４の出力信号２５を入力信号とするため、クロッ
ク生成回路１１を構成するインバータ回路５、ＮＡＮＤ
回路６、７により、排他的論理和回路２４の出力信号２
５がＨレベルの期間は、８の２相クロックＴ１にＨレベ
ルが出力される。２相クロックＴ１（８）のＨレベル期
間を変えるために、フリップフロップ回路１４の出力信
号２１とフリップフロップ回路１６の出力信号２２が共
にＬレベルのときに制御信号２をＨレベルにすると、Ａ
ＮＤ回路１９とＯＲ回路１８により、フリップフロップ
回路１４及びフリップフロップ回路１６のＲ入力２０に
はＨレベルが入力され、ＮＡＮＤ回路１７によりセット
入力１３はＨレベルとなる。
【００１３】このＲ入力２０のＨレベルを入力として、
フリップフロップ回路１４とフリップフロップ回路１６
はリセットされる。このリセット動作中、出力信号２１
及び２２はＬレベルになる。この出力信号２１、２２は
排他的論理和回路２４に入力されるので、排他的論理和
回路２４の出力２５はＨレベルとなり、これを入力とし
てクロックジェネレータ１１により２相クロックＴ１
（８）にはＨレベルが出力される。
フリップフロップ回路１４とフリップフロップ回路１６
はリセットされる。このリセット動作中、出力信号２１
及び２２はＬレベルになる。この出力信号２１、２２は
排他的論理和回路２４に入力されるので、排他的論理和
回路２４の出力２５はＨレベルとなり、これを入力とし
てクロックジェネレータ１１により２相クロックＴ１
（８）にはＨレベルが出力される。
【００１４】したがって、制御信号２のＨレベル入力期
間で２相クロックＴ１の期間も決定されるが、制御信号
２をＬレベルに戻して２相クロックＴ１のＨレベル出力
期間を終了させる際、フリップフロップ回路１４は基準
クロック１の立ち上がりエッジに同期してリセット状態
から復帰する。同様に、フリップフロップ回路１６は基
準クロック１を反転したクロック１５の立ち上がりエッ
ジに同期してリセット状態から復帰する。この結果、基
準クロック１又は基準クロックを反転したクロック１５
の先に来た方の立ち上がりエッジをうけて、出力信号２
１又は２２のどちらか一方がＨレベルになる。
間で２相クロックＴ１の期間も決定されるが、制御信号
２をＬレベルに戻して２相クロックＴ１のＨレベル出力
期間を終了させる際、フリップフロップ回路１４は基準
クロック１の立ち上がりエッジに同期してリセット状態
から復帰する。同様に、フリップフロップ回路１６は基
準クロック１を反転したクロック１５の立ち上がりエッ
ジに同期してリセット状態から復帰する。この結果、基
準クロック１又は基準クロックを反転したクロック１５
の先に来た方の立ち上がりエッジをうけて、出力信号２
１又は２２のどちらか一方がＨレベルになる。
【００１５】出力信号２１、２２の一方がＨレベルにな
ると、排他的論理和回路の出力信号２５にはＬレベルが
出力され、２相クロックＴ１はＬレベルとなり、２相ク
ロックＴ２はＨレベルとなる。したがって、２相クロッ
クＴ１のＨレベル期間は、基本パルス幅３１の奇数倍及
び偶数倍を含む整数倍に設定することができる。
ると、排他的論理和回路の出力信号２５にはＬレベルが
出力され、２相クロックＴ１はＬレベルとなり、２相ク
ロックＴ２はＨレベルとなる。したがって、２相クロッ
クＴ１のＨレベル期間は、基本パルス幅３１の奇数倍及
び偶数倍を含む整数倍に設定することができる。
【００１６】次に、２相クロックＴ１のＨレベル期間を
可変させるために、フリップフロップ回路１４の出力信
号２１とフリップフロップ回路１６の出力信号２２が共
にＨレベルのときに制御信号２をＨレベルにすると、Ｎ
ＡＮＤ回路１７により、フリップフロップ回路１４、フ
リップフロップ回路１６のセット入力１３にはＬレベル
が入力される。このセット入力１３はローアクティブで
あるので、このＬレベルを入力として、フリップフロッ
プ回路１４とフリップフロップ回路１６はセットされ
る。このセット動作中、出力信号２１と２２にはＨレベ
ルが出力される。
可変させるために、フリップフロップ回路１４の出力信
号２１とフリップフロップ回路１６の出力信号２２が共
にＨレベルのときに制御信号２をＨレベルにすると、Ｎ
ＡＮＤ回路１７により、フリップフロップ回路１４、フ
リップフロップ回路１６のセット入力１３にはＬレベル
が入力される。このセット入力１３はローアクティブで
あるので、このＬレベルを入力として、フリップフロッ
プ回路１４とフリップフロップ回路１６はセットされ
る。このセット動作中、出力信号２１と２２にはＨレベ
ルが出力される。
【００１７】この出力信号２１、２２は排他的論理和回
路２４に入力されるので、排他的論理和回路２４の出力
２５にはＨレベルが出力され、これを入力としてクロッ
ク生成回路１１により２相クロックＴ１にはＨレベルが
出力される。したがって制御信号２のＨレベル入力期間
で２相クロックＴ１の期間も決定されるが、制御信号２
をＬレベルに戻して８の２相クロックＴ１のＨレベル出
力期間を終了させる際、フリップフロップ回路１４は基
準クロック１の立ち上がりエッジに同期してリセット状
態から復帰する。同様に、フリップフロップ回路１６は
基準クロック１を反転したクロック１５の立ち上がりエ
ッジに同期してリセット状態から復帰する。この結果、
基準クロック１又は基準クロックを反転したクロック１
５のどちらか先に来た方の立ち上がりエッジをうけて、
出力信号２１、２２のどちらか一方がＬレベルになる。
路２４に入力されるので、排他的論理和回路２４の出力
２５にはＨレベルが出力され、これを入力としてクロッ
ク生成回路１１により２相クロックＴ１にはＨレベルが
出力される。したがって制御信号２のＨレベル入力期間
で２相クロックＴ１の期間も決定されるが、制御信号２
をＬレベルに戻して８の２相クロックＴ１のＨレベル出
力期間を終了させる際、フリップフロップ回路１４は基
準クロック１の立ち上がりエッジに同期してリセット状
態から復帰する。同様に、フリップフロップ回路１６は
基準クロック１を反転したクロック１５の立ち上がりエ
ッジに同期してリセット状態から復帰する。この結果、
基準クロック１又は基準クロックを反転したクロック１
５のどちらか先に来た方の立ち上がりエッジをうけて、
出力信号２１、２２のどちらか一方がＬレベルになる。
【００１８】出力信号２１、２２の一方がＬレベルにな
ると、排他的論理和回路の出力信号２５にはＬレベルが
出力され、８のＴ１はＬレベルとなり、９のＴ２はＨレ
ベルとなる。したがって２相クロックＴ１のＨレベル期
間は３１の基本パルス幅の奇数倍、偶数倍を含む整数倍
に設定することができる。
ると、排他的論理和回路の出力信号２５にはＬレベルが
出力され、８のＴ１はＬレベルとなり、９のＴ２はＨレ
ベルとなる。したがって２相クロックＴ１のＨレベル期
間は３１の基本パルス幅の奇数倍、偶数倍を含む整数倍
に設定することができる。
【００１９】（実施形態２）つぎに、本発明の第２の実
施形態に係る４相クロックジェネレータの回路図を図６
に示す。また、この回路の動作タイミングを図７に示
す。図６において、３２は基準クロック１又は基準クロ
ックを反転したクロックに同期して互いに４分の１周期
ずれた基準クロックの４分の１分周信号を出力する分周
回路、２７は分周回路３２の出力信号をＨレベルかＬレ
ベルにすべてそろえ、４相クロックＴ１のＨレベル出力
保持期間を決定する制御回路、３３は基準クロック１に
同期して４分の１周期位相のずれた４分の１分周信号を
出力する分周回路の出力信号と基準クロックを反転した
クロックに同期して４分の１周期位相のずれた４分の１
分周信号を出力する分周回路の出力信号との排他的論理
和をとる排他的論理和回路、３４は排他的論理和回路３
３の出力信号又はその反転信号を入力としてＴ１からＴ
４の制御をするクロック制御回路、３５は４相のクロッ
ク生成回路である。
施形態に係る４相クロックジェネレータの回路図を図６
に示す。また、この回路の動作タイミングを図７に示
す。図６において、３２は基準クロック１又は基準クロ
ックを反転したクロックに同期して互いに４分の１周期
ずれた基準クロックの４分の１分周信号を出力する分周
回路、２７は分周回路３２の出力信号をＨレベルかＬレ
ベルにすべてそろえ、４相クロックＴ１のＨレベル出力
保持期間を決定する制御回路、３３は基準クロック１に
同期して４分の１周期位相のずれた４分の１分周信号を
出力する分周回路の出力信号と基準クロックを反転した
クロックに同期して４分の１周期位相のずれた４分の１
分周信号を出力する分周回路の出力信号との排他的論理
和をとる排他的論理和回路、３４は排他的論理和回路３
３の出力信号又はその反転信号を入力としてＴ１からＴ
４の制御をするクロック制御回路、３５は４相のクロッ
ク生成回路である。
【００２０】基準クロックに同期して出力信号を変化さ
せる４分の１分周回路３６と、基準クロックを反転した
クロックに同期して出力信号を変化させる４分の１分周
回路３７とに対して、基準クロックに同期して前段の出
力信号を４分の１周期遅延させる遅延回路３８と、基準
クロックを反転したクロックに同期して前段の出力信号
を４分の１分周遅延させる遅延回路３９とによって、４
分の１周期位相のずれた信号を生成する。以下同様に、
２段目の出力信号を４分の１周期遅延させる遅延回路４
０と４１、３段目の出力信号を４分の１周期遅延させる
遅延回路４２と４３とが設けられている。この組合せで
４分の１分周回路１組と４分の１周期遅延回路を３組分
付加することにより、互いに４分の１周期位相のずれた
４相の出力信号を生成する。
せる４分の１分周回路３６と、基準クロックを反転した
クロックに同期して出力信号を変化させる４分の１分周
回路３７とに対して、基準クロックに同期して前段の出
力信号を４分の１周期遅延させる遅延回路３８と、基準
クロックを反転したクロックに同期して前段の出力信号
を４分の１分周遅延させる遅延回路３９とによって、４
分の１周期位相のずれた信号を生成する。以下同様に、
２段目の出力信号を４分の１周期遅延させる遅延回路４
０と４１、３段目の出力信号を４分の１周期遅延させる
遅延回路４２と４３とが設けられている。この組合せで
４分の１分周回路１組と４分の１周期遅延回路を３組分
付加することにより、互いに４分の１周期位相のずれた
４相の出力信号を生成する。
【００２１】このように生成された、互いに４分の１周
期位相のずれた４分の１分周信号は、それぞれの段で生
成される出力信号の排他的論理和をとることによって、
４分の１周期ずつ位相のずれた基準パルス幅だけＬレベ
ル期間になる信号を生成することができる。上記４個の
排他的論理和の出力信号を入力とし、４個のＡＮＤ回路
で構成される回路ブロック３４は、クロックジェネレー
タで生成する１相から４相のクロックのうち、ｋ番目の
クロックをＴｋクロックとするとき、４本の入力の（ｋ
−１）番目の入力信号を反転して入力するＡＮＤ回路に
することによってＴｋクロックを生成する。
期位相のずれた４分の１分周信号は、それぞれの段で生
成される出力信号の排他的論理和をとることによって、
４分の１周期ずつ位相のずれた基準パルス幅だけＬレベ
ル期間になる信号を生成することができる。上記４個の
排他的論理和の出力信号を入力とし、４個のＡＮＤ回路
で構成される回路ブロック３４は、クロックジェネレー
タで生成する１相から４相のクロックのうち、ｋ番目の
クロックをＴｋクロックとするとき、４本の入力の（ｋ
−１）番目の入力信号を反転して入力するＡＮＤ回路に
することによってＴｋクロックを生成する。
【００２２】Ｔ１を基準パルス幅３１の整数倍に設定す
るために制御信号２にＨレベルを入力する期間は、出力
信号６０、６１、６２、６３のすべてがＨレベル又はＬ
レベルに保持されるため、ＡＮＤ回路４８のみがＨレベ
ル出力となるので、Ｔ１のＨレベル出力保持期間とな
る。その他のＴｋクロックは（ｋ−１）番目の入力信号
を反転して入力するＡＮＤ回路４９、５０、５１によ
り、Ｌレベル出力の保持期間となる。
るために制御信号２にＨレベルを入力する期間は、出力
信号６０、６１、６２、６３のすべてがＨレベル又はＬ
レベルに保持されるため、ＡＮＤ回路４８のみがＨレベ
ル出力となるので、Ｔ１のＨレベル出力保持期間とな
る。その他のＴｋクロックは（ｋ−１）番目の入力信号
を反転して入力するＡＮＤ回路４９、５０、５１によ
り、Ｌレベル出力の保持期間となる。
【００２３】したがって、制御信号２のＨレベル入力期
間で、４相クロックＴ１のＨレベル出力期間も決定され
るが、制御信号２をＬレベルに戻して、４相クロックＴ
１のＨレベル出力期間を終了する際は、４分の１分周回
路３６、３７、遅延回路３８と３９、４０と４１、４２
と４３により、基準クロック又は基準クロックを反転し
たクロックのうちのどちらか先に来た方の立ち上がりエ
ッジをうけて、４分の１周期ずれてセット又はリセット
状態から復帰する。この結果、４相クロックＴ１のＨレ
ベル出力期間は３１の基本パルス幅の奇数倍及び偶数倍
のを含む整数倍に設定することができる。
間で、４相クロックＴ１のＨレベル出力期間も決定され
るが、制御信号２をＬレベルに戻して、４相クロックＴ
１のＨレベル出力期間を終了する際は、４分の１分周回
路３６、３７、遅延回路３８と３９、４０と４１、４２
と４３により、基準クロック又は基準クロックを反転し
たクロックのうちのどちらか先に来た方の立ち上がりエ
ッジをうけて、４分の１周期ずれてセット又はリセット
状態から復帰する。この結果、４相クロックＴ１のＨレ
ベル出力期間は３１の基本パルス幅の奇数倍及び偶数倍
のを含む整数倍に設定することができる。
【００２４】（実施形態３）つぎに、第３の実施形態に
係るＮ相クロックジェネレータの回路図を図８に示す。
また、その動作タイミングを図９に示す。図８におい
て、６４は基準クロック１又は基準クロックを反転した
クロックに同期して互いにＮ分の１周期ずれた基準クロ
ックのＮ分の１分周信号を出力する分周回路、２７は分
周回路６４の出力信号をＨレベル又はＬレベルにすべて
そろえＮ相クロックＴ１のＨレベル出力保持期間を決定
する制御回路、６５は基準クロック１に同期してＮ分の
１周期位相のずれたＮ分の１分周信号を出力する分周回
路の出力信号と基準クロックを反転したクロックに同期
してＮ分の１周期位相のずれたＮ分の１分周信号を出力
する分周回路の出力信号との排他的論理和をとる回路ブ
ロック、６６は分周回路６５の出力信号又はその反転信
号を入力として、Ｔ１からＴ４の制御をするクロック制
御回路、６７はＮ相のクロック生成回路である。
係るＮ相クロックジェネレータの回路図を図８に示す。
また、その動作タイミングを図９に示す。図８におい
て、６４は基準クロック１又は基準クロックを反転した
クロックに同期して互いにＮ分の１周期ずれた基準クロ
ックのＮ分の１分周信号を出力する分周回路、２７は分
周回路６４の出力信号をＨレベル又はＬレベルにすべて
そろえＮ相クロックＴ１のＨレベル出力保持期間を決定
する制御回路、６５は基準クロック１に同期してＮ分の
１周期位相のずれたＮ分の１分周信号を出力する分周回
路の出力信号と基準クロックを反転したクロックに同期
してＮ分の１周期位相のずれたＮ分の１分周信号を出力
する分周回路の出力信号との排他的論理和をとる回路ブ
ロック、６６は分周回路６５の出力信号又はその反転信
号を入力として、Ｔ１からＴ４の制御をするクロック制
御回路、６７はＮ相のクロック生成回路である。
【００２５】基準クロックに同期して出力信号を変化さ
せるＮ分の１分周回路３６と、基準クロックを反転した
クロックに同期して出力信号を変化させるＮ分の１分周
回路３７とに対して、基準クロックに同期して前段の出
力信号をＮ分の１周期遅延させる遅延回路３８と、基準
クロックを反転したクロックに同期して前段の出力信号
をＮ分の１分周遅延させる遅延回路３９とによって、Ｎ
分の１周期位相のずれた信号を生成する。以下同様に、
２段目の出力信号をＮ分の１周期遅延させる遅延回路４
０と４１、Ｎ−１段めの出力信号をＮ分の１周期遅延さ
せる遅延回路６８と６９とが設けられている。この組合
せでＮ分の１分周回路１組とＮ分の１周期遅延回路をＮ
−１組分付加することにより、互いにＮ分の１周期位相
のずれたＮ相の出力信号を生成する。
せるＮ分の１分周回路３６と、基準クロックを反転した
クロックに同期して出力信号を変化させるＮ分の１分周
回路３７とに対して、基準クロックに同期して前段の出
力信号をＮ分の１周期遅延させる遅延回路３８と、基準
クロックを反転したクロックに同期して前段の出力信号
をＮ分の１分周遅延させる遅延回路３９とによって、Ｎ
分の１周期位相のずれた信号を生成する。以下同様に、
２段目の出力信号をＮ分の１周期遅延させる遅延回路４
０と４１、Ｎ−１段めの出力信号をＮ分の１周期遅延さ
せる遅延回路６８と６９とが設けられている。この組合
せでＮ分の１分周回路１組とＮ分の１周期遅延回路をＮ
−１組分付加することにより、互いにＮ分の１周期位相
のずれたＮ相の出力信号を生成する。
【００２６】このように生成された、互いにＮ分の１周
期位相のずれたＮ分の１分周信号は、それぞれの段で生
成される出力信号の排他的論理和をとることによって、
Ｎ分の１周期ずつ位相のずれた基準パルス幅だけＬレベ
ル期間になる信号を生成することができる。上記Ｎ個の
排他的論理和の出力信号を入力とし、Ｎ個のＡＮＤ回路
で構成されるクロック制御回路６６は、生成する１相か
らＮ相のクロックのうち、ｋ番目のクロックをＴｋクロ
ックとするとき、Ｎ本の入力の（ｋ−１）番目の入力信
号を反転して入力するＡＮＤ回路にすることによってＴ
ｋクロックを生成する。
期位相のずれたＮ分の１分周信号は、それぞれの段で生
成される出力信号の排他的論理和をとることによって、
Ｎ分の１周期ずつ位相のずれた基準パルス幅だけＬレベ
ル期間になる信号を生成することができる。上記Ｎ個の
排他的論理和の出力信号を入力とし、Ｎ個のＡＮＤ回路
で構成されるクロック制御回路６６は、生成する１相か
らＮ相のクロックのうち、ｋ番目のクロックをＴｋクロ
ックとするとき、Ｎ本の入力の（ｋ−１）番目の入力信
号を反転して入力するＡＮＤ回路にすることによってＴ
ｋクロックを生成する。
【００２７】Ｔ１を基準パルス幅３１の整数倍に設定す
るために制御信号２にＨレベルを入力する期間は、出力
信号６０、６１、６２、７４のすべてがＨレベル又はＬ
レベルに保持されるため、ＡＮＤ回路４８のみがＨレベ
ル出力となるので、Ｔ１のＨレベル出力保持期間とな
る。その他のＴｋクロックは（ｋ−１）番目の入力信号
を反転して入力するＡＮＤ回路４９、５０、７１によ
り、Ｌレベル出力の保持期間となる。
るために制御信号２にＨレベルを入力する期間は、出力
信号６０、６１、６２、７４のすべてがＨレベル又はＬ
レベルに保持されるため、ＡＮＤ回路４８のみがＨレベ
ル出力となるので、Ｔ１のＨレベル出力保持期間とな
る。その他のＴｋクロックは（ｋ−１）番目の入力信号
を反転して入力するＡＮＤ回路４９、５０、７１によ
り、Ｌレベル出力の保持期間となる。
【００２８】したがって、制御信号２のＨレベル入力期
間で、Ｎ相クロックＴ１のＨレベル出力期間も決定され
るが、制御信号２をＬレベルに戻して、Ｎ相クロックＴ
１のＨレベル出力期間を終了する際は、Ｎ分の１分周回
路３６、３７、遅延回路３８と３９、４０と４１、６８
と６９により、基準クロック又は基準クロックを反転し
たクロックのうちのどちらか先に来た方の立ち上がりエ
ッジをうけて、Ｎ分の１周期ずれてセット又はリセット
状態から復帰する。この結果、Ｎ相クロックＴ１のＨレ
ベル出力期間は３１の基本パルス幅の奇数倍、偶数倍の
どちらの整数倍にでも設定することができる。
間で、Ｎ相クロックＴ１のＨレベル出力期間も決定され
るが、制御信号２をＬレベルに戻して、Ｎ相クロックＴ
１のＨレベル出力期間を終了する際は、Ｎ分の１分周回
路３６、３７、遅延回路３８と３９、４０と４１、６８
と６９により、基準クロック又は基準クロックを反転し
たクロックのうちのどちらか先に来た方の立ち上がりエ
ッジをうけて、Ｎ分の１周期ずれてセット又はリセット
状態から復帰する。この結果、Ｎ相クロックＴ１のＨレ
ベル出力期間は３１の基本パルス幅の奇数倍、偶数倍の
どちらの整数倍にでも設定することができる。
【００２９】
【発明の効果】以上説明したように、本発明のクロック
ジェネレータは、基準クロックとそれを反転したクロッ
クに同期して基準クロックを分周する分周回路の出力信
号をＨレベル固定又はＬレベル固定に制御する信号を生
成する制御回路と、分周回路の出力信号の排他的論理和
をとる排他的論理和回路とを備えることにより、Ｎ相ク
ロックの出力レベルを基準クロックとその反転クロック
に同期して変化させることができるので、従来のような
基準パルス幅より狭いひげ状のパルスが発生することは
ない。また、Ｎ相クロックの第１相のクロックのＨレベ
ル出力期間を基本パルス幅の奇数倍及び偶数倍を含む整
数倍に設定できるので、メモリのアクセスサイクルを細
かく制御することができる。
ジェネレータは、基準クロックとそれを反転したクロッ
クに同期して基準クロックを分周する分周回路の出力信
号をＨレベル固定又はＬレベル固定に制御する信号を生
成する制御回路と、分周回路の出力信号の排他的論理和
をとる排他的論理和回路とを備えることにより、Ｎ相ク
ロックの出力レベルを基準クロックとその反転クロック
に同期して変化させることができるので、従来のような
基準パルス幅より狭いひげ状のパルスが発生することは
ない。また、Ｎ相クロックの第１相のクロックのＨレベ
ル出力期間を基本パルス幅の奇数倍及び偶数倍を含む整
数倍に設定できるので、メモリのアクセスサイクルを細
かく制御することができる。
【図１】本発明に係るクロックジェネレータのブロック
図
図
【図２】本発明の第１の実施形態に係る２相クロックジ
ェネレータの回路図
ェネレータの回路図
【図３】図２の２相クロックジェネレータのタイミング
チャート
チャート
【図４】従来のクロックジェネレータの回路図
【図５】従来のクロックジェネレータのタイミングチャ
ート
ート
【図６】本発明の第２の実施形態に係る４相クロックジ
ェネレータの回路図
ェネレータの回路図
【図７】図６の４相クロックジェネレータのタイミング
チャート
チャート
【図８】本発明の第３の実施形態に係るＮ相クロックジ
ェネレータの回路図
ェネレータの回路図
【図９】図８のＮ相クロックジェネレータのタイミング
チャート
チャート
【符号の説明】 １ 基準クロック ３ ＮＯＲ回路 ５，２３ インバータ回路 ６，７，１７ ＮＡＮＤ回路 １１ クロック生成回路 １４，１６ フリップフロップ回路 １８ ＯＲ回路 １９ ＡＮＤ回路 ２４，３３ 排他的論理和回路 ２６ 分周回路 ２７ 制御回路 ３２ ４分の１周期遅延回路 ３４ デコーダ回路 ３５ ４相クロック生成回路 ３６，３７ ４分の１分周回路 ３８，３９，４０，４１，４２，４３ ４分の１周期位
相遅延回路 ４４，４５，４６，４７ 排他的論理和回路 ４８ ＡＮＤ回路 ６４ Ｎ分の１周期遅延回路 ６５，７０ 排他的論理和回路 ６６ デコーダ回路 ６７ Ｎ相クロック生成回路 ６８，６９ Ｎ分の１周期位相遅延回路
相遅延回路 ４４，４５，４６，４７ 排他的論理和回路 ４８ ＡＮＤ回路 ６４ Ｎ分の１周期遅延回路 ６５，７０ 排他的論理和回路 ６６ デコーダ回路 ６７ Ｎ相クロック生成回路 ６８，６９ Ｎ分の１周期位相遅延回路
Claims (3)
- 【請求項１】 基準クロックとそれを反転したクロック
とに同期して基準クロックを２分の１分周し、互いに半
周期位相がずれた２つの信号を出力する分周回路と、前
記分周回路の２つの出力信号を共にＨレベル又はＬレベ
ルに制御する信号を生成する制御回路と、前記分周回路
の２つの出力信号の排他的論理和をとる排他的論理和回
路とを備え、前記基準クロックと、それを反転したクロ
ックとに同期して、生成する２相クロックの出力状態を
変化させることを特徴とするクロックジェネレータ。 - 【請求項２】 基準クロックとそれを反転したクロック
とに同期して基準クロックを４分の１分周し、互いに４
分の１周期位相がずれた４つの信号を出力する分周回路
と、前記基準クロックとそれを反転したクロックとに同
期して前段の出力信号を４分の１周期遅延する遅延回路
と、前記分周回路と前記遅延回路の出力信号をすべてＨ
レベル又はＬレベルに制御する信号を生成する制御回路
と、前記分周回路の４つの出力信号と前記遅延回路の４
つの出力信号との排他的論理和をとる排他的論理和回路
と、前記排他的論理和回路の４つの出力信号を入力とし
て、第１相から第４相までのクロックのそれぞれの出力
を制御するデコーダ回路で構成されたクロック生成回路
とを備え、前記基準クロックと、それを反転したクロッ
クとに同期して、生成する４相のクロックの出力状態を
変化させることを特徴とするクロックジェネレータ。 - 【請求項３】 任意の数Ｎ相のクロックを生成すると
き、基準クロックとそれを反転したクロックとに同期し
て基準クロックをＮ分の１分周し、互いにＮ分の１周期
位相がずれたＮ個の信号を出力する分周回路と、前記基
準クロックとそれを反転したクロックとに同期して前段
の出力信号をＮ分の１周期遅延する遅延回路と、前記分
周回路と前記遅延回路の出力信号をすべてＨレベル又は
Ｌレベルに制御する信号を生成する制御回路と、前記分
周回路のＮ個の出力信号と前記遅延回路のＮ個の出力信
号との排他的論理和をとる排他的論理和回路と、前記排
他的論理和回路のＮ個の出力信号を入力として、第１相
から第Ｎ相までのクロックのそれぞれの出力を制御する
デコーダ回路で構成されたクロック生成回路とを備え、
基準クロックと、それを反転したクロックに同期して、
生成するＮ相のクロックの出力状態を変化させることを
特徴とするクロックジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9360827A JPH11195969A (ja) | 1997-12-26 | 1997-12-26 | クロックジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9360827A JPH11195969A (ja) | 1997-12-26 | 1997-12-26 | クロックジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195969A true JPH11195969A (ja) | 1999-07-21 |
Family
ID=18471094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9360827A Pending JPH11195969A (ja) | 1997-12-26 | 1997-12-26 | クロックジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002370361A (ja) * | 2001-06-15 | 2002-12-24 | Canon Inc | 記録ヘッド、その記録ヘッドを有するヘッドカートリッジ、その記録ヘッドを用いた記録装置、及び、記録ヘッド素子基板 |
-
1997
- 1997-12-26 JP JP9360827A patent/JPH11195969A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002370361A (ja) * | 2001-06-15 | 2002-12-24 | Canon Inc | 記録ヘッド、その記録ヘッドを有するヘッドカートリッジ、その記録ヘッドを用いた記録装置、及び、記録ヘッド素子基板 |
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