JPH11202004A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH11202004A JPH11202004A JP689298A JP689298A JPH11202004A JP H11202004 A JPH11202004 A JP H11202004A JP 689298 A JP689298 A JP 689298A JP 689298 A JP689298 A JP 689298A JP H11202004 A JPH11202004 A JP H11202004A
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Abstract
(57)【要約】
【課題】 入力電圧と基準電圧との差が過大になって
も、コンパレータ回路が正常に動作するようにするこ
と。 【解決手段】 第１のＮＰＮトランジスタＱ1 と第２の
ＮＰＮトランジスタＱ2により差動増幅回路を構成し、
前記第１のＮＰＮトランジスタＱ1 のベースをＮチャネ
ルＭＯＳトランジスタＱ6 のソースに接続し、前記第２
のＮＰＮトランジスタＱ2 のベースを基準電圧端子３に
接続し、前記ＮチャネルＭＯＳトランジスタＱ6 のドレ
インを入力端子２に接続し、前記ＮチャネルＭＯＳトラ
ンジスタＱ 6 のゲートをゲート電源に接続し、該ゲート
電源の電圧値を前記基準電圧に前記ＮチャネルＭＯＳト
ランジスタＱ6 のゲート・ソース間しきい電圧を加えた
値より大きい電圧値に設定することを特徴とするコンパ
レータ回路。
も、コンパレータ回路が正常に動作するようにするこ
と。 【解決手段】 第１のＮＰＮトランジスタＱ1 と第２の
ＮＰＮトランジスタＱ2により差動増幅回路を構成し、
前記第１のＮＰＮトランジスタＱ1 のベースをＮチャネ
ルＭＯＳトランジスタＱ6 のソースに接続し、前記第２
のＮＰＮトランジスタＱ2 のベースを基準電圧端子３に
接続し、前記ＮチャネルＭＯＳトランジスタＱ6 のドレ
インを入力端子２に接続し、前記ＮチャネルＭＯＳトラ
ンジスタＱ 6 のゲートをゲート電源に接続し、該ゲート
電源の電圧値を前記基準電圧に前記ＮチャネルＭＯＳト
ランジスタＱ6 のゲート・ソース間しきい電圧を加えた
値より大きい電圧値に設定することを特徴とするコンパ
レータ回路。
Description
【０００１】
【発明の属する技術分野】本発明は、コンパレータ回路
に関し、特に、入力電圧と基準電圧との差が過大になっ
ても正常に動作する技術に関するものである。
に関し、特に、入力電圧と基準電圧との差が過大になっ
ても正常に動作する技術に関するものである。
【０００２】
【従来の技術】従来から集積回路用コンパレータ回路が
使用されている。図６はこの集積回路用コンパレータ回
路の従来例を示している。図６において、プラス電源
（ＶCC）端子３１と接地点との間にトランジスタＱ 31〜
トランジスタＱ35からなるコンパレータ回路が形成され
ている。一対のＮＰＮトランジスタＱ31、Ｑ32は差動増
幅をするように接続されている。入力端子３２はトラン
ジスタＱ31のベースに接続され、基準電圧端子３３はト
ランジスタＱ 32のベース端子に接続されている。電流源
３４はトランジスタＱ31及びトランジスタＱ32のエミッ
タ電流を供給している。
使用されている。図６はこの集積回路用コンパレータ回
路の従来例を示している。図６において、プラス電源
（ＶCC）端子３１と接地点との間にトランジスタＱ 31〜
トランジスタＱ35からなるコンパレータ回路が形成され
ている。一対のＮＰＮトランジスタＱ31、Ｑ32は差動増
幅をするように接続されている。入力端子３２はトラン
ジスタＱ31のベースに接続され、基準電圧端子３３はト
ランジスタＱ 32のベース端子に接続されている。電流源
３４はトランジスタＱ31及びトランジスタＱ32のエミッ
タ電流を供給している。
【０００３】一対のＰＮＰトランジスタＱ33、Ｑ34は、
カレントミラーを構成し、一対のトランジスタＱ31、Ｑ
32の負荷になっている。トランジスタＱ33、Ｑ34のエミ
ッタは電源端子３１に接続されている。トランジスタＱ
33とトランジスタＱ34は同じ特性のものであるので、ト
ランジスタＱ33とトランジスタＱ34のコレクタ電流は等
しくなっている。トランジスタＱ33、Ｑ34のベース電流
がトランジスタＱ33、Ｑ34のコレクタ電流に比してはる
かに小さいので、入力端子３２に印加される入力電圧が
基準電圧端子３３に印加される基準電圧と等しいとき
は、トランジスタＱ31のコレクタ電流とトランジスタＱ
32のコレクタ電流とが等しいので、トランジスタＱ31の
コレクタ電流は全てトランジスタＱ33に流れ、ＰＮＰト
ランジスタＱ35のベース電流が流れないため、トランジ
スタＱ35はオフとなる。このため、出力端子３６の電圧
はＬレベルになる。なお、電流源３５はトランジスタＱ
35のコレクタ側負荷になっている。
カレントミラーを構成し、一対のトランジスタＱ31、Ｑ
32の負荷になっている。トランジスタＱ33、Ｑ34のエミ
ッタは電源端子３１に接続されている。トランジスタＱ
33とトランジスタＱ34は同じ特性のものであるので、ト
ランジスタＱ33とトランジスタＱ34のコレクタ電流は等
しくなっている。トランジスタＱ33、Ｑ34のベース電流
がトランジスタＱ33、Ｑ34のコレクタ電流に比してはる
かに小さいので、入力端子３２に印加される入力電圧が
基準電圧端子３３に印加される基準電圧と等しいとき
は、トランジスタＱ31のコレクタ電流とトランジスタＱ
32のコレクタ電流とが等しいので、トランジスタＱ31の
コレクタ電流は全てトランジスタＱ33に流れ、ＰＮＰト
ランジスタＱ35のベース電流が流れないため、トランジ
スタＱ35はオフとなる。このため、出力端子３６の電圧
はＬレベルになる。なお、電流源３５はトランジスタＱ
35のコレクタ側負荷になっている。
【０００４】一方、入力電圧が基準電圧より大きくなる
と、トランジスタＱ31のコレクタ電流がトランジスタＱ
32のコレクタ電流より大きくなるが、トランジスタＱ33
のコレクタ電流がトランジスタＱ32のコレクタ電流に等
しいので、トランジスタＱ31のコレクタ電流とトランジ
スタＱ33のコレクタ電流との差に等しい電流がトランジ
スタＱ35のベース電流として流れる。このため、トラン
ジスタＱ35がオンとなるので、出力端子３６がＨレベル
となる。逆に、入力電圧が基準電圧より小さくなると、
トランジスタＱ35のベース電流が流れなくなる。このた
め、トランジスタＱ35がオフとなるので、出力端子３６
がＬレベルとなる。
と、トランジスタＱ31のコレクタ電流がトランジスタＱ
32のコレクタ電流より大きくなるが、トランジスタＱ33
のコレクタ電流がトランジスタＱ32のコレクタ電流に等
しいので、トランジスタＱ31のコレクタ電流とトランジ
スタＱ33のコレクタ電流との差に等しい電流がトランジ
スタＱ35のベース電流として流れる。このため、トラン
ジスタＱ35がオンとなるので、出力端子３６がＨレベル
となる。逆に、入力電圧が基準電圧より小さくなると、
トランジスタＱ35のベース電流が流れなくなる。このた
め、トランジスタＱ35がオフとなるので、出力端子３６
がＬレベルとなる。
【０００５】
【発明が解決しようとする課題】しかし、上述の従来例
では、前記入力電圧が前記ＶCCまで上昇すると、トラン
ジスタＱ31のベース電圧が前記ＶCCになるので、トラン
ジスタＱ31のエミッタ電圧がＶCC−ＶBE31となる。なお
ＶBE31はトランジスタＱ31のベース・エミッタ間電圧で
ある。また、トランジスタＱ31のコレクタ・エミッタ間
電圧は、トランジスタＱ31のコレクタ・エミッタ間飽和
電圧ＶCEsat31 より小さくならないので、トランジスタ
Ｑ31のコレクタ電圧はＶCC−ＶBE31＋ＶCEsat31 とな
る。一方、トランジスタＱ35のエミッタがＶCCに接続さ
れているので、トランジスタＱ35がオンとなるときのト
ランジスタＱ35のベース電圧は、ＶCC−ＶBE35となる。
なお、ＶBE35はトランジスタＱ35のエミッタ・ベース間
電圧である。また、通常ＶBE31とＶBE35は、ほぼ等し
い。また、トランジスタＱ35のベースがトランジスタＱ
31のコレクタに接続されているので、トランジスタＱ35
のベース電圧が上述のＶCC−ＶBE35より高くなるとき
は、トランジスタＱ35がオフとなり、出力端子３６がＬ
レベルとなり、コンパレータ回路が誤動作する。したが
って、本願発明の課題は、上述の従来例の欠点をなく
し、入力電圧と基準電圧との差が過大になっても正常に
動作するコンパレータ回路を提供することである。
では、前記入力電圧が前記ＶCCまで上昇すると、トラン
ジスタＱ31のベース電圧が前記ＶCCになるので、トラン
ジスタＱ31のエミッタ電圧がＶCC−ＶBE31となる。なお
ＶBE31はトランジスタＱ31のベース・エミッタ間電圧で
ある。また、トランジスタＱ31のコレクタ・エミッタ間
電圧は、トランジスタＱ31のコレクタ・エミッタ間飽和
電圧ＶCEsat31 より小さくならないので、トランジスタ
Ｑ31のコレクタ電圧はＶCC−ＶBE31＋ＶCEsat31 とな
る。一方、トランジスタＱ35のエミッタがＶCCに接続さ
れているので、トランジスタＱ35がオンとなるときのト
ランジスタＱ35のベース電圧は、ＶCC−ＶBE35となる。
なお、ＶBE35はトランジスタＱ35のエミッタ・ベース間
電圧である。また、通常ＶBE31とＶBE35は、ほぼ等し
い。また、トランジスタＱ35のベースがトランジスタＱ
31のコレクタに接続されているので、トランジスタＱ35
のベース電圧が上述のＶCC−ＶBE35より高くなるとき
は、トランジスタＱ35がオフとなり、出力端子３６がＬ
レベルとなり、コンパレータ回路が誤動作する。したが
って、本願発明の課題は、上述の従来例の欠点をなく
し、入力電圧と基準電圧との差が過大になっても正常に
動作するコンパレータ回路を提供することである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本願の第１の発明の構成は、第１のＮＰＮトランジ
スタと第２のＮＰＮトランジスタにより差動増幅回路を
構成し、前記第１のＮＰＮトランジスタのベースをＮチ
ャネルＭＯＳトランジスタのソースに接続し、前記第２
のＮＰＮトランジスタのベースを基準電圧端子に接続
し、前記ＮチャネルＭＯＳトランジスタのドレインを入
力端子に接続し、前記ＮチャネルＭＯＳトランジスタの
ゲートをゲート電源に接続し、該ゲート電源の電圧値を
前記基準電圧に前記ＮチャネルＭＯＳトランジスタのゲ
ート・ソース間しきい電圧を加えた値より大きい電圧値
に設定することを特徴とするコンパレータ回路である。
め、本願の第１の発明の構成は、第１のＮＰＮトランジ
スタと第２のＮＰＮトランジスタにより差動増幅回路を
構成し、前記第１のＮＰＮトランジスタのベースをＮチ
ャネルＭＯＳトランジスタのソースに接続し、前記第２
のＮＰＮトランジスタのベースを基準電圧端子に接続
し、前記ＮチャネルＭＯＳトランジスタのドレインを入
力端子に接続し、前記ＮチャネルＭＯＳトランジスタの
ゲートをゲート電源に接続し、該ゲート電源の電圧値を
前記基準電圧に前記ＮチャネルＭＯＳトランジスタのゲ
ート・ソース間しきい電圧を加えた値より大きい電圧値
に設定することを特徴とするコンパレータ回路である。
【０００７】上記第１の発明の構成により、前記第１の
ＮＰＮトランジスタのベースはＮチャネルＭＯＳトラン
ジスタのソース・ドレインを介して入力端子に接続され
る。また、前記ＮチャネルＭＯＳトランジスタのゲート
をゲート電源に接続し、前記第２のＮＰＮトランジスタ
のベースを基準電圧端子に接続し、前記ゲート電源の電
圧値を前記基準電圧に前記ＮチャネルＭＯＳトランジス
タのゲート・ソース間しきい電圧を加えた値より大きい
電圧値に設定している。このため、前記ＮチャネルＭＯ
Ｓトランジスタのソース・ドレイン間が導通しているの
で、入力電圧（入力端子の電圧）と基準電圧との差が過
大になり、入力電圧が、前記第１のＮＰＮトランジスタ
をオンにする方向に大きく変化し、前記ゲート電源の電
圧以上になると、前記第１のＮＰＮトランジスタのベー
ス電圧が ＶGn−Ｖthn にクランプされる。ただし、ＶGnは前記ゲート電源の電
圧であり、Ｖthn は前記ＮチャネルＭＯＳトランジスタ
のゲート・ソース間しきい電圧（スレッショルド電圧）
である。このため、前記第１のＮＰＮトランジスタのコ
レクタの電圧が過度に上昇することを防ぐことができ
る。
ＮＰＮトランジスタのベースはＮチャネルＭＯＳトラン
ジスタのソース・ドレインを介して入力端子に接続され
る。また、前記ＮチャネルＭＯＳトランジスタのゲート
をゲート電源に接続し、前記第２のＮＰＮトランジスタ
のベースを基準電圧端子に接続し、前記ゲート電源の電
圧値を前記基準電圧に前記ＮチャネルＭＯＳトランジス
タのゲート・ソース間しきい電圧を加えた値より大きい
電圧値に設定している。このため、前記ＮチャネルＭＯ
Ｓトランジスタのソース・ドレイン間が導通しているの
で、入力電圧（入力端子の電圧）と基準電圧との差が過
大になり、入力電圧が、前記第１のＮＰＮトランジスタ
をオンにする方向に大きく変化し、前記ゲート電源の電
圧以上になると、前記第１のＮＰＮトランジスタのベー
ス電圧が ＶGn−Ｖthn にクランプされる。ただし、ＶGnは前記ゲート電源の電
圧であり、Ｖthn は前記ＮチャネルＭＯＳトランジスタ
のゲート・ソース間しきい電圧（スレッショルド電圧）
である。このため、前記第１のＮＰＮトランジスタのコ
レクタの電圧が過度に上昇することを防ぐことができ
る。
【０００８】このため、前記入力電圧がＶG 以上になっ
ても前記第１及び第２のＮＰＮトランジスタによる差動
増幅回路のうち前記第１のＮＰＮトランジスタのコレク
タ側の出力信号を増幅する、次の増幅段のトランジスタ
が誤動作することを防ぐことができる。更に、コンパレ
ータ回路の通常動作時では、第１のＮＰＮトランジスタ
のベース電流が微小で、ＮチャネルＭＯＳトランジスタ
のオン抵抗が小さいので、ＮチャネルＭＯＳトランジス
タのソース・ドレイン間の電圧降下を無視することがで
きる。このため、ＮチャネルＭＯＳトランジスタによる
コンパレータ回路のオフセット電圧の変化は通常無視す
ることができる程度である。
ても前記第１及び第２のＮＰＮトランジスタによる差動
増幅回路のうち前記第１のＮＰＮトランジスタのコレク
タ側の出力信号を増幅する、次の増幅段のトランジスタ
が誤動作することを防ぐことができる。更に、コンパレ
ータ回路の通常動作時では、第１のＮＰＮトランジスタ
のベース電流が微小で、ＮチャネルＭＯＳトランジスタ
のオン抵抗が小さいので、ＮチャネルＭＯＳトランジス
タのソース・ドレイン間の電圧降下を無視することがで
きる。このため、ＮチャネルＭＯＳトランジスタによる
コンパレータ回路のオフセット電圧の変化は通常無視す
ることができる程度である。
【０００９】更に、第２の発明の構成は、第１のＰＮＰ
トランジスタと第２のＰＮＰトランジスタにより差動増
幅回路を構成し、前記第１のＰＮＰトランジスタのベー
スをＰチャネルＭＯＳトランジスタのソースに接続し、
前記第２のＰＮＰトランジスタのベースを基準電圧端子
に接続し、前記ＰチャネルＭＯＳトランジスタのドレイ
ンを入力端子に接続し、前記ＰチャネルＭＯＳトランジ
スタのゲートをゲート電源に接続し、該ゲート電源の電
圧値を前記基準電圧から前記ＰチャネルＭＯＳトランジ
スタのゲート・ソース間しきい電圧を減じた値より小さ
い電圧値に設定することを特徴とするコンパレータ回路
である。
トランジスタと第２のＰＮＰトランジスタにより差動増
幅回路を構成し、前記第１のＰＮＰトランジスタのベー
スをＰチャネルＭＯＳトランジスタのソースに接続し、
前記第２のＰＮＰトランジスタのベースを基準電圧端子
に接続し、前記ＰチャネルＭＯＳトランジスタのドレイ
ンを入力端子に接続し、前記ＰチャネルＭＯＳトランジ
スタのゲートをゲート電源に接続し、該ゲート電源の電
圧値を前記基準電圧から前記ＰチャネルＭＯＳトランジ
スタのゲート・ソース間しきい電圧を減じた値より小さ
い電圧値に設定することを特徴とするコンパレータ回路
である。
【００１０】上記第２の発明の構成により、前記第１の
ＰＮＰトランジスタのベースはＰチャネルＭＯＳトラン
ジスタのソース・ドレインを介して入力端子に接続され
る。また、前記ＰチャネルＭＯＳトランジスタのゲート
をゲート電源に接続し、前記第２のＰＮＰトランジスタ
のベースを基準電圧端子に接続し、前記ゲート電源の電
圧値を前記基準電圧からに前記ＰチャネルＭＯＳトラン
ジスタのゲート・ソース間しきい電圧を減じた値より小
さい電圧値に設定している。このため、前記Ｐチャネル
ＭＯＳトランジスタのソース・ドレイン間が導通してい
るので、入力電圧（入力端子の電圧）と基準電圧との差
が過大になり、入力電圧が、前記第１のＰＮＰトランジ
スタをオンにする方向に大きく変化し、前記ゲート電源
の電圧以下になると、前記第１のＰＮＰトランジスタの
ベース電圧が ＶGp＋Ｖthp にクランプされる。ただし、ＶGpは前記ゲート電源の電
圧であり、Ｖthp は前記ＰチャネルＭＯＳトランジスタ
のゲート・ソース間しきい電圧（スレッショルド電圧）
である。このため、前記第１のＰＮＰトランジスタのコ
レクタの電圧が過度に下降することを防ぐことができ
る。
ＰＮＰトランジスタのベースはＰチャネルＭＯＳトラン
ジスタのソース・ドレインを介して入力端子に接続され
る。また、前記ＰチャネルＭＯＳトランジスタのゲート
をゲート電源に接続し、前記第２のＰＮＰトランジスタ
のベースを基準電圧端子に接続し、前記ゲート電源の電
圧値を前記基準電圧からに前記ＰチャネルＭＯＳトラン
ジスタのゲート・ソース間しきい電圧を減じた値より小
さい電圧値に設定している。このため、前記Ｐチャネル
ＭＯＳトランジスタのソース・ドレイン間が導通してい
るので、入力電圧（入力端子の電圧）と基準電圧との差
が過大になり、入力電圧が、前記第１のＰＮＰトランジ
スタをオンにする方向に大きく変化し、前記ゲート電源
の電圧以下になると、前記第１のＰＮＰトランジスタの
ベース電圧が ＶGp＋Ｖthp にクランプされる。ただし、ＶGpは前記ゲート電源の電
圧であり、Ｖthp は前記ＰチャネルＭＯＳトランジスタ
のゲート・ソース間しきい電圧（スレッショルド電圧）
である。このため、前記第１のＰＮＰトランジスタのコ
レクタの電圧が過度に下降することを防ぐことができ
る。
【００１１】このため、前記入力電圧がＶGp以下になっ
ても前記第１及び第２のＰＮＰトランジスタによる差動
増幅回路のうち前記第１のＰＮＰトランジスタのコレク
タ側の出力信号を増幅する、次の増幅段のトランジスタ
が誤動作することを防ぐことができる。更に、コンパレ
ータ回路の通常動作時では、第１のＰＮＰトランジスタ
のベース電流が微小で、ＰチャネルＭＯＳトランジスタ
のオン抵抗が小さいので、ＰチャネルＭＯＳトランジス
タのソース・ドレイン間の電圧降下を無視することがで
きる。このため、ＰチャネルＭＯＳトランジスタによる
コンパレータ回路のオフセット電圧の変化は通常無視す
ることができる程度である。
ても前記第１及び第２のＰＮＰトランジスタによる差動
増幅回路のうち前記第１のＰＮＰトランジスタのコレク
タ側の出力信号を増幅する、次の増幅段のトランジスタ
が誤動作することを防ぐことができる。更に、コンパレ
ータ回路の通常動作時では、第１のＰＮＰトランジスタ
のベース電流が微小で、ＰチャネルＭＯＳトランジスタ
のオン抵抗が小さいので、ＰチャネルＭＯＳトランジス
タのソース・ドレイン間の電圧降下を無視することがで
きる。このため、ＰチャネルＭＯＳトランジスタによる
コンパレータ回路のオフセット電圧の変化は通常無視す
ることができる程度である。
【００１２】更に、第３の発明の構成は、第１のＮＰＮ
トランジスタと第２のＮＰＮトランジスタにより差動増
幅回路を構成し、前記第１のＮＰＮトランジスタのベー
スを第１のＮチャネルＭＯＳトランジスタのソースに接
続し、前記第２のＮＰＮトランジスタのベースを第２の
ＮチャネルＭＯＳトランジスタのソースに接続し、前記
第１のＮチャネルＭＯＳトランジスタのドレインを入力
端子に接続し、前記第２のＮチャネルＭＯＳトランジス
タのドレインを基準電圧端子に接続し、前記第１のＮチ
ャネルＭＯＳトランジスタのゲートを第１のゲート電源
に接続し、前記第２のＮチャネルＭＯＳトランジスタの
ゲートを第２のゲート電源に接続し、前記第１のゲート
電源の電圧値及び前記第２のゲート電源の電圧値を前記
基準電圧に前記ＮチャネルＭＯＳトランジスタのゲート
・ソース間しきい電圧を加えた値より大きい電圧値に設
定することを特徴とするコンパレータ回路である。
トランジスタと第２のＮＰＮトランジスタにより差動増
幅回路を構成し、前記第１のＮＰＮトランジスタのベー
スを第１のＮチャネルＭＯＳトランジスタのソースに接
続し、前記第２のＮＰＮトランジスタのベースを第２の
ＮチャネルＭＯＳトランジスタのソースに接続し、前記
第１のＮチャネルＭＯＳトランジスタのドレインを入力
端子に接続し、前記第２のＮチャネルＭＯＳトランジス
タのドレインを基準電圧端子に接続し、前記第１のＮチ
ャネルＭＯＳトランジスタのゲートを第１のゲート電源
に接続し、前記第２のＮチャネルＭＯＳトランジスタの
ゲートを第２のゲート電源に接続し、前記第１のゲート
電源の電圧値及び前記第２のゲート電源の電圧値を前記
基準電圧に前記ＮチャネルＭＯＳトランジスタのゲート
・ソース間しきい電圧を加えた値より大きい電圧値に設
定することを特徴とするコンパレータ回路である。
【００１３】上記第３の発明の構成により、上記第１の
発明の構成による作用とともに、前記第２のＮＰＮトラ
ンジスタのベースを第２のＮチャネルＭＯＳトランジス
タのソースに接続し、前記第２のＮチャネルＭＯＳトラ
ンジスタのドレインを基準電圧端子に接続し、前記第２
のＮチャネルＭＯＳトランジスタのゲートを第２のゲー
ト電源に接続し、前記第１のゲート電源の電圧値及び前
記第２のゲート電源の電圧値を前記基準電圧に前記Ｎチ
ャネルＭＯＳトランジスタのゲート・ソース間しきい電
圧を加えた値より大きい電圧値に設定している。このた
め、第１のＮＰＮトランジスタのベースのみならず、第
２のＮＰＮトランジスタのベースにもＮチャネルＭＯＳ
トランジスタを接続しているので、両方のＮチャネルＭ
ＯＳトランジスタの電圧降下が互いに相殺されるため、
コンパレータ回路のオフセット電圧の変化をほぼ無くす
ことができる。
発明の構成による作用とともに、前記第２のＮＰＮトラ
ンジスタのベースを第２のＮチャネルＭＯＳトランジス
タのソースに接続し、前記第２のＮチャネルＭＯＳトラ
ンジスタのドレインを基準電圧端子に接続し、前記第２
のＮチャネルＭＯＳトランジスタのゲートを第２のゲー
ト電源に接続し、前記第１のゲート電源の電圧値及び前
記第２のゲート電源の電圧値を前記基準電圧に前記Ｎチ
ャネルＭＯＳトランジスタのゲート・ソース間しきい電
圧を加えた値より大きい電圧値に設定している。このた
め、第１のＮＰＮトランジスタのベースのみならず、第
２のＮＰＮトランジスタのベースにもＮチャネルＭＯＳ
トランジスタを接続しているので、両方のＮチャネルＭ
ＯＳトランジスタの電圧降下が互いに相殺されるため、
コンパレータ回路のオフセット電圧の変化をほぼ無くす
ことができる。
【００１４】更に、第４の発明の構成は、第１のＰＮＰ
トランジスタと第２のＰＮＰトランジスタにより差動増
幅回路を構成し、前記第１のＰＮＰトランジスタのベー
スを第１のＰチャネルＭＯＳトランジスタのソースに接
続し、前記第２のＰＮＰトランジスタのベースを第２の
ＰチャネルＭＯＳトランジスタのソースに接続し、前記
第１のＰチャネルＭＯＳトランジスタのドレインを入力
端子に接続し、前記第２のＰチャネルＭＯＳトランジス
タのドレインを基準電圧端子に接続し、前記第１のＰチ
ャネルＭＯＳトランジスタのゲートを第１のゲート電源
に接続し、前記第２のＰチャネルＭＯＳトランジスタの
ゲートを第２のゲート電源に接続し、前記第１のゲート
電源の電圧値及び前記第２のゲート電源の電圧値を前記
基準電圧から前記ＰチャネルＭＯＳトランジスタのゲー
ト・ソース間しきい電圧を減じた値より小さい電圧値に
設定することを特徴とするコンパレータ回路である。
トランジスタと第２のＰＮＰトランジスタにより差動増
幅回路を構成し、前記第１のＰＮＰトランジスタのベー
スを第１のＰチャネルＭＯＳトランジスタのソースに接
続し、前記第２のＰＮＰトランジスタのベースを第２の
ＰチャネルＭＯＳトランジスタのソースに接続し、前記
第１のＰチャネルＭＯＳトランジスタのドレインを入力
端子に接続し、前記第２のＰチャネルＭＯＳトランジス
タのドレインを基準電圧端子に接続し、前記第１のＰチ
ャネルＭＯＳトランジスタのゲートを第１のゲート電源
に接続し、前記第２のＰチャネルＭＯＳトランジスタの
ゲートを第２のゲート電源に接続し、前記第１のゲート
電源の電圧値及び前記第２のゲート電源の電圧値を前記
基準電圧から前記ＰチャネルＭＯＳトランジスタのゲー
ト・ソース間しきい電圧を減じた値より小さい電圧値に
設定することを特徴とするコンパレータ回路である。
【００１５】上記第４の発明の構成により、上記第２の
発明の構成による作用とともに、前記第２のＰＮＰトラ
ンジスタのベースを第２のＰチャネルＭＯＳトランジス
タのソースに接続し、前記第２のＰチャネルＭＯＳトラ
ンジスタのドレインを基準電圧端子に接続し、前記第２
のＰチャネルＭＯＳトランジスタのゲートを第２のゲー
ト電源に接続し、前記第１のゲート電源の電圧値及び前
記第２のゲート電源の電圧値を前記基準電圧から前記Ｐ
チャネルＭＯＳトランジスタのゲート・ソース間しきい
電圧を減じた値より小さい電圧値に設定している。この
ため、第１のＰＮＰトランジスタのベースのみならず、
第２のＰＮＰトランジスタのベースにもＰチャネルＭＯ
Ｓトランジスタを接続しているので、両方のＰチャネル
ＭＯＳトランジスタの電圧降下が互いに相殺されるた
め、コンパレータ回路のオフセット電圧の変化をほぼ無
くすことができる。
発明の構成による作用とともに、前記第２のＰＮＰトラ
ンジスタのベースを第２のＰチャネルＭＯＳトランジス
タのソースに接続し、前記第２のＰチャネルＭＯＳトラ
ンジスタのドレインを基準電圧端子に接続し、前記第２
のＰチャネルＭＯＳトランジスタのゲートを第２のゲー
ト電源に接続し、前記第１のゲート電源の電圧値及び前
記第２のゲート電源の電圧値を前記基準電圧から前記Ｐ
チャネルＭＯＳトランジスタのゲート・ソース間しきい
電圧を減じた値より小さい電圧値に設定している。この
ため、第１のＰＮＰトランジスタのベースのみならず、
第２のＰＮＰトランジスタのベースにもＰチャネルＭＯ
Ｓトランジスタを接続しているので、両方のＰチャネル
ＭＯＳトランジスタの電圧降下が互いに相殺されるた
め、コンパレータ回路のオフセット電圧の変化をほぼ無
くすことができる。
【００１６】
【発明の実施の形態】図１は本願発明の第１の実施の形
態に係わるコンパレータ回路を示している。図１におい
て、プラス電源（ＶCC）端子１と接地点との間にトラン
ジスタＱ1 〜トランジスタＱ6 からなるコンパレータ回
路が形成されている。一対のＮＰＮトランジスタＱ1 、
Ｑ2 は差動増幅をするように接続されている。入力端子
２はＮチャネルＭＯＳトランジスタＱ6 のドレインに接
続され、トランジスタＱ6 のソースはトランジスタＱ1
のベースに接続され、トランジスタＱ6 のゲートはゲー
ト電源ともなる電源端子１に接続されている。基準電圧
端子３はトランジスタＱ 2 のベースに接続されている。
このため、前記基準電圧に前記ＮチャネルＭＯＳトラン
ジスタのゲート・ソース間しきい電圧を加えた値より大
きい電圧値に前記ゲート電源の電圧値を設定することが
できる。電流源４は、トランジスタＱ1 、Ｑ2 のエミッ
タと接地点との間に接続され、トランジスタＱ1 及びト
ランジスタＱ2 のエミッタ電流を供給している。
態に係わるコンパレータ回路を示している。図１におい
て、プラス電源（ＶCC）端子１と接地点との間にトラン
ジスタＱ1 〜トランジスタＱ6 からなるコンパレータ回
路が形成されている。一対のＮＰＮトランジスタＱ1 、
Ｑ2 は差動増幅をするように接続されている。入力端子
２はＮチャネルＭＯＳトランジスタＱ6 のドレインに接
続され、トランジスタＱ6 のソースはトランジスタＱ1
のベースに接続され、トランジスタＱ6 のゲートはゲー
ト電源ともなる電源端子１に接続されている。基準電圧
端子３はトランジスタＱ 2 のベースに接続されている。
このため、前記基準電圧に前記ＮチャネルＭＯＳトラン
ジスタのゲート・ソース間しきい電圧を加えた値より大
きい電圧値に前記ゲート電源の電圧値を設定することが
できる。電流源４は、トランジスタＱ1 、Ｑ2 のエミッ
タと接地点との間に接続され、トランジスタＱ1 及びト
ランジスタＱ2 のエミッタ電流を供給している。
【００１７】一対のＰＮＰトランジスタＱ3 、Ｑ4 は、
カレントミラーを構成し、一対のトランジスタＱ1 、Ｑ
2 の負荷になっている。トランジスタＱ4 のベースとエ
ミッタは短絡されているので、トランジスタＱ4 はダイ
オードとして動作している。トランジスタＱ3 、Ｑ4 の
エミッタは電源端子１に接続され、トランジスタＱ3の
ベースがトランジスタＱ4 のベースに接続されている。
トランジスタＱ3 とトランジスタＱ4 は同じ特性のもの
であるので、トランジスタＱ3 のコレクタ電流はトラン
ジスタＱ4 のコレクタ電流に等しくなっている。
カレントミラーを構成し、一対のトランジスタＱ1 、Ｑ
2 の負荷になっている。トランジスタＱ4 のベースとエ
ミッタは短絡されているので、トランジスタＱ4 はダイ
オードとして動作している。トランジスタＱ3 、Ｑ4 の
エミッタは電源端子１に接続され、トランジスタＱ3の
ベースがトランジスタＱ4 のベースに接続されている。
トランジスタＱ3 とトランジスタＱ4 は同じ特性のもの
であるので、トランジスタＱ3 のコレクタ電流はトラン
ジスタＱ4 のコレクタ電流に等しくなっている。
【００１８】入力端子２に印加される入力電圧が基準電
圧端子３に印加される基準電圧と等しいときは、トラン
ジスタＱ1 のベース電流が微小なので、トランジスタＱ
6 のオン時のソース・ドレイン間電圧は無視できる程小
さいので、トランジスタＱ1のベース電圧とトランジス
タＱ2 のベース電圧が等しくなる。この結果、トランジ
スタＱ1 のコレクタ電流とトランジスタＱ2 のコレクタ
電流とが等しく、更に、トランジスタＱ3 、Ｑ4 のベー
ス電流がトランジスタＱ3、Ｑ4 のコレクタ電流に比し
てはるかに小さいので、トランジスタＱ1 のコレクタ電
流は全てトランジスタＱ3 に流れ、トランジスタＱ2 の
コレクタ電流は全てトランジスタＱ4 に流れる。このた
め、次段の増幅用ＰＮＰトランジスタＱ5 のベース電流
が流れないので、トランジスタＱ5 はオフとなるため、
出力端子６の電圧はＬレベルになる。なお、電流源５
は、トランジスタＱ5 のコレクタ電流を供給するもので
あり、抵抗で置き換え可能である。
圧端子３に印加される基準電圧と等しいときは、トラン
ジスタＱ1 のベース電流が微小なので、トランジスタＱ
6 のオン時のソース・ドレイン間電圧は無視できる程小
さいので、トランジスタＱ1のベース電圧とトランジス
タＱ2 のベース電圧が等しくなる。この結果、トランジ
スタＱ1 のコレクタ電流とトランジスタＱ2 のコレクタ
電流とが等しく、更に、トランジスタＱ3 、Ｑ4 のベー
ス電流がトランジスタＱ3、Ｑ4 のコレクタ電流に比し
てはるかに小さいので、トランジスタＱ1 のコレクタ電
流は全てトランジスタＱ3 に流れ、トランジスタＱ2 の
コレクタ電流は全てトランジスタＱ4 に流れる。このた
め、次段の増幅用ＰＮＰトランジスタＱ5 のベース電流
が流れないので、トランジスタＱ5 はオフとなるため、
出力端子６の電圧はＬレベルになる。なお、電流源５
は、トランジスタＱ5 のコレクタ電流を供給するもので
あり、抵抗で置き換え可能である。
【００１９】一方、入力電圧が基準電圧より大きくなる
と、上述のように通常はトランジスタＱ6 のオン抵抗に
よる電圧降下を無視できるので、トランジスタＱ1 のベ
ース電圧がトランジスタＱ2 のベース電圧より高くなる
ため、トランジスタＱ1 のコレクタ電流がトランジスタ
Ｑ2 のコレクタ電流より大きくなる。このため、トラン
ジスタＱ1 のコレクタ電流とトランジスタＱ3 のコレク
タ電流（トランジスタＱ2 のコレクタ電流に等しい。）
との差に等しい電流がトランジスタＱ5 のベース電流と
して流れる。このため、トランジスタＱ5 がオンとなる
ので、出力端子６がＨレベルとなる。
と、上述のように通常はトランジスタＱ6 のオン抵抗に
よる電圧降下を無視できるので、トランジスタＱ1 のベ
ース電圧がトランジスタＱ2 のベース電圧より高くなる
ため、トランジスタＱ1 のコレクタ電流がトランジスタ
Ｑ2 のコレクタ電流より大きくなる。このため、トラン
ジスタＱ1 のコレクタ電流とトランジスタＱ3 のコレク
タ電流（トランジスタＱ2 のコレクタ電流に等しい。）
との差に等しい電流がトランジスタＱ5 のベース電流と
して流れる。このため、トランジスタＱ5 がオンとなる
ので、出力端子６がＨレベルとなる。
【００２０】ＮチャネルＭＯＳトランジスタＱ6 はゲー
トが電源端子１に接続され、ドレインが入力端子２に接
続され、ソースがトランジスタＱ1 のベースに接続され
ている。このため、Ｖthn をトランジスタＱ6 のスレッ
ショルド電圧とすると、入力電圧が電源端子１の電圧Ｖ
CCを越えたときに、トランジスタＱ1 のベース電圧をＶ
CC−Ｖthn にクランプする。このため、トランジスタＱ
1 のコレクタ電圧（トランジスタＱ5 のベース電圧）が
Ｖcc−Ｖthn −ＶBE1 ＋ＶCEsat1となるので、トランジ
スタＱ5 がオンになる程度まで、トランジスタＱ5 のベ
ース電圧がＶCCから低下することができるため、トラン
ジスタＱ5 の誤動作を防止することができる。なお、Ｖ
BE1 はトランジスタＱ1 のベース・エミッタ間電圧であ
り、ＶCEsat1はトランジスタＱ1 のコレクタ・エミッタ
間飽和電圧である。
トが電源端子１に接続され、ドレインが入力端子２に接
続され、ソースがトランジスタＱ1 のベースに接続され
ている。このため、Ｖthn をトランジスタＱ6 のスレッ
ショルド電圧とすると、入力電圧が電源端子１の電圧Ｖ
CCを越えたときに、トランジスタＱ1 のベース電圧をＶ
CC−Ｖthn にクランプする。このため、トランジスタＱ
1 のコレクタ電圧（トランジスタＱ5 のベース電圧）が
Ｖcc−Ｖthn −ＶBE1 ＋ＶCEsat1となるので、トランジ
スタＱ5 がオンになる程度まで、トランジスタＱ5 のベ
ース電圧がＶCCから低下することができるため、トラン
ジスタＱ5 の誤動作を防止することができる。なお、Ｖ
BE1 はトランジスタＱ1 のベース・エミッタ間電圧であ
り、ＶCEsat1はトランジスタＱ1 のコレクタ・エミッタ
間飽和電圧である。
【００２１】また、入力電圧が基準電圧より小さくなる
と、トランジスタＱ5 のベース電流が流れなくなる。こ
の結果、トランジスタＱ5 がオフとなるので、出力端子
６がＬレベルとなる。更に、入力電圧がＶCCより小さい
ときは、上述のようにトランジスタＱ6 のソース・ドレ
イン間電圧が無視できるので、入力電圧がそのままトラ
ンジスタＱ1のベースに入力されるため、従来回路とま
ったく同じ動作となり、コンパレータ回路のオフセット
電圧の変化がない。なお、トランジスタＱ6 のゲートを
トランジスタＱ3 、Ｑ4 のベースに接続してもよい。こ
のようにするとゲート電源の電圧がＶCC−ＶBE4 とな
る。なおＶBE 3 はトランジスタＱ4 のエミッタ・ベース
間の電圧である。
と、トランジスタＱ5 のベース電流が流れなくなる。こ
の結果、トランジスタＱ5 がオフとなるので、出力端子
６がＬレベルとなる。更に、入力電圧がＶCCより小さい
ときは、上述のようにトランジスタＱ6 のソース・ドレ
イン間電圧が無視できるので、入力電圧がそのままトラ
ンジスタＱ1のベースに入力されるため、従来回路とま
ったく同じ動作となり、コンパレータ回路のオフセット
電圧の変化がない。なお、トランジスタＱ6 のゲートを
トランジスタＱ3 、Ｑ4 のベースに接続してもよい。こ
のようにするとゲート電源の電圧がＶCC−ＶBE4 とな
る。なおＶBE 3 はトランジスタＱ4 のエミッタ・ベース
間の電圧である。
【００２２】図２は第２の実施の形態のコンパレータ回
路を示している。図２に示すコンパレータ回路は図１に
示すコンパレータ回路の変形例である。図２において、
トランジスタＱ11〜Ｑ15は図１のトランジスタＱ1 〜Ｑ
5 に相当し、電流源１４、１５は図１の電流源４、５に
相当する。図１においてはＮチャネルＭＯＳトランジス
タＱ6 のＮチャネルを形成するＰ型基板はソースに接続
されているが、図２においては、トランジスタＱ16（図
１のトランジスタＱ6 に相当する。）のＮチャネルを形
成するＰ型基板が接地されている。その他は、図１と実
質的に同じである。このため、図２の回路は図１の回路
と同様の動作をする。
路を示している。図２に示すコンパレータ回路は図１に
示すコンパレータ回路の変形例である。図２において、
トランジスタＱ11〜Ｑ15は図１のトランジスタＱ1 〜Ｑ
5 に相当し、電流源１４、１５は図１の電流源４、５に
相当する。図１においてはＮチャネルＭＯＳトランジス
タＱ6 のＮチャネルを形成するＰ型基板はソースに接続
されているが、図２においては、トランジスタＱ16（図
１のトランジスタＱ6 に相当する。）のＮチャネルを形
成するＰ型基板が接地されている。その他は、図１と実
質的に同じである。このため、図２の回路は図１の回路
と同様の動作をする。
【００２３】図３は第３の実施の形態のコンパレータ回
路を示している。図３は図１のコンパレータ回路の各ト
ランジスタにおいてＮＰＮ型をＰＮＰ型にし、ＰＮＰ型
をＮＰＮ型にし、ＮチャネルＭＯＳをＰチャネルＭＯＳ
にしたものである。図３において、プラス電源（ＶCC）
端子２１と接地点との間にトランジスタＱ 21〜トランジ
スタＱ26からなるコンパレータ回路が形成されている。
一対のＰＮＰトランジスタＱ21、Ｑ22は差動増幅回路を
構成するように接続されている。入力端子２２はＰチャ
ネルＭＯＳトランジスタＱ26のドレインに接続され、ト
ランジスタＱ26のソースはトランジスタＱ21のベースに
接続され、トランジスタＱ26のゲートは接地されてい
る。この場合、ゲート電源は接地点である。基準電圧端
子２３はトランジスタＱ22のベース端子に接続されてい
る。このため、前記ゲート電源の電圧値を前記基準電圧
から前記ＰチャネルＭＯＳトランジスタのゲート・ソー
ス間しきい電圧を減じた値より小さい電圧値に設定する
ことができる。
路を示している。図３は図１のコンパレータ回路の各ト
ランジスタにおいてＮＰＮ型をＰＮＰ型にし、ＰＮＰ型
をＮＰＮ型にし、ＮチャネルＭＯＳをＰチャネルＭＯＳ
にしたものである。図３において、プラス電源（ＶCC）
端子２１と接地点との間にトランジスタＱ 21〜トランジ
スタＱ26からなるコンパレータ回路が形成されている。
一対のＰＮＰトランジスタＱ21、Ｑ22は差動増幅回路を
構成するように接続されている。入力端子２２はＰチャ
ネルＭＯＳトランジスタＱ26のドレインに接続され、ト
ランジスタＱ26のソースはトランジスタＱ21のベースに
接続され、トランジスタＱ26のゲートは接地されてい
る。この場合、ゲート電源は接地点である。基準電圧端
子２３はトランジスタＱ22のベース端子に接続されてい
る。このため、前記ゲート電源の電圧値を前記基準電圧
から前記ＰチャネルＭＯＳトランジスタのゲート・ソー
ス間しきい電圧を減じた値より小さい電圧値に設定する
ことができる。
【００２４】一対のＮＰＮトランジスタＱ23、Ｑ24は図
１の一対のトランジスタＱ3 、Ｑ4に相当し、前記差動
増幅回路の次の段のＮＰＮトランジスタＱ25は図１のＰ
ＮＰトランジスタＱ5 に相当し、トランジスタＱ25のコ
レクタは出力端子２６に接続されている。更に、電流源
２４は図１の電流源４に相当し、電流源２５は図１の電
流源５に相当している。図３における電源端子２１は図
１の接地点に相当し、図３における接地点は図１におけ
る電源端子１に相当している。なお、トランジスタＱ26
のゲートをトランジスタＱ23、Ｑ24のベースに接続して
もよい。このようにするとゲート電源の電圧がＶBE24と
なる。なおＶBE24はトランジスタＱ24のエミッタ・ベー
ス間の電圧である。
１の一対のトランジスタＱ3 、Ｑ4に相当し、前記差動
増幅回路の次の段のＮＰＮトランジスタＱ25は図１のＰ
ＮＰトランジスタＱ5 に相当し、トランジスタＱ25のコ
レクタは出力端子２６に接続されている。更に、電流源
２４は図１の電流源４に相当し、電流源２５は図１の電
流源５に相当している。図３における電源端子２１は図
１の接地点に相当し、図３における接地点は図１におけ
る電源端子１に相当している。なお、トランジスタＱ26
のゲートをトランジスタＱ23、Ｑ24のベースに接続して
もよい。このようにするとゲート電源の電圧がＶBE24と
なる。なおＶBE24はトランジスタＱ24のエミッタ・ベー
ス間の電圧である。
【００２５】このため、図３のコンパレータ回路は図１
のコンパレータ回路と同様に動作する。ただし、上述の
ように、図３における電源端子２１は図１の接地点に相
当し、図３における接地点は図１における電源端子１に
相当する。図３において、入力電圧がゲート電源電圧に
近ずくとトランジスタＱ26により、トランジスタＱ21の
ベース電圧が前記ゲート電源電圧にトランジスタＱ26の
スレッショルド電圧Ｖthp を加えた値にクランプされ
る。
のコンパレータ回路と同様に動作する。ただし、上述の
ように、図３における電源端子２１は図１の接地点に相
当し、図３における接地点は図１における電源端子１に
相当する。図３において、入力電圧がゲート電源電圧に
近ずくとトランジスタＱ26により、トランジスタＱ21の
ベース電圧が前記ゲート電源電圧にトランジスタＱ26の
スレッショルド電圧Ｖthp を加えた値にクランプされ
る。
【００２６】図４は第４の実施の形態の一部分を示して
いる。第４の実施の形態は第１の実施の形態の変形例で
ある。図４において、ＮＰＮトランジスタＱ2 のベース
はＮチャネルＭＯＳトランジスタＱ7 （ＮチャネルＭＯ
ＳトランジスタＱ6 と同じ特性のもの）のソースに接続
され、基準電圧端子３はＮチャネルＭＯＳトランジスタ
Ｑ7 のドレインに接続されている。ＮチャネルＭＯＳト
ランジスタＱ7 のゲートは電源端子１に接続されてい
る。その他は、上記第１の実施の形態と同じである。な
お、集積回路に組み込んだ場合には、トランジスタＱ6
の特性とトランジスタＱ7 の特性を同じにし、トランジ
スタＱ6 のゲート電極とトランジスタＱ7のゲート電極
を共通にしてもよい。このため、図１におけるＮチャネ
ルＭＯＳトランジスタＱ6 のソース・ドレイン間による
電圧降下をＮチャネルＭＯＳトランジスタＱ7 のソース
・ドレイン間による電圧降下により相殺できるので、Ｎ
チャネルＭＯＳトランジスタＱ6 のソース・ドレイン間
による電圧降下によるオフセット電圧の変化をほぼ無く
すことができる。
いる。第４の実施の形態は第１の実施の形態の変形例で
ある。図４において、ＮＰＮトランジスタＱ2 のベース
はＮチャネルＭＯＳトランジスタＱ7 （ＮチャネルＭＯ
ＳトランジスタＱ6 と同じ特性のもの）のソースに接続
され、基準電圧端子３はＮチャネルＭＯＳトランジスタ
Ｑ7 のドレインに接続されている。ＮチャネルＭＯＳト
ランジスタＱ7 のゲートは電源端子１に接続されてい
る。その他は、上記第１の実施の形態と同じである。な
お、集積回路に組み込んだ場合には、トランジスタＱ6
の特性とトランジスタＱ7 の特性を同じにし、トランジ
スタＱ6 のゲート電極とトランジスタＱ7のゲート電極
を共通にしてもよい。このため、図１におけるＮチャネ
ルＭＯＳトランジスタＱ6 のソース・ドレイン間による
電圧降下をＮチャネルＭＯＳトランジスタＱ7 のソース
・ドレイン間による電圧降下により相殺できるので、Ｎ
チャネルＭＯＳトランジスタＱ6 のソース・ドレイン間
による電圧降下によるオフセット電圧の変化をほぼ無く
すことができる。
【００２７】図５は第５の実施の形態の一部分を示して
いる。第５の実施の形態は第３の実施の形態の変形例で
ある。図５において、ＰＮＰトランジスタＱ22のベース
はＰチャネルＭＯＳトランジスタＱ27（ＰチャネルＭＯ
ＳトランジスタＱ26と同じ特性のもの）のソースに接続
され、基準電圧端子２３はＰチャネルＭＯＳトランジス
タＱ27のドレインに接続されている。ＰチャネルＭＯＳ
トランジスタＱ27のゲートは接地されている。その他
は、上記第３の実施の形態と同じである。なお、集積回
路に組み込んだ場合には、トランジスタＱ26の特性とト
ランジスタＱ27の特性を同じにし、トランジスタＱ26の
ゲート電極とトランジスタＱ27のゲート電極を共通にし
てもよい。このため、図３におけるＰチャネルＭＯＳト
ランジスタＱ26のソース・ドレイン間による電圧降下を
ＰチャネルＭＯＳトランジスタＱ27のソース・ドレイン
間による電圧降下により相殺できるので、ＰチャネルＭ
ＯＳトランジスタＱ26のソース・ドレイン間による電圧
降下によるオフセット電圧の変化をほぼ無くすことがで
きる。なお、上記各実施の形態において、カレントミラ
ーをＮＰＮトランジスタ又はＰＮＰトランジスタで構成
しているが、これに限定することなく、前記カレントミ
ラーをＭＯＳトランジスタで構成することができる。
いる。第５の実施の形態は第３の実施の形態の変形例で
ある。図５において、ＰＮＰトランジスタＱ22のベース
はＰチャネルＭＯＳトランジスタＱ27（ＰチャネルＭＯ
ＳトランジスタＱ26と同じ特性のもの）のソースに接続
され、基準電圧端子２３はＰチャネルＭＯＳトランジス
タＱ27のドレインに接続されている。ＰチャネルＭＯＳ
トランジスタＱ27のゲートは接地されている。その他
は、上記第３の実施の形態と同じである。なお、集積回
路に組み込んだ場合には、トランジスタＱ26の特性とト
ランジスタＱ27の特性を同じにし、トランジスタＱ26の
ゲート電極とトランジスタＱ27のゲート電極を共通にし
てもよい。このため、図３におけるＰチャネルＭＯＳト
ランジスタＱ26のソース・ドレイン間による電圧降下を
ＰチャネルＭＯＳトランジスタＱ27のソース・ドレイン
間による電圧降下により相殺できるので、ＰチャネルＭ
ＯＳトランジスタＱ26のソース・ドレイン間による電圧
降下によるオフセット電圧の変化をほぼ無くすことがで
きる。なお、上記各実施の形態において、カレントミラ
ーをＮＰＮトランジスタ又はＰＮＰトランジスタで構成
しているが、これに限定することなく、前記カレントミ
ラーをＭＯＳトランジスタで構成することができる。
【００２８】
【発明の効果】本願の第１の発明に係わるコンパレータ
回路によれば、入力電圧と基準電圧との差が過大とな
り、入力端子の電圧が第１のＮＰＮトランジスタをオン
にする方向に大きく変化すると、前記第１のＮＰＮトラ
ンジスタのベース電圧がゲート電源の電圧からＮチャネ
ルＭＯＳトランジスタのスレッショルド電圧を引いた値
でクランプされる。このため、前記入力端子の電圧が過
大になっても、コンパレータ回路の第１の増幅段である
差動増幅器の出力を次の増幅段で増幅することができる
ので、コンパレータが誤動作しないで正常に動作する。
更に、本願の第１の発明に係わるコンパレータ回路はト
ランジスタを組み合わせて構成できるので、集積回路に
適している。
回路によれば、入力電圧と基準電圧との差が過大とな
り、入力端子の電圧が第１のＮＰＮトランジスタをオン
にする方向に大きく変化すると、前記第１のＮＰＮトラ
ンジスタのベース電圧がゲート電源の電圧からＮチャネ
ルＭＯＳトランジスタのスレッショルド電圧を引いた値
でクランプされる。このため、前記入力端子の電圧が過
大になっても、コンパレータ回路の第１の増幅段である
差動増幅器の出力を次の増幅段で増幅することができる
ので、コンパレータが誤動作しないで正常に動作する。
更に、本願の第１の発明に係わるコンパレータ回路はト
ランジスタを組み合わせて構成できるので、集積回路に
適している。
【００２９】更に、第２の発明によれば、入力電圧と基
準電圧との差が過大となり、入力端子の電圧が第１のＰ
ＮＰトランジスタをオンにする方向に大きく変化する
と、前記第１のＰＮＰトランジスタのベース電圧がゲー
ト電源の電圧に前記ＰチャネルＭＯＳトランジスタのス
レッショルド電圧を加えた電圧値にクランプされる。こ
のため、前記入力端子の電圧が過小になっても、コンパ
レータ回路の第１の増幅段である差動増幅器の出力を次
の増幅段で増幅することができるので、コンパレータが
誤動作しないで正常に動作する。更に、本願の第２の発
明に係わるコンパレータ回路もトランジスタを組み合わ
せて構成できるので、集積回路に適している。
準電圧との差が過大となり、入力端子の電圧が第１のＰ
ＮＰトランジスタをオンにする方向に大きく変化する
と、前記第１のＰＮＰトランジスタのベース電圧がゲー
ト電源の電圧に前記ＰチャネルＭＯＳトランジスタのス
レッショルド電圧を加えた電圧値にクランプされる。こ
のため、前記入力端子の電圧が過小になっても、コンパ
レータ回路の第１の増幅段である差動増幅器の出力を次
の増幅段で増幅することができるので、コンパレータが
誤動作しないで正常に動作する。更に、本願の第２の発
明に係わるコンパレータ回路もトランジスタを組み合わ
せて構成できるので、集積回路に適している。
【００３０】更に、第３の発明によれば、上記第１の発
明による効果とともに、入力端子側に前記ＮチャネルＭ
ＯＳトランジスタを加えたことによるオフセット電圧の
変化をほぼ無くすことができる。
明による効果とともに、入力端子側に前記ＮチャネルＭ
ＯＳトランジスタを加えたことによるオフセット電圧の
変化をほぼ無くすことができる。
【００３１】更に、第４の発明によれば、上記第２の発
明による効果とともに、入力端子側に前記ＰチャネルＭ
ＯＳトランジスタを加えたことによるオフセット電圧の
変化をほぼ無くすことができる。
明による効果とともに、入力端子側に前記ＰチャネルＭ
ＯＳトランジスタを加えたことによるオフセット電圧の
変化をほぼ無くすことができる。
【図１】本願発明の第１の実施の形態に係わるコンパレ
ータ回路図である。
ータ回路図である。
【図２】本願発明の第２の実施の形態に係わるコンパレ
ータ回路図である。
ータ回路図である。
【図３】本願発明の第３の実施の形態に係わるコンパレ
ータ回路図である。
ータ回路図である。
【図４】本願発明の第４の実施の形態に係わるコンパレ
ータ回路図の一部分である。
ータ回路図の一部分である。
【図５】本願発明の第５の実施の形態に係わるコンパレ
ータ回路図の一部分である。
ータ回路図の一部分である。
【図６】従来例の回路図である。
Ｑ1 、Ｑ2 ＮＰＮトランジスタ Ｑ5 ＰＮＰトランジスタ Ｑ6 、Ｑ7 ＮチャネルＭＯＳトランジスタ Ｑ11、Ｑ12 ＮＰＮトランジスタ Ｑ15 ＰＮＰトランジスタ Ｑ16 ＮチャネルＭＯＳトランジスタ Ｑ21、Ｑ22 ＰＮＰトランジスタ Ｑ25 ＮＰＮトランジスタ Ｑ26、Ｑ27 ＰチャネルＭＯＳトランジスタ １ 電源端子 ２ 入力端子 ３ 基準電圧端子 １１ 電源端子 １２ 入力端子 １３ 基準電圧端子 ２１ 電源端子 ２２ 入力端子 ２３ 基準電圧端子
Claims (4)
- 【請求項１】 第１のＮＰＮトランジスタと第２のＮＰ
Ｎトランジスタにより差動増幅回路を構成し、 前記第１のＮＰＮトランジスタのベースをＮチャネルＭ
ＯＳトランジスタのソースに接続し、 前記第２のＮＰＮトランジスタのベースを基準電圧端子
に接続し、 前記ＮチャネルＭＯＳトランジスタのドレインを入力端
子に接続し、 前記ＮチャネルＭＯＳトランジスタのゲートをゲート電
源に接続し、該ゲート電源の電圧値を前記基準電圧に前
記ＮチャネルＭＯＳトランジスタのゲート・ソース間し
きい電圧を加えた値より大きい電圧値に設定することを
特徴とするコンパレータ回路。 - 【請求項２】 第１のＰＮＰトランジスタと第２のＰＮ
Ｐトランジスタにより差動増幅回路を構成し、 前記第１のＰＮＰトランジスタのベースをＰチャネルＭ
ＯＳトランジスタのソースに接続し、 前記第２のＰＮＰトランジスタのベースを基準電圧端子
に接続し、 前記ＰチャネルＭＯＳトランジスタのドレインを入力端
子に接続し、 前記ＰチャネルＭＯＳトランジスタのゲートをゲート電
源に接続し、該ゲート電源の電圧値を前記基準電圧から
前記ＰチャネルＭＯＳトランジスタのゲート・ソース間
しきい電圧を減じた値より小さい電圧値に設定すること
を特徴とするコンパレータ回路。 - 【請求項３】 第１のＮＰＮトランジスタと第２のＮＰ
Ｎトランジスタにより差動増幅回路を構成し、 前記第１のＮＰＮトランジスタのベースを第１のＮチャ
ネルＭＯＳトランジスタのソースに接続し、 前記第２のＮＰＮトランジスタのベースを第２のＮチャ
ネルＭＯＳトランジスタのソースに接続し、 前記第１のＮチャネルＭＯＳトランジスタのドレインを
入力端子に接続し、 前記第２のＮチャネルＭＯＳトランジスタのドレインを
基準電圧端子に接続し、 前記第１のＮチャネルＭＯＳトランジスタのゲートを第
１のゲート電源に接続し、 前記第２のＮチャネルＭＯＳトランジスタのゲートを第
２のゲート電源に接続し、 前記第１のゲート電源の電圧値及び前記第２のゲート電
源の電圧値を前記基準電圧に前記ＮチャネルＭＯＳトラ
ンジスタのゲート・ソース間しきい電圧を加えた値より
大きい電圧値に設定することを特徴とするコンパレータ
回路。 - 【請求項４】 第１のＰＮＰトランジスタと第２のＰＮ
Ｐトランジスタにより差動増幅回路を構成し、 前記第１のＰＮＰトランジスタのベースを第１のＰチャ
ネルＭＯＳトランジスタのソースに接続し、 前記第２のＰＮＰトランジスタのベースを第２のＰチャ
ネルＭＯＳトランジスタのソースに接続し、 前記第１のＰチャネルＭＯＳトランジスタのドレインを
入力端子に接続し、 前記第２のＰチャネルＭＯＳトランジスタのドレインを
基準電圧端子に接続し、 前記第１のＰチャネルＭＯＳトランジスタのゲートを第
１のゲート電源に接続し、 前記第２のＰチャネルＭＯＳトランジスタのゲートを第
２のゲート電源に接続し、 前記第１のゲート電源の電圧値及び前記第２のゲート電
源の電圧値を前記基準電圧から前記ＰチャネルＭＯＳト
ランジスタのゲート・ソース間しきい電圧を減じた値よ
り小さい電圧値に設定することを特徴とするコンパレー
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP689298A JPH11202004A (ja) | 1998-01-16 | 1998-01-16 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP689298A JPH11202004A (ja) | 1998-01-16 | 1998-01-16 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11202004A true JPH11202004A (ja) | 1999-07-30 |
Family
ID=11650889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP689298A Pending JPH11202004A (ja) | 1998-01-16 | 1998-01-16 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11202004A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101902215A (zh) * | 2010-08-02 | 2010-12-01 | 中颖电子有限公司 | 四输入端比较器 |
| CN108828296A (zh) * | 2018-08-17 | 2018-11-16 | 深圳南云微电子有限公司 | 一种检测电路及包含该检测电路的接触器节电器 |
| JP2020120320A (ja) * | 2019-01-25 | 2020-08-06 | 株式会社東芝 | コンパレータ回路 |
| CN112491249A (zh) * | 2020-12-16 | 2021-03-12 | 广州天逸电子有限公司 | 一种用于电源系统的市电自动切换电路 |
-
1998
- 1998-01-16 JP JP689298A patent/JPH11202004A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101902215A (zh) * | 2010-08-02 | 2010-12-01 | 中颖电子有限公司 | 四输入端比较器 |
| CN101902215B (zh) | 2010-08-02 | 2012-09-26 | 中颖电子股份有限公司 | 四输入端比较器 |
| CN108828296A (zh) * | 2018-08-17 | 2018-11-16 | 深圳南云微电子有限公司 | 一种检测电路及包含该检测电路的接触器节电器 |
| JP2020120320A (ja) * | 2019-01-25 | 2020-08-06 | 株式会社東芝 | コンパレータ回路 |
| CN112491249A (zh) * | 2020-12-16 | 2021-03-12 | 广州天逸电子有限公司 | 一种用于电源系统的市电自动切换电路 |
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