JPH06101672B2 - 電圧比較回路 - Google Patents
電圧比較回路Info
- Publication number
- JPH06101672B2 JPH06101672B2 JP2009561A JP956190A JPH06101672B2 JP H06101672 B2 JPH06101672 B2 JP H06101672B2 JP 2009561 A JP2009561 A JP 2009561A JP 956190 A JP956190 A JP 956190A JP H06101672 B2 JPH06101672 B2 JP H06101672B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- constant current
- current source
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電圧比較回路に係り、特にシュミット型の電
圧比較回路に関する。
圧比較回路に関する。
（従来の技術） 第９図は、従来のシュミット型の電圧比較回路を示して
おり、Q1およびQ2はエミッタ同士が共通接続された差動
対をなすPNPトランジスタ、91はVcc電源と上記差動対ト
ランジスタQ1およびQ2のエミッタ共通接続点との間に接
続された第１の定電流源、Q3は上記トランジスタQ1のコ
レクタと接地電位GNDとの間にコレクタ・エミッタ間が
接続され、コレクタ・ベース相互が接続されたNPNトラ
ンジスタ、Q4は上記トランジスタQ2のコレクタとGNDと
の間にコレクタ・エミッタ間が接続され、上記トランジ
スタQ3とベース相互が接続されたNPNトランジスタ、R1
〜R3は基準電圧VREF源とGNDとの間に直列に接続された
抵抗であり、抵抗R1およびR2の直列接続点が前記差動対
トランジスタのうちの一方のトランジスタQ1のベースに
接続されている。Q5は前記トランジスタQ4のコレクタに
ベースが接続され、エミッタがGNDに接続されたNPNトラ
ンジスタ、92は前記Vcc電源と上記トランジスタQ5のコ
レクタとの間に接続された第２の定電流源、Q6は上記ト
ランジスタQ5のコレクタにベースが接続され、エミッタ
がGNDに接続されたNPNトランジスタ、Ｒは前記Vcc電源
と上記トランジスタQ6のコレクタとの間に接続された抵
抗、Q7は前記抵抗R2およびR3の直列接続点にコレクタが
接続され、エミッタがGNDに接続され、ベースが前記ト
ランジスタQ6のベースに接続されたバイアス切換え用の
NPNトランジスタであり、前記トランジスタQ6のコレク
タから出力電圧Voutが取り出される。
おり、Q1およびQ2はエミッタ同士が共通接続された差動
対をなすPNPトランジスタ、91はVcc電源と上記差動対ト
ランジスタQ1およびQ2のエミッタ共通接続点との間に接
続された第１の定電流源、Q3は上記トランジスタQ1のコ
レクタと接地電位GNDとの間にコレクタ・エミッタ間が
接続され、コレクタ・ベース相互が接続されたNPNトラ
ンジスタ、Q4は上記トランジスタQ2のコレクタとGNDと
の間にコレクタ・エミッタ間が接続され、上記トランジ
スタQ3とベース相互が接続されたNPNトランジスタ、R1
〜R3は基準電圧VREF源とGNDとの間に直列に接続された
抵抗であり、抵抗R1およびR2の直列接続点が前記差動対
トランジスタのうちの一方のトランジスタQ1のベースに
接続されている。Q5は前記トランジスタQ4のコレクタに
ベースが接続され、エミッタがGNDに接続されたNPNトラ
ンジスタ、92は前記Vcc電源と上記トランジスタQ5のコ
レクタとの間に接続された第２の定電流源、Q6は上記ト
ランジスタQ5のコレクタにベースが接続され、エミッタ
がGNDに接続されたNPNトランジスタ、Ｒは前記Vcc電源
と上記トランジスタQ6のコレクタとの間に接続された抵
抗、Q7は前記抵抗R2およびR3の直列接続点にコレクタが
接続され、エミッタがGNDに接続され、ベースが前記ト
ランジスタQ6のベースに接続されたバイアス切換え用の
NPNトランジスタであり、前記トランジスタQ6のコレク
タから出力電圧Voutが取り出される。
上記電圧比較回路において、差動対トランジスタのうち
の他方のトランジスタQ2のベースに印加される入力電圧
VINの立上り時の閾値レベル（反転レベル）VTHUは、 であり、入力電圧VINの立下り時の閾値レベルVTHDは、 である。ここで、RSATはバイアス切換え用のトランジス
タQ7のオン抵抗（コレクタ・エミッタ間飽和抵抗）であ
り、通常、非常に小さいので、 となる。従って、シュミット幅は、VTHUとVTHDとの間の
電圧幅で決まる。
の他方のトランジスタQ2のベースに印加される入力電圧
VINの立上り時の閾値レベル（反転レベル）VTHUは、 であり、入力電圧VINの立下り時の閾値レベルVTHDは、 である。ここで、RSATはバイアス切換え用のトランジス
タQ7のオン抵抗（コレクタ・エミッタ間飽和抵抗）であ
り、通常、非常に小さいので、 となる。従って、シュミット幅は、VTHUとVTHDとの間の
電圧幅で決まる。
しかし、電圧比較回路のシュミット幅を小さくしたい場
合、RSATを含む項が常に誤差になり、この誤差の影響を
無視できず、回路設計が困難になる。
合、RSATを含む項が常に誤差になり、この誤差の影響を
無視できず、回路設計が困難になる。
（発明が解決しようとする課題） 上記したように従来のシュミット型の電圧比較回路は、
シュミット幅を小さくしたい場合に、トランジスタのオ
ン抵抗RSATを含む項に起因する誤差の影響を無視でき
ず、回路設計が困難になるという問題がある。
シュミット幅を小さくしたい場合に、トランジスタのオ
ン抵抗RSATを含む項に起因する誤差の影響を無視でき
ず、回路設計が困難になるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、簡単な回路構成でありながら、シュミット幅
を小さくしたい場合にも正確に設定し得るシュミット型
の電圧比較回路を提供することにある。
の目的は、簡単な回路構成でありながら、シュミット幅
を小さくしたい場合にも正確に設定し得るシュミット型
の電圧比較回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の電圧比較回路は、差動入力として入力電圧およ
び基準電圧が与えられる差動増幅回路の差動対トランジ
スタの各コレクタと１つの定電流源との間にそれぞれス
イッチ素子が接続され、この各スイッチ素子が選択的に
導通するように上記差動増幅回路の出力に応じて切換え
制御されることを特徴とする。
び基準電圧が与えられる差動増幅回路の差動対トランジ
スタの各コレクタと１つの定電流源との間にそれぞれス
イッチ素子が接続され、この各スイッチ素子が選択的に
導通するように上記差動増幅回路の出力に応じて切換え
制御されることを特徴とする。
（作用） 入力電圧が基準電圧より低い時には、差動増幅回路の出
力電圧はある論理レベルになっており、差動対トランジ
スタのうちのオン状態のトランジスタに接続されている
一方のスイッチ素子がオン、他方のスイッチ素子がオフ
状態であり、定電流源の電流はオン状態のスイッチ素子
を経て流れる。この状態から、入力電圧の値が増加し、
基準電圧より大きいある値になると、差動対トランジス
タのオン、オフ状態が反転し、出力電圧の論理レベルが
反転し、２個のスイッチ素子のオン、オフ状態が反転
し、定電流源の電流はオン状態に反転したスイッチ素子
を経て流れる。このような動作に際して、出力電圧が
“H"レベルから“L"レベルに切り換わる時の入力電圧の
閾値レベルと、出力電圧が“L"レベルから“H"レベルに
切り換わる時の入力電圧の閾値レベルとに差（シュミッ
ト幅）を持つようになり、定電流源の電流の大きさを変
えることによりシュミット幅を任意に設定することが可
能になる。
力電圧はある論理レベルになっており、差動対トランジ
スタのうちのオン状態のトランジスタに接続されている
一方のスイッチ素子がオン、他方のスイッチ素子がオフ
状態であり、定電流源の電流はオン状態のスイッチ素子
を経て流れる。この状態から、入力電圧の値が増加し、
基準電圧より大きいある値になると、差動対トランジス
タのオン、オフ状態が反転し、出力電圧の論理レベルが
反転し、２個のスイッチ素子のオン、オフ状態が反転
し、定電流源の電流はオン状態に反転したスイッチ素子
を経て流れる。このような動作に際して、出力電圧が
“H"レベルから“L"レベルに切り換わる時の入力電圧の
閾値レベルと、出力電圧が“L"レベルから“H"レベルに
切り換わる時の入力電圧の閾値レベルとに差（シュミッ
ト幅）を持つようになり、定電流源の電流の大きさを変
えることによりシュミット幅を任意に設定することが可
能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、集積回路に形成されたシュミット型の電圧比
較回路を示しており、Q1およびQ2はエミッタ同士が共通
接続され、各ベースに対応して基準電圧VREFおよび入力
電圧VINが印加される差動対をなすPNPトランジスタ、I1
はVcc電源と上記差動対トランジスタQ1およびQ2のエミ
ッタ共通接続点との間に接続された第１の定電流源、Q3
は上記トランジスタQ1のコレクタと接地電位GNDとの間
にコレクタ・エミッタ間が接続され、コレクタ・ベース
相互が接続されたNPNトランジスタ、Q4は上記トランジ
スタQ2のコレクタとのGNDとの間にコレクタ・エミッタ
間が接続され、上記トランジスタQ3とベース相互が接続
されたNPNトランジスタであり、これらのトランジスタQ
1〜Q4および第１の定電流源I1は差動増幅回路10を形成
している。M1およびM2は差動対トランジスタQ1およびQ2
の各コレクタと第２の定電流源I2との間にそれぞれ接続
され、上記差動増幅回路10の出力に応じて選択的に導通
するように切換え制御されるアナログスイッチ素子であ
る。Q5は前記トランジスタQ4のコレクタにベースが接続
され、エミッタがGNDに接続されたNPNトランジスタ、I3
は前記VcC電源と上記トランジスタQ5のコレクタとの間
に接続された第３の定電流源、Q6は上記トランジスタQ5
のコレクタにベースが接続され、エミッタがGNDに接続
されたNPNトランジスタ、ＲはVcc電源と上記トランジス
タQ6のコレクタとの間に接続された負荷抵抗であり、ト
ランジスタQ6のコレクタから出力電圧Voutが取り出され
る。なお、上記スイッチ素子M1、M2はそれぞれ例えばＮ
チャネルのMOS（絶縁ゲート型）トランジスタが用いら
れており、MOSトランジスタM2のゲートには前記出力電
圧Voutが印加され、MOSトランジスタM1のゲートには前
記出力電圧Voutが反転回路IVにより反転された信号が印
加されている。
較回路を示しており、Q1およびQ2はエミッタ同士が共通
接続され、各ベースに対応して基準電圧VREFおよび入力
電圧VINが印加される差動対をなすPNPトランジスタ、I1
はVcc電源と上記差動対トランジスタQ1およびQ2のエミ
ッタ共通接続点との間に接続された第１の定電流源、Q3
は上記トランジスタQ1のコレクタと接地電位GNDとの間
にコレクタ・エミッタ間が接続され、コレクタ・ベース
相互が接続されたNPNトランジスタ、Q4は上記トランジ
スタQ2のコレクタとのGNDとの間にコレクタ・エミッタ
間が接続され、上記トランジスタQ3とベース相互が接続
されたNPNトランジスタであり、これらのトランジスタQ
1〜Q4および第１の定電流源I1は差動増幅回路10を形成
している。M1およびM2は差動対トランジスタQ1およびQ2
の各コレクタと第２の定電流源I2との間にそれぞれ接続
され、上記差動増幅回路10の出力に応じて選択的に導通
するように切換え制御されるアナログスイッチ素子であ
る。Q5は前記トランジスタQ4のコレクタにベースが接続
され、エミッタがGNDに接続されたNPNトランジスタ、I3
は前記VcC電源と上記トランジスタQ5のコレクタとの間
に接続された第３の定電流源、Q6は上記トランジスタQ5
のコレクタにベースが接続され、エミッタがGNDに接続
されたNPNトランジスタ、ＲはVcc電源と上記トランジス
タQ6のコレクタとの間に接続された負荷抵抗であり、ト
ランジスタQ6のコレクタから出力電圧Voutが取り出され
る。なお、上記スイッチ素子M1、M2はそれぞれ例えばＮ
チャネルのMOS（絶縁ゲート型）トランジスタが用いら
れており、MOSトランジスタM2のゲートには前記出力電
圧Voutが印加され、MOSトランジスタM1のゲートには前
記出力電圧Voutが反転回路IVにより反転された信号が印
加されている。
次に、上記電圧比較回路の動作について、第２図に示す
入出力特性を参照しながら説明する。基準電圧VREFはあ
る一定電圧とし、入力電圧VINを基準電圧VREFより低い
値から次第に増加させていく場合、VINがVREFより低い
時には、トランジスタQ2はオン、トランジスタQ1はオ
フ、トランジスタQ3およびQ4はオフ、トランジスタQ5は
オン、トランジスタQ6はオフであり、出力電圧Voutは
“H"（高）レベル状態である。この時、トランジスタM2
はオン、トランジスタM1はオフであり、第２の定電流源
I2の電流はトランジスタM2を経てトランジスタQ2のコレ
クタ側に流れる。この状態から、入力電圧VINの値を増
加させていくと、基準電圧VREFより大きいある値になる
と、トランジスタQ1はオン、トランジスタQ2はオフ、ト
ランジスタQ3およびQ4はオン、トランジスタQ5はオフ、
トランジスタQ6はオン状態に反転し、出力電圧Voutが
“L"（低）レベル状態に反転する。これにより、トラン
ジスタM1はオン、トランジスタM2はオフになり、第２の
定電流源I2の電流はトランジスタM1を経てトランジスタ
Q1のコレクタ側に流れる。ここで、説明の簡単化のため
にトランジスタの電流増幅率hfeは無限大とすると、出
力電圧Voutが反転するのは、、トランジスタQ3に流れる
電流とトランジスタQ4に流れる電流とが等しくなった時
である。この時、トランジスタQ2に流れる電流をIxとす
ると、Ix＋I2＝I1−Ix …４ ∴Ix＝（I1−I2）/2 …５ である。このことから、I1＞I2としなくてはならない。
入出力特性を参照しながら説明する。基準電圧VREFはあ
る一定電圧とし、入力電圧VINを基準電圧VREFより低い
値から次第に増加させていく場合、VINがVREFより低い
時には、トランジスタQ2はオン、トランジスタQ1はオ
フ、トランジスタQ3およびQ4はオフ、トランジスタQ5は
オン、トランジスタQ6はオフであり、出力電圧Voutは
“H"（高）レベル状態である。この時、トランジスタM2
はオン、トランジスタM1はオフであり、第２の定電流源
I2の電流はトランジスタM2を経てトランジスタQ2のコレ
クタ側に流れる。この状態から、入力電圧VINの値を増
加させていくと、基準電圧VREFより大きいある値になる
と、トランジスタQ1はオン、トランジスタQ2はオフ、ト
ランジスタQ3およびQ4はオン、トランジスタQ5はオフ、
トランジスタQ6はオン状態に反転し、出力電圧Voutが
“L"（低）レベル状態に反転する。これにより、トラン
ジスタM1はオン、トランジスタM2はオフになり、第２の
定電流源I2の電流はトランジスタM1を経てトランジスタ
Q1のコレクタ側に流れる。ここで、説明の簡単化のため
にトランジスタの電流増幅率hfeは無限大とすると、出
力電圧Voutが反転するのは、、トランジスタQ3に流れる
電流とトランジスタQ4に流れる電流とが等しくなった時
である。この時、トランジスタQ2に流れる電流をIxとす
ると、Ix＋I2＝I1−Ix …４ ∴Ix＝（I1−I2）/2 …５ である。このことから、I1＞I2としなくてはならない。
従って、トランジスタQ1に流れる電流IQ1、トランジス
タQ2に流れる電流IQ2は、それぞれ次式で与えられる。
タQ2に流れる電流IQ2は、それぞれ次式で与えられる。
IQ1＝（I1＋I2）/2 …６ IQ2＝（I1＋I2）/2 …７ 上式６、７より、出力電圧Voutが“H"レベルから“L"レ
ベルに切り換わる（換言すれば、入力電圧VINが“L"か
ら“H"レベルに切り換わる）時の入力電圧VINの閾値レ
ベル（反転レベル）VTHUは、次式で与えられる。
ベルに切り換わる（換言すれば、入力電圧VINが“L"か
ら“H"レベルに切り換わる）時の入力電圧VINの閾値レ
ベル（反転レベル）VTHUは、次式で与えられる。
ここで、ISはトランジスタQ1、Q2の逆方向飽和電流であ
る。
る。
上記とは逆に、出力電圧Voutが“L"レベルの状態から、
入力電圧VINの値を減少させていくと、基準電圧VREFよ
り小さいある値になると、トランジスタQ2はオン、トラ
ンジスタQ1はオフ、トランジスタQ3およびQ4はオフ、ト
ランジスタQ5はオン、トランジスタQ6はオフ状態に反転
し、出力電圧Voutが“L"レベル状態に再反転する。この
時、トランジスタQ1に流れる電流IQ1、トランジスタQ2
に流れる電流IQ2は、 IQ1＝（I1−I2）/2 …９ IQ2＝（I1＋I2）/2 …10 となり、出力電圧Voutが“L"レベルから“H"レベルに切
り換わる（換言すれば、入力電圧VINが“H"から“L"レ
ベルに切り換わる）時の入力電圧VINの閾値レベルVTHD
は、次式で与えられる。
入力電圧VINの値を減少させていくと、基準電圧VREFよ
り小さいある値になると、トランジスタQ2はオン、トラ
ンジスタQ1はオフ、トランジスタQ3およびQ4はオフ、ト
ランジスタQ5はオン、トランジスタQ6はオフ状態に反転
し、出力電圧Voutが“L"レベル状態に再反転する。この
時、トランジスタQ1に流れる電流IQ1、トランジスタQ2
に流れる電流IQ2は、 IQ1＝（I1−I2）/2 …９ IQ2＝（I1＋I2）/2 …10 となり、出力電圧Voutが“L"レベルから“H"レベルに切
り換わる（換言すれば、入力電圧VINが“H"から“L"レ
ベルに切り換わる）時の入力電圧VINの閾値レベルVTHD
は、次式で与えられる。
即ち、上記電圧比較回路によれば、基準電圧VREFに対し
て±VTln｛（I1＋I2）／（I1−I2）｝＝２・VTln｛（I1
＋I2）／（I1−I2）｝のシュミット幅を持つようにな
り、第２の定電流源I2の電流の大きさを変えることによ
りシュミット幅を任意に設定することが可能になる。従
って、シュミット幅を小さくしたい場合にも正確に設定
することが可能になる。しかも、従来の電圧比較回路に
対して２つのアナログスイッチ素子M1、M2、１つの定電
流源I2、１つの反転回路IVを付加するだけの簡単な回路
構成で済む。
て±VTln｛（I1＋I2）／（I1−I2）｝＝２・VTln｛（I1
＋I2）／（I1−I2）｝のシュミット幅を持つようにな
り、第２の定電流源I2の電流の大きさを変えることによ
りシュミット幅を任意に設定することが可能になる。従
って、シュミット幅を小さくしたい場合にも正確に設定
することが可能になる。しかも、従来の電圧比較回路に
対して２つのアナログスイッチ素子M1、M2、１つの定電
流源I2、１つの反転回路IVを付加するだけの簡単な回路
構成で済む。
なお、上記実施例におけるPNPトランジスタをNPNトラン
ジスタに、NPNトランジスタQ3〜Q5をPNPトランジスタ
に、ＮチャネルMOSトランジスタをＰチャネルMOSトラン
ジスタに変更し、Vcc電源およびGNDに対する接続関係を
逆にし、第３図に示す電圧比較回路のように構成しても
よい。なお、第３図中、第１図中と対応する部分には第
１図中の符号に′を付している。
ジスタに、NPNトランジスタQ3〜Q5をPNPトランジスタ
に、ＮチャネルMOSトランジスタをＰチャネルMOSトラン
ジスタに変更し、Vcc電源およびGNDに対する接続関係を
逆にし、第３図に示す電圧比較回路のように構成しても
よい。なお、第３図中、第１図中と対応する部分には第
１図中の符号に′を付している。
ところで、通常の集積回路では、差動対をなすPNPトラ
ンジスタQ1およびQ2はラテラル構造のトランジスタが用
いられ、その電流増幅率hfeが低く、そのベース電流分
が無視できず、そのエミッタ電流とコレクタ電流との誤
差が無視できなくなり、前記した式５〜11からの誤差が
大きくなる。これを防ぐためには、第４図に示す電圧比
較回路のように、第１図に示した電圧比較回路に対し
て、差動対をなすPNPトランジスタQ1およびQ2のベース
電流分に相当する電流をそのコレクタ側に流し込むこと
により誤差補正を行うための補正回路を付加すればよ
い。この補正回路は、上記差動対をなすPNPトランジス
タQ1およびQ2と同一サイズのPNPトランジスタQ1′およ
びQ2′と、前記第１の定電流源I1と同じ大きさの電流を
流す２個の定電流源I1′とからなり、前記Vcc電源とGND
との間に１個の定電流源I1′とトランジスタQ1′のエミ
ッタ・コレクタ間が接続され、このトランジスタQ1′の
ベースが前記トランジスタQ1のコレクタに接続され、前
記Vcc電源とGNDとの間にもう１個の定電流源I1′とトラ
ンジスタQ2′のエミッタ・コレクタ間が接続され、この
トランジスタQ2′のベースが前記トランジスタQ2のコレ
クタに接続されている。
ンジスタQ1およびQ2はラテラル構造のトランジスタが用
いられ、その電流増幅率hfeが低く、そのベース電流分
が無視できず、そのエミッタ電流とコレクタ電流との誤
差が無視できなくなり、前記した式５〜11からの誤差が
大きくなる。これを防ぐためには、第４図に示す電圧比
較回路のように、第１図に示した電圧比較回路に対し
て、差動対をなすPNPトランジスタQ1およびQ2のベース
電流分に相当する電流をそのコレクタ側に流し込むこと
により誤差補正を行うための補正回路を付加すればよ
い。この補正回路は、上記差動対をなすPNPトランジス
タQ1およびQ2と同一サイズのPNPトランジスタQ1′およ
びQ2′と、前記第１の定電流源I1と同じ大きさの電流を
流す２個の定電流源I1′とからなり、前記Vcc電源とGND
との間に１個の定電流源I1′とトランジスタQ1′のエミ
ッタ・コレクタ間が接続され、このトランジスタQ1′の
ベースが前記トランジスタQ1のコレクタに接続され、前
記Vcc電源とGNDとの間にもう１個の定電流源I1′とトラ
ンジスタQ2′のエミッタ・コレクタ間が接続され、この
トランジスタQ2′のベースが前記トランジスタQ2のコレ
クタに接続されている。
また、第５図に示す電圧比較回路のように、第１図に示
した電圧比較回路に対して、MOSトランジスタM1の一端
をトランジスタQ1のコレクタからGNDに接続変更すれ
ば、第６図に示す入出力特性のように、入力電圧VINが
“H"レベルから“L"レベルに切り換わる時の入力電圧V
INの閾値レベルVTHDは、基準電圧VREFに等しくなり、基
準電圧VREFに対して＋VTln｛（I1＋I2）／（I1−I2）｝
のシュミット幅を持つようになる。
した電圧比較回路に対して、MOSトランジスタM1の一端
をトランジスタQ1のコレクタからGNDに接続変更すれ
ば、第６図に示す入出力特性のように、入力電圧VINが
“H"レベルから“L"レベルに切り換わる時の入力電圧V
INの閾値レベルVTHDは、基準電圧VREFに等しくなり、基
準電圧VREFに対して＋VTln｛（I1＋I2）／（I1−I2）｝
のシュミット幅を持つようになる。
また、第７図に示す電圧比較回路のように、第５図の電
圧比較回路とは逆に、第１図に示した電圧比較回路に対
して、MOSトランジスタM2の一端をトランジスタQ2のコ
レクタからGNDに接続変更すれば、第８図に示す入出力
特性のように、入力電圧VINが“L"レベルから“H"レベ
ルに切り換わる時の入力電圧VINの閾値レベルVTHUは、
基準電圧VREFに等しくなり、基準電圧VREFに対して−VT
ln｛（I1＋I2）／（I1−I2）｝のシュミット幅を持つよ
うになる。
圧比較回路とは逆に、第１図に示した電圧比較回路に対
して、MOSトランジスタM2の一端をトランジスタQ2のコ
レクタからGNDに接続変更すれば、第８図に示す入出力
特性のように、入力電圧VINが“L"レベルから“H"レベ
ルに切り換わる時の入力電圧VINの閾値レベルVTHUは、
基準電圧VREFに等しくなり、基準電圧VREFに対して−VT
ln｛（I1＋I2）／（I1−I2）｝のシュミット幅を持つよ
うになる。
［発明の効果］ 上述したように本発明の電圧比較回路によれば、簡単な
回路構成でありながら、シュミット幅を小さくしたい場
合にも正確に設定することができる。
回路構成でありながら、シュミット幅を小さくしたい場
合にも正確に設定することができる。
第１図は本発明の電圧比較回路の一実施例を示す回路
図、第２図は第１図の電圧比較回路の動作を示す特性
図、第３図および第４図はそれぞれ第１図の電圧比較回
路の変形例を示す回路図、第５図および第７図はそれぞ
れ本発明の電圧比較回路の他の実施例を示す回路図、第
６図および第８図はそれぞれ対応して第５図および第７
図の電圧比較回路の動作を示す特性図、第９図は従来の
電圧比較回路を示す回路図である。 10……差動増幅回路、Q1、Q2……差動対トランジスタ、
M1、M2……スイッチ素子、I2……定電流源、VREF……基
準電圧、VIN……入力電圧、Vout……出力電圧。
図、第２図は第１図の電圧比較回路の動作を示す特性
図、第３図および第４図はそれぞれ第１図の電圧比較回
路の変形例を示す回路図、第５図および第７図はそれぞ
れ本発明の電圧比較回路の他の実施例を示す回路図、第
６図および第８図はそれぞれ対応して第５図および第７
図の電圧比較回路の動作を示す特性図、第９図は従来の
電圧比較回路を示す回路図である。 10……差動増幅回路、Q1、Q2……差動対トランジスタ、
M1、M2……スイッチ素子、I2……定電流源、VREF……基
準電圧、VIN……入力電圧、Vout……出力電圧。
Claims (1)
- 【請求項１】エミッタ同士が共通接続され、ベースに差
動入力として入力電圧および基準電圧が与えられる同一
極性の第１、第２のトランジスタからなる差動対を有す
る差動増幅回路と、 上記第１、第２のトランジスタの共通エミッタに接続さ
れた第１の定電流源と、第２の定電流源と、 上記第１のトランジスタのコレクタと上記第２の定電流
源との間に挿入され、上記差動増幅回路の出力に応じて
導通制御される第１のスイッチ素子と、 上記第２のトランジスタのコレクタと上記第２の定電流
源との間に挿入され、上記差動増幅回路の出力に応じて
上記第１のスイッチ素子とは相補的に導通制御される第
２のスイッチ素子と、 それぞれ上記第１の定電流源と同値の第３、第４の定電
流源と、 エミッタが上記第３の定電流源に接続され、ベースが上
記第１のトランジスタのコレクタに接続され、コレクタ
が接地電位に接続され、上記第１のトランジスタと同一
極性かつ同一サイズの第３のトランジスタと、 エミッタが上記第４の定電流源に接続され、ベースが上
記第２のトランジスタのコレクタに接続され、コレクタ
が接地電位に接続され、上記第２のトランジスタと同一
極性かつ同一サイズの第４のトランジスタ とを具備したことを特徴とする電圧比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009561A JPH06101672B2 (ja) | 1990-01-19 | 1990-01-19 | 電圧比較回路 |
| US07/641,919 US5162671A (en) | 1990-01-19 | 1991-01-16 | Schmitt voltage comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009561A JPH06101672B2 (ja) | 1990-01-19 | 1990-01-19 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214808A JPH03214808A (ja) | 1991-09-20 |
| JPH06101672B2 true JPH06101672B2 (ja) | 1994-12-12 |
Family
ID=11723703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009561A Expired - Fee Related JPH06101672B2 (ja) | 1990-01-19 | 1990-01-19 | 電圧比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5162671A (ja) |
| JP (1) | JPH06101672B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625304A (en) * | 1995-04-21 | 1997-04-29 | Lucent Technologies Inc. | Voltage comparator requiring no compensating offset voltage |
| US5656957A (en) * | 1995-10-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| JP2004326163A (ja) * | 2003-04-21 | 2004-11-18 | Alps Electric Co Ltd | ストークスイッチ |
| US7164320B2 (en) * | 2004-12-10 | 2007-01-16 | Sigmatel, Inc. | Current threshold circuit |
| JP4468229B2 (ja) * | 2005-04-14 | 2010-05-26 | シャープ株式会社 | コンパレータ回路および赤外線リモコン受信機 |
| JP6498649B2 (ja) * | 2016-10-17 | 2019-04-10 | 株式会社東海理化電機製作所 | レベルシフタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3725673A (en) * | 1971-08-16 | 1973-04-03 | Motorola Inc | Switching circuit with hysteresis |
| JPS62157418A (ja) * | 1985-12-28 | 1987-07-13 | Fuji Electric Co Ltd | 差動増幅器 |
| JPH0666649B2 (ja) * | 1987-05-27 | 1994-08-24 | 富士通株式会社 | ヒステリシスコンパレ−タ |
-
1990
- 1990-01-19 JP JP2009561A patent/JPH06101672B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-16 US US07/641,919 patent/US5162671A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03214808A (ja) | 1991-09-20 |
| US5162671A (en) | 1992-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2885120B2 (ja) | 演算増幅器 | |
| JP3056841B2 (ja) | マルチプレクサ回路 | |
| JPH03106215A (ja) | スイツチングヒステリシスを有するトリガ回路 | |
| JPH0399516A (ja) | レベル変換回路 | |
| JPH06101672B2 (ja) | 電圧比較回路 | |
| JPH06180332A (ja) | 電流検出回路 | |
| JP2639350B2 (ja) | 演算増幅器 | |
| JP2779388B2 (ja) | 定電圧発生回路 | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| JPH0230902Y2 (ja) | ||
| JPH08139531A (ja) | 差動アンプ | |
| JPH0464205B2 (ja) | ||
| JPH11202004A (ja) | コンパレータ回路 | |
| JPH0543533Y2 (ja) | ||
| JPH04257906A (ja) | 定電流回路 | |
| JPH05218767A (ja) | 可変利得増幅回路 | |
| JP3963251B2 (ja) | 電子回路 | |
| JP2579932B2 (ja) | ヒステリシスコンパレ−タ | |
| JPH06222089A (ja) | ウインドコンパレータ | |
| JP2693501B2 (ja) | 差動増幅回路 | |
| JP3003594B2 (ja) | スリーステート型ｅｃｌ回路 | |
| JP3105682B2 (ja) | コンパレータ | |
| JPH04208709A (ja) | 電圧比較用半導体装置 | |
| JPH0766709A (ja) | Ｅｃｌ／ｃｍｏｓレベル変換回路及びこれを含む半導体集積回路 | |
| JPS63301612A (ja) | バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |