JPH11203232A - 情報処理装置および入出力制御装置 - Google Patents
情報処理装置および入出力制御装置Info
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- JPH11203232A JPH11203232A JP633698A JP633698A JPH11203232A JP H11203232 A JPH11203232 A JP H11203232A JP 633698 A JP633698 A JP 633698A JP 633698 A JP633698 A JP 633698A JP H11203232 A JPH11203232 A JP H11203232A
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- 230000010365 information processing Effects 0.000 title claims description 18
- 239000000872 buffer Substances 0.000 claims description 29
- 230000004044 response Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】
【課題】 入出力制御情報に対するシステムバスを介し
てのアクセス回数を軽減する。 【解決手段】 入出力制御情報を保持する入出力制御メ
モリ３５を入出力制御装置３内に設ける。これにより、
入出力制御回路３６から頻繁に発生する入出力制御情報
に対するアクセスは、データバス５およびアドレスバス
６を介さずに行える。主記憶装置２には、入出力制御情
報を保持しないこととするため、中央処理装置１１，１
２はアドレスレジスタ３２に入出力制御メモリ３５のア
ドレスを設定して入出力制御情報をアクセスしようとす
る。アドレス選択回路３４は、バス制御回路３１からの
指令により、アドレスレジスタ３２と３３のいずれかを
選択して入出力制御メモリ３５に供給する。
てのアクセス回数を軽減する。 【解決手段】 入出力制御情報を保持する入出力制御メ
モリ３５を入出力制御装置３内に設ける。これにより、
入出力制御回路３６から頻繁に発生する入出力制御情報
に対するアクセスは、データバス５およびアドレスバス
６を介さずに行える。主記憶装置２には、入出力制御情
報を保持しないこととするため、中央処理装置１１，１
２はアドレスレジスタ３２に入出力制御メモリ３５のア
ドレスを設定して入出力制御情報をアクセスしようとす
る。アドレス選択回路３４は、バス制御回路３１からの
指令により、アドレスレジスタ３２と３３のいずれかを
選択して入出力制御メモリ３５に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置、特
に入出力制御情報のアクセスに関する。
に入出力制御情報のアクセスに関する。
【０００２】
【従来の技術】図５を用いて、特開平１−２０５３５９
号公報に記載されている従来技術を説明する。本システ
ムは、ホストコンピュータ１０２、入出力制御装置１０
１、及び、磁気ディスク装置や磁気テープ装置等の入出
力装置１５０から成る。入出力制御装置１０１は、各ホ
ストコンピュータ１０２に対応する複数のポート１１０
と、入出力装置１５０を制御する装置制御部（デバイス
制御部）１２０とから成る。ポート１１０は、ホストイ
ンタフェース１０３を通じてホスト１０２と接続される
インタフェース回路１１４と、プロトコル制御処理パス
１６１等を介してホストコンピュータ１０２とのインタ
フェース（以下、［Ｉ／Ｆ］と略記する）処理を実行す
るホストＩ／Ｆ制御論理部１１１と、ホストコンピュー
タ１０２により発行されたコマンド情報やデバイス制御
部１２０からのレスポンス情報などの、入出力情報を格
納する入出力バッファメモリ１１５と、該入出力バッフ
ァメモリ１１５の入力状態を表示し管理するポートＩ／
Ｆレジスタ１１３と、上記入出力バッファメモリ１１５
に上記入出力制御情報を転送する転送制御１６３及びデ
ータ転送回路１１２とを備える。
号公報に記載されている従来技術を説明する。本システ
ムは、ホストコンピュータ１０２、入出力制御装置１０
１、及び、磁気ディスク装置や磁気テープ装置等の入出
力装置１５０から成る。入出力制御装置１０１は、各ホ
ストコンピュータ１０２に対応する複数のポート１１０
と、入出力装置１５０を制御する装置制御部（デバイス
制御部）１２０とから成る。ポート１１０は、ホストイ
ンタフェース１０３を通じてホスト１０２と接続される
インタフェース回路１１４と、プロトコル制御処理パス
１６１等を介してホストコンピュータ１０２とのインタ
フェース（以下、［Ｉ／Ｆ］と略記する）処理を実行す
るホストＩ／Ｆ制御論理部１１１と、ホストコンピュー
タ１０２により発行されたコマンド情報やデバイス制御
部１２０からのレスポンス情報などの、入出力情報を格
納する入出力バッファメモリ１１５と、該入出力バッフ
ァメモリ１１５の入力状態を表示し管理するポートＩ／
Ｆレジスタ１１３と、上記入出力バッファメモリ１１５
に上記入出力制御情報を転送する転送制御１６３及びデ
ータ転送回路１１２とを備える。
【０００３】デバイス制御部１２０は、ＭＰＵ（マイク
ロプロセッサユニット）１２１、及び、その周辺回路と
して、デバイス制御回路１４０、入出力装置１５０に対
する入出力データのためのデータバッファ１３０、入出
力装置１５０とデータバッファ１３０の間のデータ転送
を制御するデバイスデータ転送回路１２２、デバイス制
御回路１４０に対する制御パス、転送制御パス１７２を
有している。入出力バッファ１１５は、スタック管理ア
ドレステーブル２００と、ホストコンピュータ１０２か
らのコマンドを格納するコマンドバッファ２０１と、デ
バイス制御部１２０からのレスポンスを格納するレスポ
ンスバッファ２０２を有している。
ロプロセッサユニット）１２１、及び、その周辺回路と
して、デバイス制御回路１４０、入出力装置１５０に対
する入出力データのためのデータバッファ１３０、入出
力装置１５０とデータバッファ１３０の間のデータ転送
を制御するデバイスデータ転送回路１２２、デバイス制
御回路１４０に対する制御パス、転送制御パス１７２を
有している。入出力バッファ１１５は、スタック管理ア
ドレステーブル２００と、ホストコンピュータ１０２か
らのコマンドを格納するコマンドバッファ２０１と、デ
バイス制御部１２０からのレスポンスを格納するレスポ
ンスバッファ２０２を有している。
【０００４】この従来技術の例の特徴として、入出力バ
ッファ１１５はコマンドやレスポンス等の入出力制御情
報を一時的に格納するために設けられたものであり、ま
た、ポートＩ／Ｆレジスタ１１３は、この入出力バッフ
ァの入力状態を表示し設定し管理するためのものであ
る。各ポートのホストＩ／Ｆ制御論理部１１１とマイク
ロプロセッサ１２１は、それぞれ独立したバッファ管理
論理部が設けてあって、ホストＩ／Ｆ制御論理部とマイ
クロプロセッサ１２１の双方のバッファ管理部は、ポー
トＩ／Ｆレジスタ１１３を通じて、それぞれ任意に独自
に入出力バッファ１１５のバッファ状態を管理する。こ
れによって、ポート１１０よりもホストコンピュータ１
０２側での入出力処理と、ポート１１０よりもデバイス
制御部１２０側での入出力処理とを、相互に非同期的に
行うことができる。
ッファ１１５はコマンドやレスポンス等の入出力制御情
報を一時的に格納するために設けられたものであり、ま
た、ポートＩ／Ｆレジスタ１１３は、この入出力バッフ
ァの入力状態を表示し設定し管理するためのものであ
る。各ポートのホストＩ／Ｆ制御論理部１１１とマイク
ロプロセッサ１２１は、それぞれ独立したバッファ管理
論理部が設けてあって、ホストＩ／Ｆ制御論理部とマイ
クロプロセッサ１２１の双方のバッファ管理部は、ポー
トＩ／Ｆレジスタ１１３を通じて、それぞれ任意に独自
に入出力バッファ１１５のバッファ状態を管理する。こ
れによって、ポート１１０よりもホストコンピュータ１
０２側での入出力処理と、ポート１１０よりもデバイス
制御部１２０側での入出力処理とを、相互に非同期的に
行うことができる。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理装置では、入出力制御情報を主記憶の特定領域に保持
し、各ＰＣＵ、入出力制御装置が必要に応じてその内容
を更新／参照している。しかしながら、接続される入出
力装置数が増加し、またＣＰＵ性能が向上することによ
り、入出力制御情報に対する主記憶アクセス回数が増加
してきている。それに対して、ＣＰＵと主記憶間のバス
性能は、テクノロジー上の限界に近づきつつあり、この
ままでは、ＣＰＵ単体の性能が向上しても、主記憶バス
の限界のためにシステム性能を改善できないということ
になりかねない。
理装置では、入出力制御情報を主記憶の特定領域に保持
し、各ＰＣＵ、入出力制御装置が必要に応じてその内容
を更新／参照している。しかしながら、接続される入出
力装置数が増加し、またＣＰＵ性能が向上することによ
り、入出力制御情報に対する主記憶アクセス回数が増加
してきている。それに対して、ＣＰＵと主記憶間のバス
性能は、テクノロジー上の限界に近づきつつあり、この
ままでは、ＣＰＵ単体の性能が向上しても、主記憶バス
の限界のためにシステム性能を改善できないということ
になりかねない。
【０００６】本発明の目的は、システムバスを構成要素
として有する情報処理装置でのシステムバスの使用率を
削減することにより、システム性能を向上させることに
ある。
として有する情報処理装置でのシステムバスの使用率を
削減することにより、システム性能を向上させることに
ある。
【０００７】
【課題を解決するための手段】本発明の情報処理装置
は、中央処理装置、主記憶装置、入出力装置から構成さ
れ、各装置間がバスで接続される情報処理装置におい
て、前記バスと入出力制御装置との間に入出力制御情報
を格納するための入出力制御専用記憶を設け、該入出力
制御専用記憶のアドレスとして主記憶装置のアドレスと
重ならないアドレスを割り当て、中央処理装置および入
出力制御装置からの前記入出力制御専用記憶へのアクセ
スを、主記憶装置アクセスと同じ方法で行うことを特徴
とする。
は、中央処理装置、主記憶装置、入出力装置から構成さ
れ、各装置間がバスで接続される情報処理装置におい
て、前記バスと入出力制御装置との間に入出力制御情報
を格納するための入出力制御専用記憶を設け、該入出力
制御専用記憶のアドレスとして主記憶装置のアドレスと
重ならないアドレスを割り当て、中央処理装置および入
出力制御装置からの前記入出力制御専用記憶へのアクセ
スを、主記憶装置アクセスと同じ方法で行うことを特徴
とする。
【０００８】本発明の入出力制御装置は、上記情報処理
装置に使用される入出力制御装置であって、中央処理装
置からのアクセスアドレスおよびコマンドを格納する第
１のアドレスレジスタと、前記入出力装置からのアクセ
スアドレスおよびコマンドを格納する第２のアドレスレ
ジスタと、前記入出力装置からのアクセスの有無により
前記第１のアドレスレジスタと第２のアドレスレジスタ
のいずれかを選択するアドレス・コマンド選択回路と、
前記アドレス・コマンド選択回路の出力を前記入出力制
御専用記憶に供給することを特徴とする。
装置に使用される入出力制御装置であって、中央処理装
置からのアクセスアドレスおよびコマンドを格納する第
１のアドレスレジスタと、前記入出力装置からのアクセ
スアドレスおよびコマンドを格納する第２のアドレスレ
ジスタと、前記入出力装置からのアクセスの有無により
前記第１のアドレスレジスタと第２のアドレスレジスタ
のいずれかを選択するアドレス・コマンド選択回路と、
前記アドレス・コマンド選択回路の出力を前記入出力制
御専用記憶に供給することを特徴とする。
【０００９】本発明では、中央処理装置からの入出力制
御情報アクセスは、システムバス経由で入出力制御情報
専用記憶に対して行われるが、入出力制御装置からの入
出力制御情報アクセスはシステムバスを使用しない。一
般に、入出力制御情報のアクセスにおいて、入出力制御
装置からのアクセス頻度が中央処理装置からのアクセス
頻度よりも多いため、入出力制御情報を入出力制御装置
内に取り込むことによるシステムバス使用率が削減さ
れ、主記憶装置アクセス時のシステムバス競合度合いが
少なくなり、結果としてシステム性能を向上させること
ができる。
御情報アクセスは、システムバス経由で入出力制御情報
専用記憶に対して行われるが、入出力制御装置からの入
出力制御情報アクセスはシステムバスを使用しない。一
般に、入出力制御情報のアクセスにおいて、入出力制御
装置からのアクセス頻度が中央処理装置からのアクセス
頻度よりも多いため、入出力制御情報を入出力制御装置
内に取り込むことによるシステムバス使用率が削減さ
れ、主記憶装置アクセス時のシステムバス競合度合いが
少なくなり、結果としてシステム性能を向上させること
ができる。
【００１０】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。図１は、本発明を適用し
た情報処理装置の一実施例であり、２つの中央処理装置
１１、１２、主記憶装置２、入出力制御装置及び４つの
入出力装置４１〜４４から構成される。
面を参照して詳細に説明する。図１は、本発明を適用し
た情報処理装置の一実施例であり、２つの中央処理装置
１１、１２、主記憶装置２、入出力制御装置及び４つの
入出力装置４１〜４４から構成される。
【００１１】入出力装置３は、中央処理装置１１または
１２からの指示により、主記憶装置２と入出力装置４１
〜４４との間のデータ転送を制御する。また、入出力制
御装置３は、バス制御回路３１、２つのアドレスレジス
タ３２、３３、アドレス選択回路３４、入出力制御メモ
リ３５、入出力制御回路３６，７つのバッファ３７〜３
９、３１０〜３１３から構成される。入出力制御メモリ
３５には、各入出力装置４１〜４４の状態が反映され、
従来は主記憶装置２に格納されていた入出力制御情報の
すべてが格納されていて、中央処理装置１１、１２、お
よび入出力制御回路３６からの参照／更新が可能であ
る。
１２からの指示により、主記憶装置２と入出力装置４１
〜４４との間のデータ転送を制御する。また、入出力制
御装置３は、バス制御回路３１、２つのアドレスレジス
タ３２、３３、アドレス選択回路３４、入出力制御メモ
リ３５、入出力制御回路３６，７つのバッファ３７〜３
９、３１０〜３１３から構成される。入出力制御メモリ
３５には、各入出力装置４１〜４４の状態が反映され、
従来は主記憶装置２に格納されていた入出力制御情報の
すべてが格納されていて、中央処理装置１１、１２、お
よび入出力制御回路３６からの参照／更新が可能であ
る。
【００１２】図２は、バス制御回路３１の構成例であ
る。本バス制御回路３１は、２つのアドレス比較器３１
−１、３１−２、コマンド選択回路３１−３、コマンド
デコーダ３１−４、ＮＯＴ回路３１−５、４つのＯＲ回
路３１−６〜３１−９および８つのＡＮＤ回路３１−１
０〜３１−１７で構成される。
る。本バス制御回路３１は、２つのアドレス比較器３１
−１、３１−２、コマンド選択回路３１−３、コマンド
デコーダ３１−４、ＮＯＴ回路３１−５、４つのＯＲ回
路３１−６〜３１−９および８つのＡＮＤ回路３１−１
０〜３１−１７で構成される。
【００１３】次に本実施例の動作について、図１，図
２，および図３（フローチャート）を参照して詳細に説
明する。中央処理装置１１または中央処理装置１２から
入出力制御メモリ３５をアクセスする場合は（図３のＳ
１，Ｓ２）、メモリアドレスがバッファ３７を介してア
ドレスレジスタ３２に保持される。アドレス比較器３１
−１により、そのアドレスが入出力制御メモリ３５に割
り当てられたアドレスであることが判明した場合に、バ
ス制御回路３１からの指示（実際には、図２における入
出力制御回路３６からアドレス選択回路３４に入力する
信号）により、アドレス選択回路３４においてアドレス
レジスタ３２の出力が選択され（図３のＳ３）る。そし
て、メモリ更新の場合（Ｓ４，Ｓ５）は、中央処理装置
１１，１２から出力されたデータがバッファ３１２，３
１０を介して、アドレス選択回路３４から出力されたア
ドレスへ書き込まれる（Ｓ７）。メモリ参照の場合は、
入出力制御メモリ３５の、アドレス選択回路３４の出力
のアドレスに対応するデータが、バッファ３１１，３１
３を介して中央処理装置１１，１２，へ送出される（Ｓ
６）。
２，および図３（フローチャート）を参照して詳細に説
明する。中央処理装置１１または中央処理装置１２から
入出力制御メモリ３５をアクセスする場合は（図３のＳ
１，Ｓ２）、メモリアドレスがバッファ３７を介してア
ドレスレジスタ３２に保持される。アドレス比較器３１
−１により、そのアドレスが入出力制御メモリ３５に割
り当てられたアドレスであることが判明した場合に、バ
ス制御回路３１からの指示（実際には、図２における入
出力制御回路３６からアドレス選択回路３４に入力する
信号）により、アドレス選択回路３４においてアドレス
レジスタ３２の出力が選択され（図３のＳ３）る。そし
て、メモリ更新の場合（Ｓ４，Ｓ５）は、中央処理装置
１１，１２から出力されたデータがバッファ３１２，３
１０を介して、アドレス選択回路３４から出力されたア
ドレスへ書き込まれる（Ｓ７）。メモリ参照の場合は、
入出力制御メモリ３５の、アドレス選択回路３４の出力
のアドレスに対応するデータが、バッファ３１１，３１
３を介して中央処理装置１１，１２，へ送出される（Ｓ
６）。
【００１４】以上の制御パスを図２において示すと、中
央処理装置１１，１２からのアクセスであることは、ア
ドレス比較器３１−１，ＮＯＴ回路３１−５，ＯＲ回路
３１−６，３１−７およびＡＮＤ回路３１−１８により
指示され、メモリ更新かメモリ参照かは、コマンド選択
回路３１−３によるアドレスレジスタ３２の選択とコマ
ンドデコーダ３１−４によるコマンドの解読により指示
される。この結果、メモリ更新の場合はＡＮＤ回路３１
−１２，３１−１３とＯＲ回路３１−８によりバッファ
３１２，３１０、メモリ参照の場合はＡＮＤ回路３１−
１４，３１−１７とＯＲ回路３１−１７がそれぞれイネ
ーブル化されることになる。
央処理装置１１，１２からのアクセスであることは、ア
ドレス比較器３１−１，ＮＯＴ回路３１−５，ＯＲ回路
３１−６，３１−７およびＡＮＤ回路３１−１８により
指示され、メモリ更新かメモリ参照かは、コマンド選択
回路３１−３によるアドレスレジスタ３２の選択とコマ
ンドデコーダ３１−４によるコマンドの解読により指示
される。この結果、メモリ更新の場合はＡＮＤ回路３１
−１２，３１−１３とＯＲ回路３１−８によりバッファ
３１２，３１０、メモリ参照の場合はＡＮＤ回路３１−
１４，３１−１７とＯＲ回路３１−１７がそれぞれイネ
ーブル化されることになる。
【００１５】また、入出力制御回路３６からの入出力制
御メモリ３５の参照および更新（Ｓ８，Ｓ９）では、メ
モリアドレスがアドレスレジスタ３３に保持される。ア
ドレス比較器３１〜２により、そのアドレスが入出力制
御メモリ３５に割り当てられたアドレスであることが判
明した場合に、バス制御回路３１からの指示により、ア
ドレス選択回路３４においてアドレスレジスタ３３の出
力が選択される（Ｓ１０）。中央処理装置１１，１２か
らの場合と同様に入出力制御回路３６からの入出力制御
メモリ３５の参照及び更新が行われる（Ｓ１１〜Ｓ１
４）。
御メモリ３５の参照および更新（Ｓ８，Ｓ９）では、メ
モリアドレスがアドレスレジスタ３３に保持される。ア
ドレス比較器３１〜２により、そのアドレスが入出力制
御メモリ３５に割り当てられたアドレスであることが判
明した場合に、バス制御回路３１からの指示により、ア
ドレス選択回路３４においてアドレスレジスタ３３の出
力が選択される（Ｓ１０）。中央処理装置１１，１２か
らの場合と同様に入出力制御回路３６からの入出力制御
メモリ３５の参照及び更新が行われる（Ｓ１１〜Ｓ１
４）。
【００１６】この制御パスを図２において示すと、入出
力制御回路３６からのアクセスであることは、アドレス
比較器３１−２，ＡＮＤ回路３１−１０及びＯＲ回路３
１−７により指示され、メモリ更新かメモリ参照かは、
コマンド選択回路３１−３によるアドレスレジスタ３３
の選択とコマンドデコーダ３１−４によるコマンドの解
読により指示される。この結果、メモリ更新の場合はＡ
ＮＤ回路３１−１３、メモリ参照の場合はＡＮＤ回路３
１−１４がそれぞれイネーブル化されることになる。
力制御回路３６からのアクセスであることは、アドレス
比較器３１−２，ＡＮＤ回路３１−１０及びＯＲ回路３
１−７により指示され、メモリ更新かメモリ参照かは、
コマンド選択回路３１−３によるアドレスレジスタ３３
の選択とコマンドデコーダ３１−４によるコマンドの解
読により指示される。この結果、メモリ更新の場合はＡ
ＮＤ回路３１−１３、メモリ参照の場合はＡＮＤ回路３
１−１４がそれぞれイネーブル化されることになる。
【００１７】なお、入出力制御回路３６が主記憶装置２
をアクセスする場合には、図２において、アドレス比較
器３１−２の出力は”０”となるためＡＮＤ回路３１−
１１の出力が”１”となる。この結果、メモリ更新の場
合はＡＮＤ回路３１−１６およびＯＲ回路３１−９によ
りバッファ３１３、メモリ参照の場合はＡＮＤ回路３１
−１５及びＯＲ回路３１−８によりバッファ３１２がそ
れぞれイネーブル化されることになって、入出力制御回
路３６と主記憶装置２との間でライトパス，リードパス
が形成される。
をアクセスする場合には、図２において、アドレス比較
器３１−２の出力は”０”となるためＡＮＤ回路３１−
１１の出力が”１”となる。この結果、メモリ更新の場
合はＡＮＤ回路３１−１６およびＯＲ回路３１−９によ
りバッファ３１３、メモリ参照の場合はＡＮＤ回路３１
−１５及びＯＲ回路３１−８によりバッファ３１２がそ
れぞれイネーブル化されることになって、入出力制御回
路３６と主記憶装置２との間でライトパス，リードパス
が形成される。
【００１８】入出力制御メモリ３５には、各入出力装置
４１〜４４の状態が保持されており、入出力動作が行わ
れる度に、入出力制御メモリ３５の当該入出力装置４１
〜４４に対応する領域が更新される。たとえば、入出力
動作の開始時には、入出力装置の状態が「動作中」とな
り、入出力動作の終了時には「終了割り込み保留中」と
なる。
４１〜４４の状態が保持されており、入出力動作が行わ
れる度に、入出力制御メモリ３５の当該入出力装置４１
〜４４に対応する領域が更新される。たとえば、入出力
動作の開始時には、入出力装置の状態が「動作中」とな
り、入出力動作の終了時には「終了割り込み保留中」と
なる。
【００１９】また、入出力制御メモリ３５にはチャネル
プログラムポインタやデータ転送エリアのポインタも反
映されるため、入出力動作中に入出力制御回路３６から
の複数回の入出力制御メモリアクセスが発生する。本発
明では、入出力制御回路３６からの入出力制御メモリア
クセスにおいては、主記憶装置２のバス（データバス５
およびアドレスバス６）を使用しない。したがって、入
出力制御での主記憶装置アクセス競合による中央処理装
置１１，１２の性能低下は、入出力制御情報を主記憶装
置２上で管理している従来の方式と比較して軽減され
る。
プログラムポインタやデータ転送エリアのポインタも反
映されるため、入出力動作中に入出力制御回路３６から
の複数回の入出力制御メモリアクセスが発生する。本発
明では、入出力制御回路３６からの入出力制御メモリア
クセスにおいては、主記憶装置２のバス（データバス５
およびアドレスバス６）を使用しない。したがって、入
出力制御での主記憶装置アクセス競合による中央処理装
置１１，１２の性能低下は、入出力制御情報を主記憶装
置２上で管理している従来の方式と比較して軽減され
る。
【００２０】図４は本発明の他の実施例の情報処理装置
を示す。この実施例は、図１に示した情報処理装置に対
し、右方に、入出力制御回路３６から主記憶装置２への
専用のアクセスパスを設けた点に特徴がある。即ち、入
出力制御回路３６から主記憶装置２にアクセスするとき
には、バッファ３１４，アドレスレジスタ４０およびバ
ッファ３１５のルートによりアドレスバス６と接続し、
バッファ３１６または３１７によりデータバス５と接続
する。
を示す。この実施例は、図１に示した情報処理装置に対
し、右方に、入出力制御回路３６から主記憶装置２への
専用のアクセスパスを設けた点に特徴がある。即ち、入
出力制御回路３６から主記憶装置２にアクセスするとき
には、バッファ３１４，アドレスレジスタ４０およびバ
ッファ３１５のルートによりアドレスバス６と接続し、
バッファ３１６または３１７によりデータバス５と接続
する。
【００２１】この結果、入出力制御回路３６から主記憶
装置２へのアクセスと、中央処理装置１１，１２または
入出力制御回路３６から入出力制御メモリ３５へのアク
セスとが同時に行えることになる。
装置２へのアクセスと、中央処理装置１１，１２または
入出力制御回路３６から入出力制御メモリ３５へのアク
セスとが同時に行えることになる。
【００２２】
【発明の効果】本発明の情報処理装置は、入出力制御情
報を格納するための入出力制御専用記憶を入出力制御装
置に設け、従来は主記憶装置上に存在していた入出力制
御情報をこの入出力制御専用記憶上に格納することとし
たため、入出力制御情報アクセスによるシステムバスの
使用頻度を軽減させ、システム性能を向上させることが
できる。
報を格納するための入出力制御専用記憶を入出力制御装
置に設け、従来は主記憶装置上に存在していた入出力制
御情報をこの入出力制御専用記憶上に格納することとし
たため、入出力制御情報アクセスによるシステムバスの
使用頻度を軽減させ、システム性能を向上させることが
できる。
【図１】本発明の情報処理装置の一実施例
【図２】図１におけるバス制御回路の詳細図
【図３】図１に示した情報処理装置での動作フロー
【図４】本発明の情報処理装置の他の実施例
【図５】従来の情報処理装置
１１，１２ 中央処理装置 ２ 主記憶装置 ３，１０１ 入出力制御装置 ３１ バス制御回路 ３２，３３，４０ アドレスレジスタ ３４ アドレス選択回路 ３５ 入出力制御メモリ ３６ 入出力制御回路 ３７〜３９ バッファ ３１０〜３１７ バッファ ３１−１，３１−２ アドレス比較器 ３１−３ コマンド選択回路 ３１−４ コマンドデコーダ ３１−５ ＮＯＴ回路 ３１−６〜９ ＯＲ回路 ３１−１０〜１７ ＡＮＤ回路 ４１〜４４ 入出力装置 １０２ ホストコンピュータ １０３ ホストインタフェース １１０ ポート １１１ ホストＩ／Ｆ制御論理部 １１２ データ転送回路 １１３ ポートＩ／Ｆレジスタ １１４ インタフェース回路 １１５ 入出力バッファメモリ １２０ デバイス制御部 １２１ マイクロプロセッサユニット １２２ デバイスデータ転送回路 １３０ データバッファ １４０ デバイス制御回路 １５０ デバイス制御部
Claims (4)
- 【請求項１】 中央処理装置、主記憶装置、入出力装置
から構成され、各装置間がバスで接続される情報処理装
置において、前記バスと入出力制御装置との間に入出力
制御情報を格納するための入出力制御専用記憶を設け、
該入出力制御専用記憶のアドレスとして主記憶装置のア
ドレスと重ならないアドレスを割り当て、中央処理装置
および入出力制御装置からの前記入出力制御専用記憶へ
のアクセスを、主記憶装置アクセスと同じ方法で行うこ
とを特徴とする情報処理装置。 - 【請求項２】 前記入出力装置から主記憶装置へのアク
セスは、前記入出力制御専用記憶へのアクセスパスとは
別個に設けた専用パスにより行うことを特徴とする請求
項１記載の情報処理装置。 - 【請求項３】 請求項１記載の情報処理装置における入
出力制御装置であって、前記中央処理装置からのアクセ
スアドレスおよびコマンドを格納する第１のアドレスレ
ジスタと、前記入出力装置からのアクセスアドレスおよ
びコマンドを格納する第２のアドレスレジスタと、 前記入出力装置からのアクセスの有無により前記第１の
アドレスレジスタと第２のアドレスレジスタのいずれか
を選択するアドレス・コマンド選択回路と、前記アドレ
ス・コマンド選択回路の出力を前記入出力制御専用記憶
に供給することを特徴とする入出力制御装置。 - 【請求項４】 前記第１のアドレスレジスタ，第２のア
ドレスレジスタの出力をそれぞれ所定の値と比較するア
ドレス比較回路と、前記入出力制御記憶と前記バスとの
間に設けられた複数のバッファとを有し、前記アドレス
・コマンド選択回路および前記比較回路の各出力の組合
せにより前記バッファを開閉することを特徴とする請求
項３記載の入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00633698A JP3331943B2 (ja) | 1998-01-16 | 1998-01-16 | 情報処理装置および入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00633698A JP3331943B2 (ja) | 1998-01-16 | 1998-01-16 | 情報処理装置および入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203232A true JPH11203232A (ja) | 1999-07-30 |
| JP3331943B2 JP3331943B2 (ja) | 2002-10-07 |
Family
ID=11635534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00633698A Expired - Fee Related JP3331943B2 (ja) | 1998-01-16 | 1998-01-16 | 情報処理装置および入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331943B2 (ja) |
-
1998
- 1998-01-16 JP JP00633698A patent/JP3331943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3331943B2 (ja) | 2002-10-07 |
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