JPH11203882A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】特性変動に関係なく正確な読み出し動作が可能
なＥＰＲＯＭを提供する。 【解決手段】選択されたワード線WLに対応する同一構造
のスタックトゲート型メモリセル61,11e,11wは各カラム
トランジスタ55a,55e,55wを介してセンスアンプSAに接
続される。ダミーメモリセル11eの浮遊ゲートからは電
子が引き抜かれて消去状態であり、ダミーメモリセル11
wの浮遊ゲートには電子が注入されて書き込み状態であ
る。そのため、温度変化やビット線BL,BLe,BLwの配線抵
抗に関係なく、ノードＣの電圧はメモリセル61が消去状
態の場合のノードＡの電圧Ｓineと等しくなり、ノード
Ｄの電圧はメモリセル61が書き込み状態の場合のノード
Ａの電圧Ｓinwと等しくなる。コンパレータ12のプラス
入力端子には参照電圧Ｖｃ（＝（Ｓine＋Ｓinw）／２）
が印加され、コンパレータ12は参照電圧ＶｃとノードＡ
の電圧Ｓinとを比較してセンストランジスタ８１を制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくは、ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュ
消去型ＥＥＰＲＯＭのセンスアンプに関するものであ
る。

【０００２】

【従来の技術】図５に、一般的なＥＰＲＯＭの読み出し
動作に関わる部分の要部ブロック構成を示す。ＥＰＲＯ
Ｍにおいて、読み出し動作に関わる部分は、アドレスバ
ス５１，アドレスバッファ５２、アドレスプリデコーダ
５３、ローアドレスデコーダ５４、カラムアドレスデコ
ーダ５５、メモリセルアレイ５６、センスアンプ群５
７、データバスバッファ５８，データバス５９から構成
されており、これらは１チップの半導体基板上に形成さ
れている。

【０００３】外部からアドレスバス５１を介して入力さ
れたアドレスは、アドレスバッファ５２を介してアドレ
スプリデコーダ５３へ転送される。アドレスプリデコー
ダ５３は、入力されたアドレスをローアドレスおよびカ
ラムアドレスに分け、ローアドレスをローアドレスデコ
ーダ５４へ転送すると共に、カラムアドレスをカラムア
ドレスデコーダ５５へ転送する。

【０００４】図６に、カラムアドレスデコーダ５５，メ
モリセルアレイ５６，センスアンプ群５７の要部構成を
示す。メモリセルアレイ５６は、マトリックス状に配置
された複数のメモリセル６１から構成されている。尚、
図６に示す例では、２６２１４４個のメモリセル６１が
縦横５１２個ずつマトリックス状に配置されてメモリセ
ルアレイ５６が構成されている。そのため、アドレスプ
リデコーダ５３は、アドレスバス５１を介して入力され
た１８ビットのアドレスを、９ビットずつのローアドレ
スおよびカラムアドレスに分けている。

【０００５】図７に、各メモリセル６１の断面構造を示
す。各メモリセル６１は、制御ゲート電極６９と浮遊ゲ
ート電極６７とを備えたＭＯＳトランジスタからなるス
タックトゲート型のメモリセルである。Ｐ型単結晶半導
体基板上６２には、Ｎ型のソース領域６３およびドレイ
ン領域６４が形成されている。半導体基板６２における
各領域６３，６４間にはチャネル領域６５が形成され、
チャネル領域６５上にはトンネル絶縁膜６６，浮遊ゲー
ト電極６７，層間絶縁膜６８，制御ゲート電極６９がこ
の順番で積層されている。

【０００６】図６に示すように、メモリセルアレイ５６
において、カラム方向に配列された各メモリセル６１の
制御ゲート電極６９は共通のワード線ＷＬ１〜ＷＬ５１
２を形成し、ロー方向に配列された各メモリセル６１の
ドレイン領域６４は共通のビット線ＢＬ１〜ＢＬ５１２
を形成している。尚、図６に示す読み出し動作時におい
て、全てのメモリセル６１のソース領域６３は接地され
ている。

【０００７】ローアドレスデコーダ５４は、ローアドレ
スに対応するワード線ＷＬを選択する。カラムアドレス
デコーダ５５は、各ビット線ＢＬと直列に接続されたカ
ラムトランジスタ５５ａから構成され、カラムアドレス
に対応するカラムトランジスタ５５ａが選択されること
により、当該カラムトランジスタ５５ａに接続されたビ
ット線ＢＬを選択する。その選択されたワード線ＷＬお
よびビット線ＢＬに対応するメモリセル６１に書き込ま
れているデータは、当該ビット線ＢＬからカラムアドレ
スデコーダ５５を介してセンスアンプ群５７を構成する
いずれかのセンスアンプＳＡへ転送される。センスアン
プＳＡは当該データを増幅し、その増幅されたデータは
データバスバッファ５８からデータバス５９を介して外
部へ出力される。

【０００８】尚、センスアンプＳＡはデータバス５９の
データ幅に相当する数だけ設けられている。図６に示す
例では、データバス５９のデータ幅が１６ビットである
ため、センスアンプ群５７は１６個のセンスアンプＳＡ
１〜ＳＡ１６によって構成されている。そして、各ビッ
ト線ＢＬ１〜ＢＬ５１２はそれぞれカラムトランジスタ
５５ａを介して３２本ずつまとめられ、各センスアンプ
ＳＡ１〜ＳＡ１６に接続されている。つまり、各センス
アンプＳＡ１〜ＳＡ１６は３２本のビット線ＢＬ毎に設
けられている。

【０００９】ところで、各メモリセル６１のソース領域
６３は、メモリセルアレイ５６全体で共通に接続されて
いるか、または、各センスアンプＳＡ１〜ＳＡ１６に対
応するメモリセル６１毎にブロック化されて共通に接続
されている。また、メモリセル６１のドレイン領域６４
によって形成されるビット線ＢＬには、金属配線（図示
略）が裏打ちされて配線抵抗率が低減されている。

【００１０】図８（ａ）に、メモリセル６１，ビット線
ＢＬ，カラムトランジスタ５５ａ，センスアンプＳＡの
構成を示す。センスアンプＳＡは、センス回路７１、負
荷トランジスタ７２、出力インバータ７３から構成され
ている。センス回路７１は、センストランジスタ８１お
よびフィードバックインバータ８２から構成されてい
る。負荷トランジスタ７２およびセンストランジスタ８
１は、電源Ｖｄｄとカラムトランジスタ５５ａとの間に
直列に接続されている。カラムトランジスタ５５ａとセ
ンストランジスタ８１との間のノードＡはフィードバッ
クインバータ８２の入力側に接続され、フィードバック
インバータ８２の出力側はセンストランジスタ８１のゲ
ートに接続されている。負荷トランジスタ７２とセンス
トランジスタ８１との間のノードＢは、負荷トランジス
タ７２のゲートに接続されると共に、出力インバータ７
３の入力側に接続されている。出力インバータ７３の出
力側はデータバスバッファ５８に接続されている。尚、
各トランジスタ８１，５５ａはＮＭＯＳトランジスタで
あり、負荷トランジスタ７２はＰＭＯＳトランジスタで
ある。つまり、センスアンプＳＡはシングルエンドの電
流検出型であり、基本的には、メモリセル６１をドライ
バとし、負荷トランジスタ７２を負荷とするインバータ
である。

【００１１】図８（ａ）に示す回路は、センス回路７１
をスイッチＳＷ１に置き換えた図８（ｂ）に示す等価回
路によって表される。次に、センスアンプＳＡの動作を
説明する。ここで、負荷トランジスタ７２のしきい値電
圧をＶｔｐ、フィードバックインバータ８２のしきい値
電圧をＶｔｉｓ、出力インバータ７３のしきい値電圧を
Ｖｔｉｏ、ノードＢの電圧をＳｏ、ノードＡの電圧をＳ
ｉｎ、電源Ｖｄｄの電圧をＶｄｄとする。

【００１２】メモリセル６１の書き込み動作は、制御ゲ
ート電極６９（ワード線ＷＬ）およびドレイン領域６４
（ビット線ＢＬ）に高電圧を印加し、ドレイン領域６４
とチャネル領域６５との接合部付近に発生したホットエ
レクトロンを、トンネル絶縁膜６６を介して浮遊ゲート
電極６７へ注入することにより行われる。浮遊ゲート電
極６７に電子が注入されると、制御ゲート電極６９から
みたしきい値電圧は高くなる。このメモリセル６１の浮
遊ゲート電極６７に電子が注入された状態を書き込み状
態とし、データ「０」が記憶された状態と規定する。

【００１３】メモリセル６１の消去動作は、ソース領域
６３に高電圧を印加し、制御ゲート電極６９（ワード線
ＷＬ）を接地することにより、トンネル現象を利用し
て、浮遊ゲート電極６７に蓄積された電子を、トンネル
絶縁膜６６を介してソース領域６３へ引き抜くことによ
り行われる。浮遊ゲート電極６７から電子が引き抜かれ
ると、制御ゲート電極６９からみたしきい値電圧は低く
なる。このメモリセル６１の浮遊ゲート電極６７から電
子が引き抜かれた状態を消去状態とし、データ「１」が
記憶された状態と規定する。

【００１４】メモリセル６１の読み出し動作は、制御ゲ
ート電極６９（ワード線ＷＬ）に電源電圧Ｖｄｄを印加
し、後述するように、センスアンプＳＡを用いてドレイ
ン領域６４に低電圧（１Ｖ程度）を印加し、流れるドレ
イン電流の大小をデータの「０」「１」に対応させるこ
とにより行われる。

【００１５】メモリセル６１が消去状態の場合、制御ゲ
ート電極６９（ワード線ＷＬ）に電源電圧Ｖｄｄを印加
するとメモリセル６１はオン状態になる。また、読み出
し動作において、カラムトランジスタ５５ａのゲートに
は電源電圧Ｖｄｄが印加されているため、カラムトラン
ジスタ５５ａはオン状態になっている。そのため、ノー
ドＡの電圧Ｓｉｎはフィードバックインバータ８２のし
きい値電圧Ｖｔｉｓを下回ることになり、フィードバッ
クインバータ８２の出力側の論理レベルは「１」になっ
てセンストランジスタ８１はオン状態になる。その結
果、ノードＢの電圧Ｓｏは負荷トランジスタ７２のしき
い値電圧Ｖｔｐを下回ることになり、負荷トランジスタ
７２はオン状態になる。

【００１６】このように、メモリセル６１が消去状態の
場合、電圧Ｓｉｎはしきい値電圧Ｖｔｉｓを下回るた
め、センストランジスタ８１（スイッチＳＷ１）はオン
状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを下回り、
電圧Ｓｏはメモリセル６１と各トランジスタ５５ａ，８
１，７２のそれぞれのオン抵抗とビット線ＢＬの配線抵
抗との抵抗分割により決定される。

【００１７】メモリセル６１が書き込み状態の場合、メ
モリセル６１はオフ状態になる。そのため、ノードＡの
電圧Ｓｉｎはフィードバックインバータ８２のしきい値
電圧Ｖｔｉｓを越えることになり、フィードバックイン
バータ８２の出力側の論理レベルは「０」になってセン
ストランジスタ８１はオフ状態になる。その結果、ノー
ドＢの電圧Ｓｏは負荷トランジスタ７２のしきい値電圧
Ｖｔｐを上回ることになり、負荷トランジスタ７２はオ
フ状態になる。

【００１８】このように、メモリセル６１が書き込み状
態の場合、電圧Ｓｉｎはしきい値電圧Ｖｔｉｓを上回る
ため、センストランジスタ８１（スイッチＳＷ１）はオ
フ状態となり、電圧Ｓｏはしきい値電圧Ｖｔｐを上回
り、電圧Ｓｏは電源電圧Ｖｄｄからしきい値電圧Ｖｔｐ
を差し引いた値になる（Ｓｏ＝Ｖｄｄ−Ｖｔｐ）。

【００１９】ここで、メモリセル６１が消去状態の場合
の各電圧Ｓｉｎ，Ｓｏを各電圧Ｓｉｎｅ，Ｓｏｅと表記
し、メモリセル６１が書き込み状態の場合の各電圧Ｓｉ
ｎ，Ｓｏを各電圧Ｓｉｎｗ，Ｓｏｗと表記する。つま
り、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉ
ｎｅ）がノードＡの電圧振幅になり、各電圧Ｓｏｅ，Ｓ
ｏｗの範囲（Ｓｏｗ−Ｓｏｅ）がノードＢの電圧振幅に
なる。

【００２０】フィードバックインバータ８２のしきい値
電圧Ｖｔｉｓの設定範囲は、以下に示す式（１）に表さ
れるように、ノードＡの電圧振幅の１／２の値Ｘに設計
マージンΔ１を加減算して設定されている。尚、設計マ
ージンΔ１は、メモリセル６１と各トランジスタ５５
ａ，８１，７２のそれぞれのオン抵抗およびビット線Ｂ
Ｌの配線抵抗のバラツキなどの素子のバラツキを考慮し
て設定されている。

【００２１】 Ｘ＝（Ｓｉｎｅ＋Ｓｉｎｗ）／２ Ｘ−Δ１≦Ｖｔｉｓ≦Ｘ＋Δ１ ………（式１） また、出力インバータ７３のしきい値電圧Ｖｔｉｏの設
定範囲は、式（２）に示すように、ノードＢの電圧振幅
の１／２の値Ｙに設計マージンΔ２を加減算して設定さ
れている。尚、設計マージンΔ２は、負荷トランジスタ
７２のしきい値電圧Ｖｔｐのバラツキなどの素子のバラ
ツキを考慮して設定されている。

【００２２】 Ｙ＝（Ｓｏｅ＋Ｓｏｗ）／２ Ｙ−Δ２≦Ｖｔｉｏ≦Ｙ＋Δ２ ………（式２） ちなみに、図８に示すセンスアンプＳＡの構成について
は、信学技報ＳＤＭ９０−２１（関，久米 他：オンチ
ップ消去制御回路付き１Ｍビットフラッシュ消去型ＥＥ
ＰＲＯＭ）に開示されている。

【００２３】

【発明が解決しようとする課題】図９に、各電圧Ｓｉｎ
ｅ，Ｓｉｎｗおよびフィードバックインバータ８２のし
きい値電圧Ｖｔｉｓの設定範囲の温度変化を概念的に示
す。尚、実際の各電圧Ｓｉｎｅ，Ｓｉｎｗの温度変化は
図９に示すように直線的ではないが、図９では変化具合
を分かりやすくするためあえて直線的に表してある。

【００２４】各電圧Ｓｉｎｅ，Ｓｉｎｗは温度が上昇す
るほど低下するのに対して、しきい値電圧Ｖｔｉｓは温
度に関係なくほとんど変化しない。そのため、前記式
（１）（２）には、ＥＰＲＯＭの一般的な動作温度Ｔに
おける各電圧Ｓｉｎｅ，Ｓｉｎｗが代入されることで、
しきい値電圧Ｖｔｉｓの設定範囲が求められている。ま
た、各電圧Ｓｉｎｅ，Ｓｉｎｗとしきい値電圧Ｖｔｉｓ
の設定範囲との間にはそれぞれ、動作マージンΔ３が設
定されている。

【００２５】しかし、温度が低い場合や高い場合には、
各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉｎ
ｅ）が、しきい値電圧Ｖｔｉｓの設定範囲から外れるこ
とになる。図１０に、温度が低い場合に、各電圧Ｓｉｎ
ｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）が設定され
たしきい値電圧Ｖｔｉｓを上回った状態における、各電
圧Ｓｏｅ，Ｓｏｗの範囲（ノードＢの電圧振幅）を示
す。また、図１１に、温度が高い場合に、各電圧Ｓｉｎ
ｅ，Ｓｉｎｗの範囲が設定されたしきい値電圧Ｖｔｉｓ
を下回った状態における、各電圧Ｓｏｅ，Ｓｏｗの範囲
を示す。

【００２６】図１０および図１１に示すように、各電圧
Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）が設
定されたしきい値電圧Ｖｔｉｓから外れた場合、センス
アンプＳＡは電流センスアンプとして機能せず、ノード
Ａの電圧振幅を増幅できないため、各電圧Ｓｏｅ，Ｓｏ
ｗの範囲（ノードＢの電圧振幅）は拡大しないことにな
る。そのため、メモリセル６１の消去状態と書き込み状
態とで、出力インバータ７３の出力側の倫理レベルは変
化しないことになり、メモリセル６１に記憶されたデー
タを正確に読み出すことができなくなる。

【００２７】また、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲が
しきい値電圧Ｖｔｉｓの設定範囲から外れていない場合
であっても、一般的な動作温度Ｔから外れた場合には、
各電圧Ｓｉｎｅ，Ｓｉｎｗのいずれかの側の動作マージ
ンΔ３が小さくなるため、メモリセル６１に記憶された
データを誤って読み出す可能性が高くなる。

【００２８】このように、図８に示す従来のセンスアン
プＳＡにおいては、正確な読み出し動作の可能な温度範
囲が狭く、温度変化の影響により読み出し動作の精度が
低下するという問題があった。近年、ＥＰＲＯＭにおい
ては、動作の高速化を図るために、メモリセル６１のド
レイン領域６４（ビット線ＢＬ）の電圧振幅を小さくす
ることが求められており、各電圧Ｓｉｎｅ，Ｓｉｎｗの
範囲（ノードＡの電圧振幅）を小さくする必要がある。
そのため、しきい値電圧Ｖｔｉｓの設定範囲も小さくな
り、上記問題がより重大性をおびる傾向にある。

【００２９】ところで、ビット線ＢＬの配線抵抗率が大
きい場合には、センスアンプＳＡに近いメモリセル６１
と遠いメモリセル６１とでビット線ＢＬの配線抵抗が大
きく異なるため、前記設計マージン分±Δ１を大きく設
定する必要がある。そのため、特に、メモリセル６１の
ドレイン領域６４によって形成されるビット線ＢＬに金
属配線が裏打ちされていない場合には、ビット線ＢＬの
配線抵抗率が大きくなるため、上記問題がより顕在化す
る。

【００３０】また、図８に示す構成のセンスアンプＳＡ
を用いた場合には、ＥＰＲＯＭだけでなく、ＥＥＰＲＯ
Ｍやフラッシュ消去型ＥＥＰＲＯＭにおいても同様の問
題が起こることは言うまでもない。本発明は上記問題点
を解決するためになされたものであって、その目的は、
特性変動に関係なく正確な読み出し動作が可能な半導体
記憶装置を提供することにある。

【００３１】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の発明は、データが書き込
まれていない第１のダミーメモリセルと、第１のダミー
メモリセルに接続された第１のダミービット線と、第１
のダミービット線の電位変化を検出する第１の電位検出
手段と、予めデータが書き込まれている第２のダミーメ
モリセルと、第２のダミーメモリセルに接続された第２
のダミービット線と、第２のダミービット線の電位変化
を検出する第２の電位検出手段と、データの読み出し対
象のメモリセルに接続されたビット線と、当該ビット線
の電位変化を検出する第３の電位検出手段とを備える。
そして、中間電位生成手段は、第１の電位検出手段が検
出した第１のダミービット線の電位と、第２の電位検出
手段が検出した第２のダミービット線の電位との中間電
位を生成する。また、比較手段は、第３の電位検出手段
が検出したビット線の電位と、前記中間電位生成手段の
生成した中間電位とを比較する。そして、読み出し手段
は、当該比較手段の比較結果に基づいて当該メモリセル
に記憶されたデータを読み出す。

【００３２】従って、本発明において、第１および第２
のダミーメモリセルとメモリセルとを同一構造にして１
チップの半導体基板上に形成すれば、温度変化などの特
性変動に関係なく、第１のダミービット線の電位はメモ
リセルにデータが書き込まれていない場合のビット線の
電位と等しくなり、第２のダミービット線の電位はメモ
リセルにデータが書き込まれている場合のビット線の電
位と等しくなる。そのため、温度変化に対してビット線
の電位と中間電位とは同じ割合で変化することになり、
ビット線の電位と中間電位とを比較することで、メモリ
セルにデータが書き込まれているか否かを判定すること
が可能になるため、温度変化などの特性変動に関係なく
メモリセルに記憶されたデータを正確に読み出すことが
できる。

【００３３】また、本発明において、第１および第２の
ダミービット線とビット線との配線抵抗率を同じにした
上で配線長を同じにすれば、これらの配線抵抗が大きい
場合でも、第１のダミービット線の電位はメモリセルに
データが書き込まれていない場合のビット線の電位と等
しくなり、第２のダミービット線の電位はメモリセルに
データが書き込まれている場合のビット線の電位と等し
くなる。そのため、配線抵抗に関係なくメモリセルに記
憶されたデータを正確に読み出すことができる。

【００３４】ところで、請求項１に記載の半導体記憶装
置では、請求項２に記載の発明のように、前記第１およ
び第２のダミーメモリセルおよび前記メモリセルが複数
個マトリックス状に配置され、カラム方向に配列された
前記第１および第２のダミーメモリセルと複数の前記メ
モリセルとが同一のワード線に接続されている。そし
て、カラムデコーダは、複数の前記メモリセルに接続さ
れた複数の前記ビット線のうちの１本を選択し、その選
択された前記ビット線と前記第３の電位検出手段とを接
続する。

【００３５】そして、請求項１または請求項２に記載の
半導体記憶装置において、前記第１，第２，第３の電位
検出手段は、請求項３に記載の発明のように、前記ダミ
ーメモリセルまたは前記メモリセルをドライバとし、電
源に接続されたＭＯＳトランジスタを負荷とするインバ
ータからなるシングルエンドの電流検出型センスアンプ
である。

【００３６】さらに、請求項３に記載の半導体記憶装置
において、前記ＭＯＳトランジスタは、請求項４に記載
の発明のように、ダイオード接続型である。尚、以下に
述べる発明の実施の形態において、特許請求の範囲また
は課題を解決するための手段に記載の「第１のダミーメ
モリセル」はダミーメモリセル１１ｅに相当し、同じく
「第２のダミーメモリセル」はダミーメモリセル１１ｗ
に相当し、同じく「第１のダミービット線」はダミービ
ット線ＢＬｅに相当し、同じく「第２のダミービット
線」はダミービット線ＢＬｗに相当し、「第１の電位検
出手段」は消去状態電圧生成回路１４に相当し、同じく
「第２の電位検出手段」は書き込み状態電圧生成回路１
５に相当し、同じく「第３の電位検出手段」は負荷トラ
ンジスタ７２およびセンストランジスタ８１から構成さ
れ、同じく「中間電位生成手段」は各ボルテージホロワ
１３ｅ，１３ｗおよび抵抗Ｒから構成され、同じく「比
較手段」はコンパレータ１２に相当し、同じく「読み出
し手段」は負荷トランジスタ７２とセンストランジスタ
８１および出力インバータ７３から構成され、同じく
「ＭＯＳトランジスタ」はダミー負荷トランジスタ２１
ｅ，２１ｗおよび負荷トランジスタ７２に相当する。

【００３７】

【発明の実施の形態】以下、本発明をＥＰＲＯＭに具体
化した一実施形態を図面と共に説明する。尚、本実施形
態において、図５〜図８に示した従来の形態と同じ構成
部材については符号を等しくしてその詳細な説明を省略
する。

【００３８】本実施形態のＥＰＲＯＭの読み出し動作に
関わる部分の要部ブロック構成は、図５に示す従来の形
態と同じである。また、本実施形態のメモリセル６１の
構造は、図７に示す従来の形態と同じである。図２に、
本実施形態におけるカラムアドレスデコーダ５５，メモ
リセルアレイ５６，センスアンプ群５７の要部構成を示
す。

【００３９】図２において、図６に示す従来の形態と異
なるのは、以下の点である。 ［１」メモリセルアレイ５６は、各メモリセル６１に加
えて、各ダミーメモリセル１１ｅ，１１ｗを備えてお
り、各メモリセル６１，１１ｅ，１１ｗはマトリックス
状に配置されている。各ダミーメモリセル１１ｅ，１１
ｗの構造はメモリセル６１と同じである。

【００４０】尚、図２に示す読み出し動作時において、
全てのメモリセル６１，１１ｅ，１１ｗのソース領域６
３は接地されている。そして、各メモリセル６１，１１
ｅ，１１ｗのソース領域６３は、メモリセルアレイ５６
全体で共通に接続されているか、または、各センスアン
プＳＡ１〜ＳＡ１６に対応するメモリセル６１，１１
ｅ，１１ｗ毎にブロック化されて共通に接続されてい
る。

【００４１】［２］ダミーメモリセル１１ｅの浮遊ゲー
ト電極６７からは電子が引き抜かれており消去状態にな
っている。また、ダミーメモリセル１１ｗの浮遊ゲート
電極６７には電子が注入されており書き込み状態になっ
ている。 ［３］カラム方向に配置された各ダミーメモリセル１１
ｅ，１１ｗの制御ゲート電極６９は、同一方向に配列さ
れた各メモリセル６１と共通のワード線ＷＬ１〜ＷＬ５
１２を形成している。

【００４２】［４］ロー方向に配列された各ダミーメモ
リセル１１ｅのドレイン領域６４は共通のダミービット
線ＢＬｅを形成し、ロー方向に配列されたダミーメモリ
セル１１ｗのドレイン領域６４は共通のダミービット線
ＢＬｗを形成している。各ダミービット線ＢＬｅ，ＢＬ
ｗは各センスアンプＳＡ１〜ＳＡ１６毎に１本ずつ設け
られている。

【００４３】尚、各ダミービット線ＢＬｅ，ＢＬｗに
は、ビット線ＢＬと同様に、金属配線（図示略）が裏打
ちされており、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの配線
抵抗率は同じになっている。 ［５］カラムアドレスデコーダ５５は、各ビット線ＢＬ
と直列に接続されたカラムトランジスタ５５ａに加え
て、各ダミービット線ＢＬｅ，ＢＬｗとそれぞれ直列に
接続されたダミーカラムトランジスタ５５ｅ，５５ｗを
備えている。尚、各トランジスタ５５ａ，５５ｅ，５５
ｗのトランジスタサイズは同一に形成されている。

【００４４】図１に、本実施形態におけるメモリセル６
１、ビット線ＢＬ、カラムトランジスタ５５ａ、ダミー
メモリセル１１ｅ，１１ｗ、ダミービット線ＢＬｗ，Ｂ
Ｌｅ、ダミーカラムトランジスタ５５ｅ，５５ｗ、セン
スアンプＳＡの構成を示す。本実施形態のセンスアンプ
ＳＡは、負荷トランジスタ７２、出力インバータ７３、
センストランジスタ８１、コンパレータ１２、ボルテー
ジホロワ１３ｅ，１３ｗ、抵抗Ｒ、消去状態電圧生成回
路１４、書き込み状態電圧生成回路１５から構成されて
いる。

【００４５】消去状態電圧生成回路１４は、ダミー負荷
トランジスタ２１ｅおよびダミーセンストランジスタ２
２ｅから構成されている。ダミー負荷トランジスタ２１
ｅおよびダミーセンストランジスタ２２ｅは、電源Ｖｄ
ｄとダミーカラムトランジスタ５５ｅとの間に直列に接
続されている。ダミー負荷トランジスタ２１ｅとダミー
センストランジスタ２２ｅとの間のノードＥは、ダミー
負荷トランジスタ２１ｅのゲートに接続されている。ダ
ミーセンストランジスタ２２ｅのゲートは電源Ｖｄｄに
接続されている。

【００４６】書き込み状態電圧生成回路１５は、ダミー
負荷トランジスタ２１ｗおよびダミーセンストランジス
タ２２ｗから構成されている。ダミー負荷トランジスタ
２１ｗおよびダミーセンストランジスタ２２ｗは、電源
Ｖｄｄとダミーカラムトランジスタ５５ｗとの間に直列
に接続されている。ダミー負荷トランジスタ２１ｗとダ
ミーセンストランジスタ２２ｗとの間のノードＦは、ダ
ミー負荷トランジスタ２１ｗのゲートに接続されてい
る。ダミーセンストランジスタ２２ｗのゲートは接地さ
れている。

【００４７】尚、各ダミー負荷トランジスタ２１ｅ，２
１ｗはＰＭＯＳトランジスタであり、負荷トランジスタ
７２と同一のトランジスタサイズに形成されている。ま
た、各ダミーセンストランジスタ２１ｅ，２２ｗはＮＭ
ＯＳトランジスタであり、センストランジスタ８１と同
一のトランジスタサイズに形成されている。

【００４８】各ボルテージホロワ１３ｅ，１３ｗはオペ
アンプによって構成されている。ダミーセンストランジ
スタ２２ｅとダミーカラムトランジスタ５５ｅとの間の
ノードＣはボルテージホロワ１３ｅの入力側に接続さ
れ、ダミーセンストランジスタ２２ｗとダミーカラムト
ランジスタ５５ｗとの間のノードＤはボルテージホロワ
１３ｗの入力側に接続されている。各ボルテージホロワ
１３ｅ，１３ｗの出力側はそれぞれ、各抵抗Ｒを介して
コンパレータ１２のプラス入力端子に接続されている。

【００４９】各ボルテージホロワ１３ｅ，１３ｗには高
入力インピーダンス・低出力インピーダンスの特性があ
るため、各ノードＣ，Ｄの電圧に抵抗Ｒが影響を及ぼす
のを防ぐことができる。コンパレータ１２のマイナス入
力端子はカラムトランジスタ５５ａとセンストランジス
タ８１との間のノードＡに接続され、コンパレータ１２
の出力側はセンストランジスタ８１のゲートに接続され
ている。

【００５０】次に、上記のように構成された本実施形態
のセンスアンプＳＡの動作を説明する。ローアドレスデ
コーダ５４がローアドレスに対応するワード線ＷＬに電
源電圧Ｖｄｄを印加して選択すると、そのワード線ＷＬ
に対応する複数のメモリセル６１および各ダミーメモリ
セル１１ｅ，１１ｗが選択される。また、カラムアドレ
スデコーダ５５がカラムアドレスに対応するカラムトラ
ンジスタ５５ａに電源電圧Ｖｄｄを印加して選択する
と、そのカラムトランジスタ５５ａに接続されたビット
線ＢＬが選択され、そのビット線ＢＬに対応する複数の
メモリセル６１が選択される。そして、選択されたワー
ド線ＷＬおよびビット線ＢＬに対応する１つのメモリセ
ル６１が、カラムトランジスタ５５ａを介してセンスア
ンプＳＡに接続される。また、選択されたワード線ＷＬ
に対応する各ダミーメモリセル１１ｅ，１１ｗがそれぞ
れ１つずつ、各ダミーカラムトランジスタ５５ｅ，５５
ｗを介してセンスアンプＳＡに接続される。

【００５１】ここで、各ビット線ＢＬ，ＢＬｅ，ＢＬｗ
の配線抵抗率は同じである。そして、選択されたメモリ
セル６１とカラムトランジスタ５５ａとの間のビット線
ＢＬの長さと、選択された各ダミーメモリセル１１ｅ，
１１ｗと各ダミーカラムトランジスタ５５ｅ，５５ｗと
の間の各ダミービット線ＢＬｅ，ＢＬｗのそれぞれの長
さとは同じであるため、各ビット線ＢＬ，ＢＬｅ，ＢＬ
ｗの配線抵抗は同じになる。

【００５２】また、負荷トランジスタ７２と各ダミー負
荷トランジスタ２１ｅ，２１ｗ、センストランジスタ８
１と各ダミーセンストランジスタ２２ｅ，２２ｗ、カラ
ムトランジスタ５５ａと各ダミーカラムトランジスタ５
５ｅ，５５ｗ、メモリセル６１と各ダミーメモリセル１
１ｅ，１１ｗはそれぞれ、トランジスタサイズが同じで
ある。

【００５３】読み出し動作において、カラムトランジス
タ５５ａおよび各ダミーカラムトランジスタ５５ｅ，５
５ｗのゲートには電源電圧Ｖｄｄが印加されているた
め、各トランジスタ５５ａ，５５ｅ，５５ｗはオン状態
になっている。従って、ノードＣの電圧は、ダミーセン
ストランジスタ２２ｅがオン状態であると共に、ダミー
メモリセル１１ｅが消去状態でありオン状態であるた
め、図７に示す従来のセンスアンプＳＡにおいてメモリ
セル６１が消去状態の場合のノードＡの電圧Ｓｉｎｅと
等しくなる。尚、ノードＣの電圧はダミービット線ＢＬ
ｅの電位と対応している。

【００５４】また、ノードＤの電圧は、ダミーセンスト
ランジスタ２２ｅがオフ状態であると共に、ダミーメモ
リセル１１ｗが書き込み状態でありオフ状態であるた
め、図７に示す従来のセンスアンプＳＡにおいてメモリ
セル６１が書き込み状態の場合のノードＡの電圧Ｓｉｎ
ｗと等しくなる。尚、ノードＤの電圧はダミービット線
ＢＬｗの電位と対応している。

【００５５】そして、コンパレータ１２のプラス入力端
子には、各ノードＣ，Ｄの電圧Ｓｉｎｅ，Ｓｉｎｗが各
抵抗抗Ｒにより１／２に減圧されて印加される。そのた
め、コンパレータ１２のプラス入力端子の電圧Ｖｃは、
式（３）によって表される。 Ｖｃ＝（Ｓｉｎｅ＋Ｓｉｎｗ）／２ ………（式３） コンパレータ１２は、プラス入力端子の電圧Ｖｃに設計
マージンΔ１を加減算して設定された参照電圧Ｖｓと、
マイナス入力端子の電圧（ノードＡの電圧Ｓｉｎ）とを
比較し、その比較結果に基づいてセンストランジスタ８
１のオンオフ動作を制御する。ここで、参照電圧Ｖｓの
設定範囲は、式（４）によって表される。

【００５６】尚、設計マージンΔ１は、各メモリセル６
１，１１ｅ，１１ｗと各トランジスタ５５ａ，５５ｅ，
５５ｗ，７２，２１ｅ，２１ｗ，８１，２２ｅ，２２ｗ
のそれぞれのオン抵抗および各ビット線ＢＬ，ＢＬｅ，
ＢＬｗの配線抵抗のバラツキなどの素子のバラツキを考
慮して設定されている。

【００５７】 Ｖｃ−Δ１≦Ｖｓ≦Ｖｃ＋Δ１ ………（式４） 式（３）に示す電圧Ｖｃは式（１）に示す値Ｘと同じで
あるため、式（４）に示す参照電圧Ｖｓは式（１）に示
すしきい値電圧Ｖｔｉｓと同じになる。メモリセル６１
が消去状態の場合、メモリセル６１およびカラムトラン
ジスタ５５ａはオン状態であるため、ノードＡの電圧Ｓ
ｉｎは参照電圧Ｖｓを下回ることになり、コンパレータ
１２の出力側の論理レベルは「１」になってセンストラ
ンジスタ８１はオン状態になる。その結果、ノードＢの
電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐ
を下回ることになり、負荷トランジスタ７２はオン状態
になる。

【００５８】このように、メモリセル６１が消去状態の
場合、電圧Ｓｉｎは参照電圧Ｖｓを下回るためセンスト
ランジスタ８１はオン状態となり、電圧Ｓｏはしきい値
電圧Ｖｔｐを下回り、電圧Ｖｏはメモリセル６１と各ト
ランジスタ５５ａ，８１，７２のそれぞれのオン抵抗と
ビット線ＢＬの配線抵抗との抵抗分割により決定され
る。

【００５９】メモリセル６１が書き込み状態の場合、メ
モリセル６１はオフ状態であるため、ノードＡの電圧Ｓ
ｉｎは参照電圧Ｖｓを越えることになり、コンパレータ
１２の出力側の論理レベルは「０」になってセンストラ
ンジスタ８１はオフ状態になる。その結果、ノードＢの
電圧Ｓｏは負荷トランジスタ７２のしきい値電圧Ｖｔｐ
を上回ることになり、負荷トランジスタ７２はオフ状態
になる。

【００６０】このように、メモリセル６１が書き込み状
態の場合、電圧Ｓｉｎは参照電圧Ｖｓを上回るためセン
ストランジスタ８１はオフ状態となり、電圧Ｓｏはしき
い値電圧Ｖｔｐを上回り、電圧Ｖｏは電源電圧Ｖｄｄか
らしきい値電圧Ｖｔｐを差し引いた値になる（Ｖｏ＝Ｖ
ｄｄ−Ｖｔｐ）。

【００６１】図３に、各電圧Ｓｉｎｅ，Ｓｉｎｗおよび
参照電圧Ｖｓの設定範囲の温度変化を概念的に示す。
尚、実際の各電圧Ｓｉｎｅ，Ｓｉｎｗ，Ｖｓの温度変化
は図３に示すように直線的ではないが、図３では変化具
合を分かりやすくするためあえて直線的に表してある。

【００６２】各メモリセル６１，１１ｅ，１１ｗおよび
各トランジスタ５５ａ，５５ｅ，５５ｗ，７２，２１
ｅ，２１ｗ，８１，２２ｅ，２２ｗは１チップの半導体
基板上に形成されているため温度条件は同じになる。そ
して、負荷トランジスタ７２と各ダミー負荷トランジス
タ２１ｅ，２１ｗ、センストランジスタ８１と各ダミー
センストランジスタ２２ｅ，２２ｗ、カラムトランジス
タ５５ａと各ダミーカラムトランジスタ５５ｅ，５５
ｗ、メモリセル６１と各ダミーメモリセル１１ｅ，１１
ｗはそれぞれ、温度特性が同じである。

【００６３】従って、温度変化に関係なく、ノードＣの
電圧はメモリセル６１が消去状態の場合のノードＡの電
圧Ｓｉｎｅと等しくなり、ノードＤの電圧はメモリセル
６１が書き込み状態の場合のノードＡの電圧Ｓｉｎｏと
等しくなる。そのため、各電圧Ｓｉｎｅ，Ｓｉｎｗ，Ｖ
ｓは温度上昇に伴って同じ割合で低下し、各電圧Ｓｉｎ
ｅ，Ｓｉｎｗの範囲（Ｓｉｎｗ−Ｓｉｎｅ）が参照電圧
Ｖｓの設定範囲から外れることはない。

【００６４】また、各電圧Ｓｉｎｅ，Ｓｉｎｗと参照電
圧Ｖｓの設定範囲との間にはそれぞれ、動作マージンΔ
３が設定されている。この動作マージンΔ３は温度ｔの
変化に関係なく常に一定値に保たれる。その結果、本実
施形態のセンスアンプＳＡは温度変化に関係なく電流セ
ンスアンプとして機能し、図４に示すように、各電圧Ｓ
ｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧振幅）を増幅
して、各電圧Ｓｏｅ，Ｓｏｗの範囲（ノードＢの電圧振
幅）を拡大することができる。そのため、メモリセル６
１の消去状態と書き込み状態とで、出力インバータ７３
の出力側の倫理レベルを確実に変化させることが可能に
なり、メモリセル６１に記憶されたデータを温度変化に
関係なく正確に読み出すことができる。

【００６５】ところで、ＥＰＲＯＭにおいて、動作の高
速化を図るためには、メモリセル６１のドレイン領域６
４（ビット線ＢＬ）の電圧振幅を小さくする必要があ
り、各電圧Ｓｉｎｅ，Ｓｉｎｗの範囲（ノードＡの電圧
振幅）を小さくしなければならないため、参照電圧Ｖｓ
の設定範囲も小さくなる。しかし、本実施形態によれ
ば、ノードＡの電圧振幅を小さくして参照電圧Ｖｓの設
定範囲を小さくした場合でも、温度変化に関係なく正確
な読み出し動作が可能であるため、ＥＰＲＯＭの動作の
高速化を図ることができる。

【００６６】また、各ビット線ＢＬ，ＢＬｅ，ＢＬｗの
配線抵抗率に関係なく、ノードＣの電圧は電圧Ｓｉｎｅ
と等しくなり、ノードＤの電圧は電圧Ｓｉｎｏと等しく
なる。そのため、メモリセル６１のドレイン領域６４に
よって形成されるビット線ＢＬに金属配線が裏打ちされ
ておらず配線抵抗率が大きい場合でも、温度変化に関係
なく正確な読み出し動作を行うことができる。

【００６７】尚、本発明は上記実施形態に限定されるも
のではなく、以下のように変更してもよく、その場合で
も、上記実施形態と同様の作用および効果を得ることが
できる。 （１）各ボルテージホロワ１３ｅ，１３ｗをソースホロ
ワに置き換える。ソースホロワはボルテージホロワに比
べれば劣るものの高入力インピーダンス・低出力インピ
ーダンスの特性があるため、各ノードＣ，Ｄの電圧に抵
抗Ｒが影響を及ぼすのを防ぐことができる。

【００６８】（２）負荷トランジスタ７２および各ダミ
ー負荷トランジスタ２１ｅ，２１ｗのゲートを接地し、
負荷トランジスタ７２および各ダミー負荷トランジスタ
２１ｅ，２１ｗを抵抗接続型にする。この場合は、負荷
トランジスタ７２および各ダミー負荷トランジスタ２１
ｅ，２１ｗがダイオード接続型である上記実施形態に比
べて、各ノードＢ，Ｅ，Ｆの電圧振幅が大きくなるた
め、センスアンプＳＡの読み出し動作が遅くなるもの
の、上記実施形態と同様の効果を得ることができる。

【００６９】（３）ＥＰＲＯＭだけでなく、ＥＥＰＲＯ
Ｍまたはフラッシュ消去型ＥＥＰＲＯＭに適用する。
（４）図１に示す各抵抗Ｒの比は必ずしも同じでなけれ
ばいけないわけではないが、同じ値が最もよい。

【図面の簡単な説明】

【図１】本発明を具体化した一実施形態の要部構成を示
す回路図。

【図２】一実施形態の要部構成を示す回路図。

【図３】一実施形態の動作を説明するための特性図。

【図４】一実施形態の動作を説明するための特性図。

【図５】従来の形態および一実施形態の要部ブロック
図。

【図６】従来の形態の要部構成を示す回路図。

【図７】従来の形態および一実施形態のメモリセルの概
略断面図。

【図８】従来の形態の要部構成を示す回路図。

【図９】従来の形態の動作を説明するための特性図。

【図１０】従来の形態の動作を説明するための特性図。

【図１１】従来の形態の動作を説明するための特性図。

【符号の説明】 １１ｅ，１１ｗ…ダミーメモリセル １２…コンパレ
ータ １３ｅ，１３ｗ…ボルテージホロワ １４…消去状態
電圧生成回路 １５…書き込み状態電圧生成回路 ２１ｅ，２１ｗ…ダミー負荷トランジスタ ５５…カ
ラムデコーダ ６１…メモリセル ７２…負荷トランジスタ ７３
…出力インバータ ８１…センストランジスタ ＢＬｅ，ＢＬｗ…ダミー
ビット線 ＢＬ…ビット線 ＷＬ…ワード線 Ｒ…抵抗

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データが書き込まれていない第１のダミ
   ーメモリセルと、 該第１のダミーメモリセルに接続された第１のダミービ
   ット線と、 該第１のダミービット線の電位変化を検出する第１の電
   位検出手段と、 予めデータが書き込まれている第２のダミーメモリセル
   と、 該第２のダミーメモリセルに接続された第２のダミービ
   ット線と、 該第２のダミービット線の電位変化を検出する第２の電
   位検出手段と、 該第１の電位検出手段が検出した第１のダミービット線
   の電位と、該第２の電位検出手段が検出した第２のダミ
   ービット線の電位との中間電位を生成する中間電位生成
   手段と、 データの読み出し対象のメモリセルに接続されたビット
   線と、 当該ビット線の電位変化を検出する第３の電位検出手段
   と、 該第３の電位検出手段が検出したビット線の電位と、前
   記中間電位生成手段の生成した中間電位とを比較する比
   較手段と、 当該比較手段の比較結果に基づいて当該メモリセルに記
   憶されたデータを読み出す読み出し手段とを備えたこと
   を特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 前記第１および第２のダミーメモリセルおよび前記メモ
   リセルが複数個マトリックス状に配置され、カラム方向
   に配列された前記第１および第２のダミーメモリセルと
   複数の前記メモリセルとが同一のワード線に接続された
   半導体記憶装置であって、 複数の前記メモリセルに接続された複数の前記ビット線
   のうちの１本を選択し、その選択された前記ビット線と
   前記第３の電位検出手段とを接続するカラムデコーダを
   備えたことを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   記憶装置において、 前記第１，第２，第３の電位検出手段は、前記ダミーメ
   モリセルまたは前記メモリセルをドライバとし、電源に
   接続されたＭＯＳトランジスタを負荷とするインバータ
   からなるシングルエンドの電流検出型センスアンプであ
   ることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３に記載の半導体記憶装置におい
   て、 前記ＭＯＳトランジスタはダイオード接続型であること
   を特徴とする半導体記憶装置。