JPS6348120B2

JPS6348120B2 -

Info

Publication number: JPS6348120B2
Application number: JP56107689A
Authority: JP
Inventors: Hiroshi Iwahashi; Masamichi Asano
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-07-10
Filing date: 1981-07-10
Publication date: 1988-09-27
Also published as: JPS589286A

Description

【発明の詳細な説明】この発明は、信頼性を高めることができる不揮
発性半導体メモリに関する。

一般に、不揮発性半導体メモリとしては、浮遊
ゲート構造をしたMOS型電界効果トランジスタ
（MOS FET）が広く用いられている。第１図ａ
は、このメモリセルの断面構成図を示し、ｂ図に
そのシンボル図を示す。すなわち、Ｐ型の半導体
基板上に、N⁺型の拡散部１１，１２がソース、
ドレインとして設けられる。そして、この基板上
に、電気的に絶縁されている浮遊ゲート１３、さ
らに、この浮遊ゲート１３上に、メモリセルに流
れる電源を制御するための制御ゲート電極１４が
設けられた二層ゲート構造をしている。そして、
このメモリセルは、浮遊ゲートが中性状態にある
時は、低い制御ゲート電位で導通状態になり、一
方この浮遊ゲートに電子が注入された状態の時
は、制御ゲート電極に高い電位を与えないと導通
状態にならない。この様子を示すのがｃ図で、浮
遊ゲートが中性状態の時は実線１５、電子が注入
されている状態の時は実線１６のような特性を示
す。したがつて、電子が注入されているか否かで
メモリセルに「０」および「１」情報を記憶でき
る。この浮遊ゲートに電子を注入するには、制御
ゲートおよびドレインに高電圧（例えば20V）を
印加すれば良い。そして、ドレイン近くで生ずる
インパクト電離により発生する電子・正孔対のう
ち、電子を浮遊ゲートに注入する。

第２図は、このようなメモリセルを使つた半導
体メモリの構成図である。すなわち、特定される
一方向に設定される複数の行線R₁〜R_n、および、
この行線に直交するように設定した、複数の列線
S₁〜S_oで設定される各交差位置に対応して、メモ
リセルM₁₁〜M_noが配置される。そして行線は行
デコーダの制御信号によりメモリセルをスイツチ
ング制御し、列線は列デコーダから供給される信
号C₁〜C_oにより列ゲートトランジスタG₁〜G_oを
スイツチング制御してメモリセル中の情報に読み
出し、あるいはメモリセルに書き込んでいる。さ
らに、列ゲートトランジスタG₁〜G_oを共通接続
し、上記メモリセルのドレインに書き込み用電源
V_pを供給するために、書き込み用トランジスタ
Tr₁を設け、信号Ｄによつてこのトランジスタ
Tr₁をスイツチング制御している。上記トランジ
スタTr₁のゲートは、データの「０」、「１」状態
により、高電圧あるいは0Vが印加される。すな
わち、データの書き込み時にはV_pに20Vを印加
した状態で、信号Ｄを高電圧（例えば20V）とす
る。そして、行および列デコーダによつて選択さ
れた行線および列ゲートトランジスタによりメモ
リセルが選択され、このメモリセルのドレインお
よびゲートに高電圧が印加されると、浮遊ゲート
に電子が注入され、書き込みが行なわれる。さら
に、列ゲートトランジスタが共通接続された節点
N₁にはトランジスタTr₂〜Tr₅で構成されるメモ
リ電源供給回路が設けられる。この回路は電源
V_Cと接地点V_Sとの間に直列挿入されたトランジ
スタTr₄，Tr₅の共通接続点から所定の電位を取
り出し、トランジスタTr₂，Tr₃のゲートに供給
してメモリセルのドレイン電位が電源V_Cよりも
低い電位に保たれるようにしている。これは、デ
ータの読み出し時にメモリセルのドレイン電圧が
高いと、長時間使用するうちに、中性状態であつ
た浮遊ゲートに徐々に電子が注入されてしまい、
この電子によつてデータが反転するのを防ぐため
である。

そして、トランジスタTr₃とインバータ１７と
の間に、負荷素子として働くデイプレツシヨン形
トランジスタTr₆を設け、電源V_cを供給して、ト
ランジスタTr₈のゲートに供給される列線電位V_A
（メモリセルM₁₁〜M_noから読み出された信号）
の振幅を大きくしている。そしてトランジスタ
Tr₈が導通制御されて、インバータ１７の出力信
号OUTが次第の出力バツフア回路へ供給される。

上記半導体メモリの動作をデータを読み出しを
例に取り説明する。例えば、行線R₁および列デ
コーダによりC₁が選択された場合、トランジス
タG₁が導通し、メモリセルM₁₁が選択される。こ
こで、メモリセルの浮遊ゲートが中性状態であれ
ばメモリセルM₁₁は導通し、列線は放電されてそ
の電位がインバータ１７に供給される。そしてイ
ンバータ１７の出力は「１」となり、出力バツフ
ア回路に伝達される。またメモリセルM₁₁の浮遊
ゲートに電子が注入されている場合は、メモリセ
ルMA₁はオフし、トランジスタTr₂，Tr₆により
列線は充電されて、インバータ１７の出力は
「０」となる。

このような半導体メモリでは、メモリセルのオ
ン、オフ状態により変化する列線電位を検出する
ため、メモリセルに充分電子が注入され、メモリ
セルのしきい値電圧V_thが電源電位V_c以上に上昇
していなければならない。例えば、メモリセルの
しきい値電圧V_thが5Vまで上昇しているとすれ
ば、行線電位が5V以下では列線は「１」に充電
され、行線電位が5V以上では、列線は「０」に
放電される。行線電位は、通常電源電位に比例す
るため、電源が4.5V〜5.5Vで使用される場合、
メモリセルのしきい値電圧V_thは5.5V以上に保つ
必要がある。この様にメモリセルのしきい値電圧
V_thは充分高く設定しなければならない。

ところで、このような半導体メモリ回路では、
メモリのテスト工程において、不良なメモリセル
を持つものを除去することができる。すなわち、
例えば所定のメモリセルのしきい値電圧V_thが7V
に書き込まれていたとする。ここで電源電圧を
7V以上にすれば、行線の電位もそれに対応して
上昇するため、メモリセルはオン状態となり、列
線は「０」になる。したがつてこのメモリセルの
しきい値電圧V_thが7Vであることがわかる。この
状態でメモリを高温にさらしたりして種々のテス
トを行なう。その後、このメモリセルの良否を調
べるために、電源電位を上昇させる。そして、例
えば6Vでメモリセルがオン状態となり、列線電
位が「０」になつたとすれば、浮遊ゲートから電
子が抜け出したことになり、浮遊ゲートの絶縁に
問題があることがわかる。したがつて、この様な
半導体メモリは出荷出来ない。

第３図は、第２図に示した半導体メモリの列ゲ
ートトランジスタの共通接続点N₁にトランジス
タTr₉〜Tr₁₁で構成される回路を付加したもの
で、このトランジスタTr₉〜Tr₁₁は、列線電位の
振幅をおさえ、読み出し速度を上げる役目をして
いる。すなわち、電源V_cと接地点V_sとの間に設
けられ、インバータとして働くトランジスタ
Tr₉，Tr₁₀の接続点の電位を、トランジスタTr₁₁
のゲートに供給して導通制御し、電源V_cを列ゲ
ートトランジスタの共通接続点（節点N₁）に供
給するようにして成る。

このような構成によれば、節点N₁の電位が下
がると、トランジスタTr₁₀の導通抵抗は大きく
なり、トランジスタTr₁₁のゲート電位は上昇し
トランジスタTr₁₁の導通抵抗は小さくなる。し
たがつて、節点N₁の電位が下がりすぎるのを防
止でき、読み出し速度を上げることができる。

ところで、この回路においても、第２図に示し
た半導体メモリ回路と同様に、メモリセルの良否
のテストを行なうことができる。

第４図に示す回路は、メモリセルへの書き込み
量を少なくし、かつ、読み出し速度を高めるため
に、差動型センスアンプを用いて半導体メモリを
構成したものである。すなわち、メモリセルから
読み出された信号は、差動型センスアンプRAの
一方の入力端に供給される。この差動型センスア
ンプRAはトランジスタTr₁₂〜Tr₂₀によつて構成
され、節点Ａ，Ｂの電位差により出力が決定され
る。節点Ａの電位をV_A、節点Ｂの電位（比較電
位発生回路V_Mの出力）をV_Bとすれば、V_A＞V_Bな
らば出力は「１」に、V_A＜V_Bならば出力は「０」
になる。トランジスタM′のゲート電位をV_Rとす
れば、節点Ｂの電位は、浮遊ゲートが中性状態、
つまり、書き込みが行なわれていないメモリセル
が選択された時、行線電位がV_Rになつた時の節
点Ａの電位と同じになる。

ここで、V_RをV_Cの６割、つまりV_R＝0.6V_Cに
なるようにR₁，R₂を設定すれば選択された行線
は略V_Cになるため、書き込みの行なわれていな
いメモリセルを選択すると、V_A＜V_Bとなり、出
力は「０」となる。書き込みが行なわれているメ
モリセルを選択した場合は、V_A＞V_Bとなり、出
力は「１」になる。

次に、メモリセルのしきい値電圧が、何ボルト
になれば書き込みが行なわれたと見るか計算す
る。メモリセルM₁₁〜M_noは、M′と同等のトラン
ジスタのため、その電流は（ゲート電圧−しきい
値電圧V_th）に比例する。V_A＞V_Bとなるには、次
式を満足すれば良い。

V_C−V_TM＜V_R−V_TM′ ……(1) ここで、 V_TM：メモリセルのしきい値電圧V_th V_TM′：トランジスタM′のしきい値電圧V_th V_R＝0.6 V_Cとすれば V_C−V_TM＜0.6V_C−V_TM′ V_TM＞0.4V_C＋V_TM′ ……(2) となり、V_C＝5.5V、V_TM′＝1.5Vとすれば、メモ
リセルのしきい値電圧V_thは、V_TM＞3.7すなわち、
3.7V以上書き込まれれば書き込まれたものとし
て判断する。したがつて、第２図および第３図に
示した回路と比較して、少ない書き込み量で良い
ことがわかる。

第５図は、第４図に示した回路を模式的に示し
たもので、CVは比較電位発生回路V_Mのトランジ
スタM′を制御するために、制御電圧V_Rを発生す
る回路である。

第６図ａ〜ｃはそれぞれ、上記V_R発生回路CV
の種々の例を示すもので、ａ図およびｂ図はV_C
の一定の割合でV_Rを発生し、ｃ図はV_Cより一定
電位下がつた値を発生する回路である。

上記(1)式において、V_R＝V_C−α、ここでα＝
2Vとすれば V_C−V_TM＜V_C−α−V_TM′ V_C−V_TM＜V_C−２−1.5 V_TM＞3.5 となる。したがつて、このV_R発生回路において
は、V_Cに関係なく、メモリセルのV_thが3.5Vを超
えれば書き込みが行なわれたことになる。すなわ
ち、V_R発生回路として、第６図ｃに示す回路を
用いれば、メモリセルへの書き込み量が少なくて
も良い。しかし、第２図および第３図の回路で示
した様なテスト工程では、メモリセルの良否を判
定できない。すなわち、メモリセルのしきい値電
圧V_thが変化しても3.5V以上のメモリセルのしき
い値電圧を保つていればVCを変えても発見出来
ず、不良なメモリを除去出来ない。第６図ａ，ｂ
に示したV_R発生回路においても同様なことがい
える。

例えば、V_TMが5.5Vの時、V_Cをどの位の値にす
ればデータが反転するか計算する。(2)式の不等号
を逆にしてV_Cを計算すれば良い。したがつて V_TM＜0.4V_C＋V_TM′ となる。V_TM＝5.5V、V_TM′＝1.5Vとすれば、 5.5＜0.4V_C＋1.5 V_C＞10.0 となる。すなわち、V_Cを10V以上にしなければ
データを反転できない。このような高い電圧を印
加するのは5V系で設計されている回路では正常
に動作しないばかりでなく、トランジスタが破壊
してしまう危険があるため好ましくない。

上述したように、第２図、第３図に示した回路
では、メモリセルに書き込みを行なう場合には、
充分書き込みを行なう必要があり、かなり高いし
きい値電圧V_thにまでメモリセルのしきい値を持
つて行く必要がある。しかし、テスト工程におい
て電源を変えて不良のメモリセルを発見できる。
これに対し、第４図に示した半導体メモリ回路で
は、メモリセルの書き込み量は少なくても良い
が、テスト工程中に不良のメモリセルを発見でき
ない欠点がある。

この発明は、上記の様な事情を鑑みてなされた
もので、その目的とするところは、メモリセルの
書き込み量は少なくても良く、かつ、テスト工程
中に不良のメモリセルを発見でき、信頼性の高い
不揮発性半導体メモリを提供することである。

以下、この発明の一実施例について図面を参照
して説明する。

第７図はそのV_R発生回路を示すもので、テス
ト時に電源V_Cを変えてもその出力V_Rをほぼ一定
とし、正規の読み出し時においては、テスト時よ
りも出力V_Rの電位を上げるようにしたものであ
る。すなわち、電源V_CとV_R出力端との間にデイ
プレツシヨン型トランジスタTr₂₁を設け、その
ゲートはV_R出力端に接続される。さらに、この
V_R出力端と接地点V_Sとの間にはエンハンスメン
ト型トランジスタTr₂₂〜Tr₂₅が直列接続される。
上記トランジスタTr₂₂のゲートには信号Ｒ／
が供給され、トランジスタTr₂₃〜Tr₂₅のゲート
はそれぞれのドレインに接続される。また、V_R
出力端と接地点V_Sとの間にはエンハンスメント
型トランジスタTr₂₆〜Tr₂₈が直列接続され、ト
ランジスタTr₂₆のゲートには信号／Ｔが供給
され、トランジスタTr₂₇，Tr₂₈のゲートはそれ
ぞれのドレインに接続されて成る。

このような構成において、信号／Ｔはテスト
時に「１」とし、正規の読み出し時に「０」とす
る。信号Ｒ／は上記信号／Ｔの反転信号でテ
スト時「０」、正規の読み出し時に「１」とする。
したがつて、テスト時にはトランジスタTr₂₆が
オン状態となり、トランジスタTr₂₂がオフ状態
となる。正規の読み出し時にはトランジスタ
Tr₂₂がオン状態、トランジスタTr₂₆がオフ状態
となる。このため、テスト時においてこの回路の
出力電位V_Rは、トランジスタTr₂₇のしきい値電
圧V_T27とトランジスタTr₂₈のしきい値電圧V_T28と
の和、すなわち、「V_R＝V_T27＋V_T28」となり、正
規の読み出し時においては、出力電位V_Rはトラ
ンジスタTr₂₃，Tr₂₄，Tr₂₅の各しきい値電圧
V_T23，V_T24，V_T25の和、「V_R＝V_T24＋V_T25＋V_T26」
となる。このように出力電位V_Rは、トランジス
タTr₂₃〜Tr₂₅およびTr₂₇，Tr₂₈のしきい値電圧
によつて決定され、電源V_Cにはほとんど依存し
ない。

以下、テスト時に電源V_Cが何ボルト以上であ
ればデータが反転するか調べてみる。例えば
「V_TM＝5.5V」、「V_R＝V_T27＋V_T28＝2V」、「V_TM′＝
1.5V」として、上記(1)式の不等号を逆にしてそ
れぞれの数値を代入すると下式で示される。

V_C−5.5＞２−1.5 したがつて、「V_C＞6.0」となり、電源V_Cが
6.0V以上でデータは反転する。例えばテスト時
にV_Rを2Vとした場合、V_TMが7V、V_Cが7.5V以上
でデータが反転したとする。そして、種々の信頼
性テストを行ない、その後V_TMが6Vに下がつて
いればV_Cが6.5V以上でデータが反転するはずで
ある。したがつて、このような構成によれば、テ
スト工程においてメモリの不良を比較的低い電源
電圧V_Cで発見できる。

一方、正規の読み出し時において、例えば
「V_TM＝5.5V」、「V_R＝3V」、「V_TM′＝1.5V」とする
と、電源V_Cは7V以上でデータが反転する。ここ
でV_Rが3Vの場合、メモリセルのしきい値電圧が
何ボルト以上あればデータが書き込まれたと判断
するか調べてみる。上記(1)式にこの条件を代入す
ると下式のようになる。

V_C＝V_TM＜３−V_TM′ V_TM＞V_C−３＋V_TM′ 上式において、「V_C＝5.5V」、「V_TM′＝1.5V」と
すれば、メモリセルのしきい値電圧はV_TM＞４と
なる。したがつて、電源V_Cが5.5Vの時、メモリ
セルに4V以上印加されれば書き込まれたものと
して判断する。

上述したようにこのような構成によれば、第２
図および第３図に示した回路に比べ少ない書き込
み量で情報を書き込むことができ、且つテスト時
に電源電圧を変えることにより不良なメモリセル
を容易に発見できる。

第８図は、この発明の他の実施例を示すもの
で、上記第７図のトランジスタTr₂₃〜Tr₂₅およ
びTr₂₇，Tr₂₈のかわりにトランジスタTr₂₉〜
Tr₃₃を設けたものである。このトランジスタ
Tr₂₉〜Tr₃₃は、第１図に示した構成のトランジ
スタの、制御ゲート１４と浮遊ゲート１３を短絡
したものである。

このような構成によれば、トランジスタTr₂₉
〜Tr₃₃のしきい値電圧は、メモリセルのしきい
値電圧と一対一の対応を持つため、「V_R−V_TM′」
はほぼ一定となり、メモリセルのしきい値の変化
に依存しなくなる。この場合、正規の読み出し時
に用いるトランジスタTr₂₉〜Tr₃₁は、通常のエ
ンハンスメント型トランジスタを設けても良い。
また、第７図および第８図において、各トランジ
スタの数は、必要とする出力電位V_Rの値によつ
て設定すれば良いのはもちろんである。

第９図は、さらにこの発明の他の実施例を示す
もので、電源V_Cと接地点V_Sとの間にトランジス
タTr₂₁およびTr₃₄〜Tr₃₆が直列接続される。上
記トランジスタTr₃₄，Tr₃₅はエンハンスメント
型で、そのゲートがそれぞれのドレインに接続さ
れており、トランジスタTr₃₆はデイプレツシヨ
ン型でそのゲートに信号／Ｔが供給されるよう
にして成る。

このような構成において、テスト時に上記信号
Ｒ／Ｔを「１」とすれば、トランジスタTr₃₆が
オン状態となつて導通抵抗が小さくなり、出力電
位V_Rは、トランジスタTr₃₄，Tr₃₅のしきい値電
圧V_T34，V_T35の和となる。正規の読み出し時に信
号／Ｔを「０」とすれば、トランジスタTr₃₆
の導通抵抗が大きくなり、出力電位V_Rはテスト
時より高い値に設定できる。

なお、この発明は上記実施例に限定されるもの
ではなく、種々変形して実施が可能であり、V_R
発生回路の出力電位を正規の読み出し時とテスト
時にそれぞれ所定の電位に設定する回路であれば
良い。

以上説明したようにこの発明によれば、テスト
時と正規の読み出し時に出力電位V_Rを変化させ
ることができるので、情報の書き込み量は少なく
ても良く、テスト時には電源V_Cを変えて不良な
メモリセルを発見できるので、信頼性の高い不揮
発性半導体メモリが得られる。

【図面の簡単な説明】

第１図ａ〜ｃはそれぞれ浮遊ゲート構造をした
MOS型電界効果トランジスタの断面構成図およ
びそのシンボル図、特性図、第２図〜第４図はそ
れぞれ従来の不揮発性半導体メモリを示す回路
図、第５図は上記第４図の回路を模式化して示し
た図、第６図ａ〜ｃはそれぞれ上記第４図のV_R
発生回路を示す回路図、およびその変形例を示す
回路図、第７図はこの発明の一実施例に係る不揮
発性半導体メモリのV_R発生回路を示す図、第８
図、第９図はそれぞれこの発明の他の実施例を示
す回路図である。 R₁〜R_n……行線、S₁〜S_o……列線、M₁₁〜
M_no……メモリセル、RA……差動型センスアン
プ、V_M……比較電位発生回路。

Claims

【特許請求の範囲】

１複数の行線及び複数の列線で設定される各交
差位置に対応して配置されるメモリセルと、上記
列線から一方の入力信号が供給される差動型セン
スアンプと、この差動型センスアンプの他方の入
力信号を供給し、上記メモリセルに使用されてい
るトランジスタと同等なトランジスタを有する比
較電位発生回路と、正規の動作時に使用する上記
同等なトランジスタのゲートに第１の電位を供給
し、テスト時に使用する上記同等なトランジスタ
のゲート電位は上記第１の電位よりも低く且つ電
源電圧の変動の影響を受けない第２の電位を供給
し、テスト時に選択されたメモリセルのゲートに
電源電圧の変動に対応した電位を供給する電位供
給手段とを具備することを特徴とする不揮発性半
導体メモリ。