JPH11204697A - 半導体装置の基板実装機構 - Google Patents
半導体装置の基板実装機構Info
- Publication number
- JPH11204697A JPH11204697A JP243898A JP243898A JPH11204697A JP H11204697 A JPH11204697 A JP H11204697A JP 243898 A JP243898 A JP 243898A JP 243898 A JP243898 A JP 243898A JP H11204697 A JPH11204697 A JP H11204697A
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- JP
- Japan
- Prior art keywords
- interposer
- mounting
- semiconductor device
- semiconductor chip
- reinforcing
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 補強端子部分のインターポーザの層間剥離を
防止して実装基板との接合強度を向上させることができ
る半導体装置の基板実装機構を提供すること。 【解決手段】 インターポーザ３’の補強端子１０が配
置される箇所に、メッキスルーホール１５を形成するこ
とにより、この部分のインターポーザ３’の層間を接続
して、実装基板７のねじれや反りなどによって補強端子
１０の部分にストレスが生じたとしてもインターポーザ
３’の層間剥離を防止する。これにより、実装基板７と
の接合強度が向上し、半導体装置１’の信頼性が高ま
る。また、新部品導入時等における接合部の剥離試験を
正確に行うことができる。
防止して実装基板との接合強度を向上させることができ
る半導体装置の基板実装機構を提供すること。 【解決手段】 インターポーザ３’の補強端子１０が配
置される箇所に、メッキスルーホール１５を形成するこ
とにより、この部分のインターポーザ３’の層間を接続
して、実装基板７のねじれや反りなどによって補強端子
１０の部分にストレスが生じたとしてもインターポーザ
３’の層間剥離を防止する。これにより、実装基板７と
の接合強度が向上し、半導体装置１’の信頼性が高ま
る。また、新部品導入時等における接合部の剥離試験を
正確に行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばチップ・ス
ケール・パッケージ（ＣＳＰ）部品に用いて最適な半導
体装置の基板実装機構に関する。
ケール・パッケージ（ＣＳＰ）部品に用いて最適な半導
体装置の基板実装機構に関する。
【０００２】
【従来の技術】近年、実装性、実装コストおよび電気特
性に優れた新パッケージとしてＢＧＡ（Ball Grid Arra
y ）／ＣＳＰ(Chip Scale Package ）が市場に出回り、
主要な半導体パッケージ部品となりつつある。ＢＧＡ／
ＣＳＰは、周囲に足（外部リード）を備えた従来の半導
体パッケージ部品と異なり、実装基板側の腹の部分で要
求される電気的配線を行うもので、実装基板に搭載する
際に多少の位置ずれがあっても半田溶融時にその表面張
力でもって部品を所定の実装位置に合わせるセルフアラ
イメント機能（自動位置合わせ機能）を有している。な
お、ＣＳＰはＢＧＡの中でもバンプの配列間隔が狭く、
部品自体を小型化・チップ化したものである。
性に優れた新パッケージとしてＢＧＡ（Ball Grid Arra
y ）／ＣＳＰ(Chip Scale Package ）が市場に出回り、
主要な半導体パッケージ部品となりつつある。ＢＧＡ／
ＣＳＰは、周囲に足（外部リード）を備えた従来の半導
体パッケージ部品と異なり、実装基板側の腹の部分で要
求される電気的配線を行うもので、実装基板に搭載する
際に多少の位置ずれがあっても半田溶融時にその表面張
力でもって部品を所定の実装位置に合わせるセルフアラ
イメント機能（自動位置合わせ機能）を有している。な
お、ＣＳＰはＢＧＡの中でもバンプの配列間隔が狭く、
部品自体を小型化・チップ化したものである。
【０００３】図２に示すように、元来、ＢＧＡ／ＣＳＰ
（以下、半導体装置と呼ぶ）１は、半導体チップ２と、
介装基材としてのインターポーザ３と、これらを一体化
する封止樹脂５とで成り、半導体チップ２はインターポ
ーザ３を介して実装基板７へ実装される。インターポー
ザ３は、セラミック等の無機材料、またはポリイミド等
の有機材料などで成る多層構造であり、半導体チップ２
の保護機能、半導体チップ２と実装基板７との間の熱膨
張率の違いから生ずるストレスを緩和する機能、半導体
チップ２の電極間隔を実装基板７のランド７ａの間隔に
拡張配線する機能等を有する。実装基板７のランド部７
ａに半田付けされるインターポーザ３の接合部は、半導
体チップ２の電極部とボンディングワイヤ４により電気
的に接続される信号端子９と、インターポーザ３の四隅
に配置される補強端子１０とで構成される。この補強端
子１０は、実装基板７のねじれや反りにより信号端子９
の半田接合部に作用するストレスを緩和するのを目的と
して設けられたものである。
（以下、半導体装置と呼ぶ）１は、半導体チップ２と、
介装基材としてのインターポーザ３と、これらを一体化
する封止樹脂５とで成り、半導体チップ２はインターポ
ーザ３を介して実装基板７へ実装される。インターポー
ザ３は、セラミック等の無機材料、またはポリイミド等
の有機材料などで成る多層構造であり、半導体チップ２
の保護機能、半導体チップ２と実装基板７との間の熱膨
張率の違いから生ずるストレスを緩和する機能、半導体
チップ２の電極間隔を実装基板７のランド７ａの間隔に
拡張配線する機能等を有する。実装基板７のランド部７
ａに半田付けされるインターポーザ３の接合部は、半導
体チップ２の電極部とボンディングワイヤ４により電気
的に接続される信号端子９と、インターポーザ３の四隅
に配置される補強端子１０とで構成される。この補強端
子１０は、実装基板７のねじれや反りにより信号端子９
の半田接合部に作用するストレスを緩和するのを目的と
して設けられたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、以上の
ように構成される従来技術では、補強端子１０が本来の
機能を果たせず、実装基板７との接合強度を向上させる
ことができないという問題がある。これは、使用中、実
装基板７にねじれや反りが生じた時にそのストレスがイ
ンターポーザ３の補強端子１０に作用するが、このと
き、図３に示すようにインターポーザ３が層間剥離（破
壊）Ｆを起こしてしまうからであり、これが原因で補強
端子１０が本来の機能を達成できずに上記ストレスが内
方の信号端子９に直接作用してしまう。これにより、半
導体装置１自体の信頼性の低下を招いてしまう結果とな
っている。
ように構成される従来技術では、補強端子１０が本来の
機能を果たせず、実装基板７との接合強度を向上させる
ことができないという問題がある。これは、使用中、実
装基板７にねじれや反りが生じた時にそのストレスがイ
ンターポーザ３の補強端子１０に作用するが、このと
き、図３に示すようにインターポーザ３が層間剥離（破
壊）Ｆを起こしてしまうからであり、これが原因で補強
端子１０が本来の機能を達成できずに上記ストレスが内
方の信号端子９に直接作用してしまう。これにより、半
導体装置１自体の信頼性の低下を招いてしまう結果とな
っている。
【０００５】また、新機種導入時および新部品登録時
に、これらの機種および部品の評価を行うため、インタ
ーポーザ３の接合部と実装基板７との間の半田接合強度
を測定する剥離試験を行っているのであるが、信号端子
９の部分は適正に剥離される一方で、補強端子１０の部
分は上述したインターポーザ３の層間剥離が起こってし
まうので、全体として正しい測定または確認を行うこと
ができないといった問題がある。
に、これらの機種および部品の評価を行うため、インタ
ーポーザ３の接合部と実装基板７との間の半田接合強度
を測定する剥離試験を行っているのであるが、信号端子
９の部分は適正に剥離される一方で、補強端子１０の部
分は上述したインターポーザ３の層間剥離が起こってし
まうので、全体として正しい測定または確認を行うこと
ができないといった問題がある。
【０００６】本発明は上述の問題に鑑みてなされ、補強
端子部分のインターポーザの層間剥離を防止して実装基
板との接合強度を向上させることができる半導体装置の
基板実装機構を提供することを課題とする。
端子部分のインターポーザの層間剥離を防止して実装基
板との接合強度を向上させることができる半導体装置の
基板実装機構を提供することを課題とする。
【０００７】
【課題を解決するための手段】本発明は、介装基材の補
強端子が配置される箇所にメッキスルーホールを設ける
ことにより、介装基材の層間接続を行うようにしてい
る。これにより、補強端子部分の介装基材の層間剥離が
防止され、補強端子の本来の機能を行わせることができ
る。また、半導体装置の剥離試験を適正に行うことが可
能となる。
強端子が配置される箇所にメッキスルーホールを設ける
ことにより、介装基材の層間接続を行うようにしてい
る。これにより、補強端子部分の介装基材の層間剥離が
防止され、補強端子の本来の機能を行わせることができ
る。また、半導体装置の剥離試験を適正に行うことが可
能となる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態による
半導体装置の基板実装機構について図面を参照して説明
する。
半導体装置の基板実装機構について図面を参照して説明
する。
【０００９】図１は本発明の実施の形態を示しており、
図２と対応する部分については同一の符号を付してい
る。半導体装置１’は、半導体チップ２と、介装基材と
してのインターポーザ３’と、これらを一体化する封止
樹脂５とで成る。半導体チップ２とインターポーザ３’
との間には図示せずとも絶縁体が介在し、半導体チップ
２はインターポーザ３’を介して実装基板７へ実装され
る。インターポーザ３’は本実施の形態ではアラミド繊
維の多層構造で成り、従来と同様、半導体チップ２を保
護する機能、半導体チップ２と実装基板７との間の熱膨
張率の違いによるストレスを緩和する機能、さらに、半
導体チップ２の電極間隔を実装基板７のランド７ａの間
隔に拡張配線する機能等を有する。実装基板７のランド
部７ａに半田付けされるインターポーザ３’の接合部
は、従来と同様、半導体チップ２の電極部とボンディン
グワイヤ４により電気的に接続される信号端子９と、イ
ンターポーザ３’の四隅に配置される補強端子１０とで
構成される。
図２と対応する部分については同一の符号を付してい
る。半導体装置１’は、半導体チップ２と、介装基材と
してのインターポーザ３’と、これらを一体化する封止
樹脂５とで成る。半導体チップ２とインターポーザ３’
との間には図示せずとも絶縁体が介在し、半導体チップ
２はインターポーザ３’を介して実装基板７へ実装され
る。インターポーザ３’は本実施の形態ではアラミド繊
維の多層構造で成り、従来と同様、半導体チップ２を保
護する機能、半導体チップ２と実装基板７との間の熱膨
張率の違いによるストレスを緩和する機能、さらに、半
導体チップ２の電極間隔を実装基板７のランド７ａの間
隔に拡張配線する機能等を有する。実装基板７のランド
部７ａに半田付けされるインターポーザ３’の接合部
は、従来と同様、半導体チップ２の電極部とボンディン
グワイヤ４により電気的に接続される信号端子９と、イ
ンターポーザ３’の四隅に配置される補強端子１０とで
構成される。
【００１０】そこで、本実施の形態では、インターポー
ザ３’の補強端子１０が配置される箇所に、信号端子９
が配置される箇所と同様なメッキスルーホール１５を形
成している。このメッキスルーホール１５は半導体チッ
プ２とは電気的に絶縁され、いわば、ダミーのスルーホ
ールとして形成されている。また、スルーホールメッキ
は銅である。
ザ３’の補強端子１０が配置される箇所に、信号端子９
が配置される箇所と同様なメッキスルーホール１５を形
成している。このメッキスルーホール１５は半導体チッ
プ２とは電気的に絶縁され、いわば、ダミーのスルーホ
ールとして形成されている。また、スルーホールメッキ
は銅である。
【００１１】このように、インターポーザ３’の補強端
子１０が配置される箇所にメッキスルーホール１５を形
成することにより、この部分のインターポーザ３’の層
間を銅メッキで接続し、その箇所におけるインターポー
ザ３’の強度を向上させ、実装基板７のねじれや反りに
より補強端子１０にストレスが作用したときでも、従来
生じていたインターポーザ３’の層間剥離を防止し、こ
れにより信号端子９の半田接合部に直接ストレスが作用
することを低減している。
子１０が配置される箇所にメッキスルーホール１５を形
成することにより、この部分のインターポーザ３’の層
間を銅メッキで接続し、その箇所におけるインターポー
ザ３’の強度を向上させ、実装基板７のねじれや反りに
より補強端子１０にストレスが作用したときでも、従来
生じていたインターポーザ３’の層間剥離を防止し、こ
れにより信号端子９の半田接合部に直接ストレスが作用
することを低減している。
【００１２】したがって、本実施の形態によれば、イン
ターポーザ３’の信号端子９と実装基板７との間の半田
接合強度を高めるという補強端子１０の本来の機能を行
わせることができるので、インターポーザ３’と実装基
板７との間の接合強度を従来よりも向上させることがで
きると共に、信号端子９における半田接合部へ作用する
ストレスを軽減して半導体装置１’の信頼性を向上させ
ることができる。
ターポーザ３’の信号端子９と実装基板７との間の半田
接合強度を高めるという補強端子１０の本来の機能を行
わせることができるので、インターポーザ３’と実装基
板７との間の接合強度を従来よりも向上させることがで
きると共に、信号端子９における半田接合部へ作用する
ストレスを軽減して半導体装置１’の信頼性を向上させ
ることができる。
【００１３】また、新機種導入時および新部品登録時に
おいて接合部の剥離試験を行う際にも、補強端子１０が
形成される部分のインターポーザ３’の層間剥離の発生
が防止されるので、剥離強度の正しい測定または確認を
行うことができる。
おいて接合部の剥離試験を行う際にも、補強端子１０が
形成される部分のインターポーザ３’の層間剥離の発生
が防止されるので、剥離強度の正しい測定または確認を
行うことができる。
【００１４】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
【００１５】例えば以上の実施の形態では、半導体装置
１’における半導体チップ２は、電極部を上方に向けた
フェイスアップタイプを用いたが、反対に、電極部を下
方（インターポーザ３’側）に向けたフェイスダウンタ
イプの半導体チップについても本発明は適用可能であ
る。なお、この場合、インターポーザ３’との接続は、
フリップチップ的に行われると共に、実装基板７の配線
間隔に拡張されて実装される。また、インターポーザ
３’の材質も適宜変更可能であり、例えば実装基板７の
材質（熱膨張係数）との関係で決定される。
１’における半導体チップ２は、電極部を上方に向けた
フェイスアップタイプを用いたが、反対に、電極部を下
方（インターポーザ３’側）に向けたフェイスダウンタ
イプの半導体チップについても本発明は適用可能であ
る。なお、この場合、インターポーザ３’との接続は、
フリップチップ的に行われると共に、実装基板７の配線
間隔に拡張されて実装される。また、インターポーザ
３’の材質も適宜変更可能であり、例えば実装基板７の
材質（熱膨張係数）との関係で決定される。
【００１６】
【発明の効果】以上述べたように、本発明の半導体装置
の基板実装機構によれば、介装基材の補強端子が配置さ
れる箇所にメッキスルーホールを設けることにより介装
基材の各層を接続するようにしているので、補強端子部
分の介装基材の層間剥離または破壊を防止して補強端子
の本来の機能を行わせることができ、よって、実装基板
との接合強度を向上させて半導体装置の信頼性を高める
ことができる。また、新規部品導入時および新規部品登
録時における接合部の剥離試験を適正に行うことが可能
となる。
の基板実装機構によれば、介装基材の補強端子が配置さ
れる箇所にメッキスルーホールを設けることにより介装
基材の各層を接続するようにしているので、補強端子部
分の介装基材の層間剥離または破壊を防止して補強端子
の本来の機能を行わせることができ、よって、実装基板
との接合強度を向上させて半導体装置の信頼性を高める
ことができる。また、新規部品導入時および新規部品登
録時における接合部の剥離試験を適正に行うことが可能
となる。
【図１】本発明の実施の形態を示す要部の断面図であ
る。
る。
【図２】従来例を示す要部の断面図である。
【図３】図２の作用を示す側面図である。
１’………半導体装置、２………半導体チップ、３’…
……インターポーザ、４………ボンディングワイヤ、５
………封止樹脂、７………実装基板、９………信号端
子、１０………補強端子、１２………半田、１５………
メッキスルーホール。
……インターポーザ、４………ボンディングワイヤ、５
………封止樹脂、７………実装基板、９………信号端
子、１０………補強端子、１２………半田、１５………
メッキスルーホール。
Claims (4)
- 【請求項１】 半導体チップを介装基材を介して実装基
板へ実装する半導体装置の基板実装機構であって、前記
介装基材の前記実装基板側の面に、前記半導体チップの
電極部と接続される複数の信号端子と、前記介装基材の
四隅に配置され前記実装基板との接合を補強するための
補強端子とで成る接合部が設けられる半導体装置の基板
実装機構において、 前記介装基材の前記補強端子が配置される箇所に、メッ
キスルーホールを形成したことを特徴とする半導体装置
の基板実装機構。 - 【請求項２】 前記半導体チップと前記介装基材とは封
止樹脂により一体化されることを特徴とする請求項１に
記載の半導体装置の基板実装機構。 - 【請求項３】 前記介装基材は多層構造であり、前記半
導体チップの配線間隔を前記実装基板の配線間隔に拡張
する回路が形成されることを特徴とする請求項１に記載
の半導体装置の基板実装機構。 - 【請求項４】 前記補強端子に形成されるメッキスルー
ホールは、前記半導体チップの各電極部と電気的に絶縁
されていることを特徴とする請求項１に記載の半導体装
置の基板実装機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP243898A JPH11204697A (ja) | 1998-01-08 | 1998-01-08 | 半導体装置の基板実装機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP243898A JPH11204697A (ja) | 1998-01-08 | 1998-01-08 | 半導体装置の基板実装機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204697A true JPH11204697A (ja) | 1999-07-30 |
Family
ID=11529285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP243898A Pending JPH11204697A (ja) | 1998-01-08 | 1998-01-08 | 半導体装置の基板実装機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204697A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011222552A (ja) * | 2010-04-02 | 2011-11-04 | Denso Corp | 表面実装型電子部品及び表面実装型電子部品の実装構造 |
| KR101391108B1 (ko) * | 2012-09-04 | 2014-04-30 | 에스티에스반도체통신 주식회사 | 반도체 패키지 제조방법 |
| US10217701B1 (en) | 2017-08-29 | 2019-02-26 | Toshiba Memory Corporation | Semiconductor device |
-
1998
- 1998-01-08 JP JP243898A patent/JPH11204697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011222552A (ja) * | 2010-04-02 | 2011-11-04 | Denso Corp | 表面実装型電子部品及び表面実装型電子部品の実装構造 |
| KR101391108B1 (ko) * | 2012-09-04 | 2014-04-30 | 에스티에스반도체통신 주식회사 | 반도체 패키지 제조방법 |
| US10217701B1 (en) | 2017-08-29 | 2019-02-26 | Toshiba Memory Corporation | Semiconductor device |
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