JPH11204854A

JPH11204854A - 磁気装置および磁性体素子

Info

Publication number: JPH11204854A
Application number: JP10058244A
Authority: JP
Inventors: Koichi Mizushima; 公一水島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-11-12
Filing date: 1998-03-10
Publication date: 1999-07-30
Anticipated expiration: 2018-03-10
Also published as: JP3566531B2

Abstract

(57)【要約】【課題】読出し速度の速い磁気メモリを実現すること。【解決手段】メモリセルとして、ＭＯＳトランジスタ２
と、このＭＯＳトランジスタ２のゲートに接続された磁
性体トンネル接合素子１とから構成されたものを用い
る。そして、ＭＯＳトランジスタ２のゲートを磁性体ト
ンネル接合素子１を介して定電圧源に接続する。また、
ゲート抵抗４の一端をゲートに接続し、他端を接地す
る。また、ＭＯＳトランジスタ２のソースをゲート抵抗
４よりも低抵抗の比較抵抗３に直列に接続し、ＭＯＳト
ランジスタ２のドレインを接地する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気ヘッドや磁気
メモリなどの磁気装置および電極として磁性体電極を用
いた磁性体素子に関する。

【０００２】

【従来の技術】磁気記録の高密度化および高速化は、磁
気記録媒体の改良と並んで、磁気記録装置の進歩、なか
でも磁気記録の書込みおよび読出しに用いられる磁気ヘ
ッドの進歩に負うところが多い。

【０００３】近年、磁気記録媒体の小型や大容量化が進
んでいる。このような小型や大容量化に伴って、磁気記
録媒体と読み出し用磁気ヘッドとの相対速度が小さくな
り、磁束密度の時間変化率（出力）が小さくなってきて
いる。

【０００４】その場合でも、大きな出力が取り出せる新
しいタイプの読出し用磁気へッドとして、巨大磁気抵抗
効果ヘッド（ＧＭＲヘッド）の開発が進められている。
ＧＭＲヘッドは、従来のＭＲヘッドよりも、磁気抵抗比
（ＭＲ比）が大きいという優れた特性を持っている。

【０００５】このようなＧＭＲヘッドとしては、例え
ば、図２６に示すように、ベース層が磁性積層膜で構成
され、ベース層への電子の注入がトンネル接合を介して
行なわれるトンネル注入型のホットエレクトロン・トラ
ンジスタを用いたものが急速に注目を集めている。

【０００６】また、さらに桁違いに大きい（数１００
％）のＭＲ比を示すＧＭＲヘッドとしては、例えば、図
２７に示すように、ベースが磁性積層膜で構成され、ベ
ース層への電子の注入がショットキー接合を介して行な
われるショットキー注入型のホットエレクトロン・トラ
ンジスタを用いたものも報告されている。

【０００７】ＧＭＲヘッド等の磁気ヘッドにより磁気記
録媒体から読み出された情報は、コンピュータ内の半導
体メモリ（例えばＤＲＡＭ、ＳＲＡＭ）に読み込まれた
後に利用される。

【０００８】半導体メモリは多くの優れた特性を持って
いるが、情報保持のために大量の電力を消費するという
大きな欠点も持っている。近年、情報保持のための電力
が不要な半導体メモリとして、フラッシュメモリやＦＲ
ＡＭなどの開発が進められているが、いずれも書き換え
回数が限定されるという大きな欠点を持っている。

【０００９】一方、実質的に書き換えが無限回可能な磁
気メモリ（ＭＲＡＭ）の開発も始められている。その実
現のためには大きなＭＲ比を示す材料や素子の開発が必
要である。

【００１０】スピンバルク膜（積層数が２の磁性積層
膜）よりも大きなＭＲ比を示す素子としては、磁性体ト
ンネル接合素子や、上述したベース層が磁性積層膜で構
成されたホットエレクトロン・トランジスタが注目され
ている。

【００１１】また、近年、磁性体トンネル接合素子また
はホットエレクトロン・トランジスタを単独で用いて磁
気ヘッドや磁気メモリを形成する他に、それらとＭＯＳ
型トランジスタとを組み合わせて磁気ヘッドや磁気メモ
リを形成する試みが始められている。その理由は、磁性
体トンネル接合素子やホットエレクトロン・トランジス
タなどの大きなＭＲ比を示す素子（ＧＭＲ素子）は電力
利得を持たないからである。

【００１２】しかしながら、ＧＭＲ素子とＭＯＳ型トラ
ンジスタとを組み合わせて構成した磁気ヘッドや磁気メ
モリには以下のような問題がある。この問題を磁気メモ
リを例にあげて具体的に説明する。

【００１３】図２８に、従来の磁性体トンネル接合素子
とＭＯＳトランジスタとからなる磁気メモリセルを示
す。この磁気メモリセルは、通常のＤＲＡＭセルのキャ
パシタを磁性体トンネル接合素子で置き換えた構成にな
っている。

【００１４】図中、８１は磁性体トンネル接合素子、８
２はＭＯＳトランジスタ、８３は比較抵抗、ＢＬはビッ
ト線、ＷＬはワード線、Ｃ１はビット線による浮遊容量
を示している。また、ワード線ＷＬは図示しない定電圧
源に接続されている。この定電圧源のレベルは、ＭＯＳ
トランジスタ８２のしきい値電圧よりも高い値が選ばれ
ている。

【００１５】情報（１，０）の書込みは、図示しない磁
化手段により、磁性体トンネル接合素子８１の磁化を平
行または反平行にすることにより行なう。

【００１６】また、情報の読出しは、磁性体トンネル接
合素子８１の磁気抵抗が磁化が平行か反平行によって変
わることを利用する。磁化が反平行のときのほうが磁気
抵抗は高くなる。比較抵抗８３の値には磁化が反平行の
ときの磁気抵抗の値が選ばれている。

【００１７】したがって、磁化が反平行の場合には磁気
抵抗は大きく、センスアンプで検出される比較抵抗８３
による電圧降下は大きいものとなる。逆に磁化が平行の
場合には磁気抵抗は小さく、センスアンプで検出される
比較抵抗８３による電圧降下は小いものとなる。このよ
うにしてセンスアンプで検出される比較抵抗８３による
電圧降下の大小で情報の読出しを行なうことが可能とな
る。

【００１８】ところで、ビット線ＢＬによる浮遊容量Ｃ
１は３００ｆＦ程度である。このため、ＣＲ時定数を小
さくして、ｎｓｅｃ以下程度の時間で読出しを行なうた
めには、比較抵抗８３の値は約３ｋΩ以下でなければな
らない。

【００１９】この抵抗値は、磁性体トンネル接合素子８
１のトンネル接合の大きさを１μｍ×１μｍとすると、
単位面積当たり３０μΩｃｍ²に相当し、極めて小さい
値である。

【００２０】ここで、トンネル絶縁膜を薄くすることに
より、単位面積当たり３０μΩｃｍ²のトンネル接合を
形成することは可能であるが、以下の問題がある。

【００２１】センスアンプによる読出しには数１００ｍ
Ｖの電圧変化が必要なので、トンネル接合は数１００ｍ
Ｖの耐圧を持たなければならない。

【００２２】しかし、単位面積当たり３０μΩｃｍ²の
トンネル接合は、トンネル絶縁膜が薄いので、絶縁破壊
が発生し易く、数１００ｍＶの耐圧を持たせることは困
難である。

【００２３】したがって、従来の磁気メモリは、読出し
速度を速くすることが困難であるという問題があった。
このような問題は接合サイズがサブミクロンになるとさ
らに顕著になる。なお、ワード線による浮遊容量（〜３
００ｆＦ）もは存在するが、ワード線には比較抵抗８３
のような大きな抵抗が接続されていないので問題はな
い。

【００２４】ところで、従来の磁性体トンネル接合素子
は、数１０ｍＶ以下の低電圧領域では３０％を越える大
きなＭＲ比を示すが、数１００ｍＶ以上の実用電圧領域
ではトンネル電子のスピンフリップ現象によって、ＭＲ
比が数％以下に低下してしまうという問題を抱えてい
た。

【００２５】

【発明が解決しようとする課題】上述の如く、磁性体ト
ンネル接合素子とＭＯＳトランジスタとからなる従来の
磁気メモリセルを用いた磁気メモリでは、ビット線に接
続された比較抵抗の値として、磁化が反平行のときの磁
性体トンネル接合素子の抵抗値が選ばれていた。

【００２６】読出し速度を速くするためには、比較抵抗
の値を小さくしてＣＲ時定数を小さくする必要がある。
そのためには、磁性体トンネル接合素子のトンネル絶縁
膜を薄くする必要がある。

【００２７】しかしながら、トンネル絶縁膜を薄くする
と、絶縁破壊が発生し易くなり、センスアンプによる読
出しに必要な電圧変化に耐えることができくなる。この
ため、従来の磁気メモリは、読出し速度を速くすること
が困難であるという問題があった。

【００２８】また、従来の磁性体トンネル接合素子は、
数１００ｍＶ以上の実用電圧領域ではトンネル電子のス
ピンフリップ現象によって、十分なＭＲ比が得られない
という問題があった。

【００２９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、読出し速度の速い、Ｇ
ＭＲ素子を用いた磁気装置を提供することにある。

【００３０】また、本発明の他の目的は、実用電圧領域
における電子のスピンフリップ現象に起因する特性劣化
を抑制できる磁性体素子を提供することにある。

【００３１】

【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る磁気装置（磁気ヘッド）は、
ＭＯＳトランジスタと、このＭＯＳトランジスタのゲー
トに接続され、磁気ヘッド本体としてのＧＭＲ素子とを
備えたことを特徴とする（請求項１）。

【００３２】また、本発明に係る他の磁気装置（磁気メ
モリ）は、ＭＯＳトランジスタと、このＭＯＳトランジ
スタのゲートに接続され、メモリセル本体としてのＧＭ
Ｒ素子とからなるメモリセルがマトリクス状に配列形成
されていることを特徴とする（請求項２）ここで、上記
磁気メモリに、ＧＭＲ素子の磁化の方向を制御する磁化
制御手段を追加することにより、ＲＡＭを実現すること
ができる（請求項３）。

【００３３】ここで、ＭＯＳトランジスタのゲートはＧ
ＭＲ素子を介して定電圧源に接続され、かつ第１の抵抗
を介して接地され、前記ＭＯＳトランジスタのソースは
第２の抵抗に直列に接続され、ＭＯＳトランジスタのド
レインは接地されていることが好ましい（請求項４）。

【００３４】また、ＧＭＲ素子は、磁性トンネル接合素
子であるか、またはベース層が磁性積層膜で形成された
ホットエレクトロン・トランジスタであることが好まし
い（請求項５）。

【００３５】この場合、磁性トンネル接合素子の電極
は、磁性膜、または磁性膜と絶縁膜との積層膜で形成さ
れていることが好ましい（請求項６）。ここで、磁性膜
は膜厚が５ｎｍ以下の磁性体超薄膜であることが好まし
い。

【００３６】また、ホットエレクトロン・トランジスタ
のエミッタ層は、Ｎｂがドープされたチタン酸ストロン
チウム膜で形成されていることが好ましい（請求項
７）。

【００３７】また、本発明（請求項８）に係る磁性体素
子は、磁性体超薄膜を含む磁性体電極と、この磁性体電
極から、電子に対してのポテンシャル障壁を介して、ス
ピン偏極した電子電流が注入される半導体領域または常
磁性金属領域からなる被注入領域とを備えていることを
特徴とする。

【００３８】ここで、磁性体超薄膜の膜厚は、０．５ｎ
ｍ以上５ｎｍ以下（請求項９）が好ましく、０．６ｎｍ
以上２ｎｍ以下がより好ましい。

【００３９】また、被注入領域が半導体領域の場合に
は、ポテンシャル障壁として、トンネル接合、ショット
キー接合またはＭＩＳ接合を用いると良い。（請求項１
０）また、被注入領域が常磁性金属領域の場合には、ポ
テンシャル障壁として、トンネル接合を用いると良い。
（請求項１１）また、磁性体電極としては、磁性体超薄
膜と、電子に対してのバリア膜との積層膜からなるもの
を用いても良い（請求項１２）。バリア膜としては、バ
リアとして働くものであればその膜種には制限はなく、
例えば絶縁膜、半導体膜、半金属膜、異種金属膜を用い
ることができる。

【００４０】［作用］本発明（請求項１〜７）によれ
ば、遅延時間の原因となるＣＲ時定数は、ＧＭＲ素子の
抵抗とゲート容量とにより決定される。このゲート容量
はビット線などの配線容量に比べて十分に小さい。

【００４１】したがって、本発明（請求項１〜７）によ
れば、遅延時間の原因となるＣＲ時定数が従来のそれよ
りも十分に小さくなるので、読出し速度の速い磁気装置
を実現できるようになる。

【００４２】また、本発明者の研究によれば、磁性体超
薄膜（膜厚：０．５〜５ｎｍ）には以下のような特徴が
あることが分かった。すなわち、磁性体超薄膜を用いて
トンネル結合やショットキー結合やＭＩＳ接合などの電
子に対してのポテンシャル障壁を形成すると、磁性体超
薄膜中のｓ電子は離散的なエネルギー準位に量子化され
る。このとき、そのエネルギー準位はアップスピン電子
とダウンスピン電子で異なり、しかもそのエネルギー差
は１ｅＶ程度という極めて大きい値にできることが分か
った。

【００４３】このため、磁性体超薄膜に電圧を印加し、
この磁性体超薄膜から、ポテンシャル障壁を介して、半
導体領域または常磁性体領域の被注入領域に電子を注入
する場合には、磁性体超薄膜に数ｍＶ以上の実用電圧領
域の電圧を印加しても、電子のスピンが揃った電子群、
つまりスピン偏極した電子電流を被注入領域に注入する
ことができる。

【００４４】したがって、このような知見に基づいた本
発明（請求項８〜１２）によれば、実用電圧領域におけ
る電子のスピンフリップ現象に起因する特性劣化を抑制
できる磁性体素子を実現できるようになる。

【００４５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。

【００４６】（第１の実施形態）図１に、本発明の第１
の実施形態に係る磁性体トンネル接合素子とＭＯＳトラ
ンジスタとからなる磁気メモリセルを示す。

【００４７】図中、１は磁性体トンネル接合素子、２は
ＭＯＳトランジスタ、３は比較抵抗、４はゲート電圧発
生用の抵抗（ゲート抵抗）を示している。また、ＢＬは
ビット線、ＷＬはワード線、Ｃ１はビット線による浮遊
容量、Ｃ２はＭＯＳトランジスタ２の入力キャパシタン
スを示している。

【００４８】ワード線ＷＬは図示しない定電圧源に接続
され、この定電圧源のレベルは、ＭＯＳトランジスタ２
のしきい値電圧よりも高い値が選ばれている。また、ゲ
ート抵抗４の値には磁性体トンネル接合素子１の磁化が
平行のときの磁気抵抗の値が選ばれている。磁性体トン
ネル接合素子１の磁化は図示しない磁化手段（例えば配
線に電流を流して磁場を発生させるもの）により行なわ
れる。

【００４９】本実施形態の磁気メモリセルが、図１６に
示した従来の磁気メモリセルと主として異なる点は、磁
性体トンネル接合素子１の一端がＭＯＳトランジスタ２
のゲートに接続され、他端がワード線ＷＬに接続されて
いることにある。

【００５０】ＭＯＳトランジスタ２の入力キャパシタン
スＣ２は１ｆＦ程度なので、磁化が平行のときの磁性体
トンネル接合素子１の磁気抵抗が１ＭΩ程度であって
も、入力キャパシタンスＣ２と磁性体トンネル接合素子
１との時定数で決まる情報の読出しの遅延時問はｎｓｅ
ｃ程度となる。

【００５１】一方、比較抵抗３は、従来の比較抵抗８３
のように磁性体トンネル接合素子８１と接続していない
ので、ＭＯＳトランジスタ２のオン抵抗より大きければ
任意に小さくできる。このため、浮遊容量Ｃ１の値が３
００ｆＦであっても、浮遊容量Ｃ１と比較抵抗３との時
定数で決まる情報の読出しの遅延時間はｎｓｅｃ程度と
なる。

【００５２】かくして本実施形態によれば、情報の読出
しの遅延時間をｎｓｅｃ程度に抑制できるので、高速な
情報の読出しが可能なＧＭＲ素子を用いた磁気メモリセ
ルを実現できるようになる。また、このような磁気メモ
リセルをマトリクス状に配列形成することにより、ｎｓ
ｅｃ程度の時間で情報を読み出せる高速の磁気メモリ装
置（ＲＡＭ）を実現できるようになる。なお、ＲＯＭの
場合には磁化手段は不要である。

【００５３】ところで、現在報告されている磁性体トン
ネル接合素子のＭＲ比は室温で２０％程度であるが、Ｍ
ＯＳトランジスタのしきい値電圧や利得にはばらつきが
存在するので、メモリセルの情報内容を正しく判別する
ためには、ＭＲ比の大きいＧＭＲ素子を用いることが望
ましい。

【００５４】ＭＲ比が大きなＧＭＲ素子として、近年、
ＬａＳｒＭｎＯ₃などの酸化物磁性体からなる磁性体電
極を用いた磁性体トンネル接合素子が注目されている。
これらの酸化物磁性体中では伝導電子がほぼ１００％ス
ピン分極しているため大きなＭＲ比が得られる。

【００５５】しかし、この種の磁性体トンネル接合素子
は、低温でしか動作しないこと、磁化反転のために大き
な磁場が必要であることなどの理由のために実用化が懸
念されている。

【００５６】このような状況のなか発明者等の研究によ
れば、磁性体電極として、数ｎｍ以下の磁性体超薄膜、
または磁性体超薄膜と絶縁膜との積層膜を用いることに
よって、ＭＲ比が増大することを見出した。以下にその
原理について述べる。

【００５７】Ｆｅ、Ｃｏ，Ｎｉなどの強磁性金属中で
は、図２に示すように、局在性の強いｄバンドと自由電
子に近いｓバンドの電子が共存している。図２から分か
るように、ｄバンドの電子は１００％に近いスピン分極
をしているが、ｓバンドの電子の分極率は低い。

【００５８】これから、強磁性金属からなる磁性体電極
を用いた磁性トンネル接合素子のＭＲ比が２０％程度と
小さい理由は、分極率の小さいｓ電子のトンネル電流へ
の寄与が大きいためと考えられている。したがって、何
らかの方法でｓ電子のトンネル電流への寄与を減少させ
ることにより、ＭＲ比を増大させることができると考え
られる。

【００５９】ところで、厚さ数ｎｍの超薄膜中では、よ
く知られているように、膜厚方向（ｚ方向）の電子の運
動が量子化され、そのエネルギーは、

【数１】

【００６０】となり、状態密度は図３に示すように階段
状になる。なお、式（１）において、ｌは膜厚をしめし
ている。一方、トンネル電流の角度依存性

【数２】

【００６１】を考慮すると、絶縁膜をトンネルする電子
の波数ベクトルは図４に示すようにトンネル接合面にほ
ぼ垂直（θ_c〜１０゜）であり、図３の状態のうち斜線
を施した部分の電子のみがトンネル電流に寄与すること
が分かる。なお、式（２）において、ｓはトンネル障壁
の厚さを示している。

【００６２】ここで、斜線を施した部分のエネルギー幅
は約１００ｍｅＶであり、ｌ＝４ｎｍの場合、フェルミ
エネルギーＥ_Fを５ｅＶ程度とすると、フェルミエネル
ギーＥ_F近くでの斜線を施した部分のエネルギー間隔は
約１．０ｅＶと大きい。すなわち、磁性体超薄膜中のｓ
電子はトンネル接合においてあたかも絶縁膜中の電子の
ように振る舞い、トンネル電流には寄与しない。

【００６３】なお、ここでは、磁性体超薄膜の膜厚を４
ｎｍとしたが、一般には５ｎｍ以下とすれば、トンネル
電流を少なくできる。要はフェルミエネルギーＥ_F近く
での斜線を施した部分のエネルギー間隔が大きくなり、
ｓ電子がトンネル電流に寄与しなくなる薄い厚さを選べ
ば良い。

【００６４】しかしながら、磁性体超薄膜のみを電極に
用いるとシート抵抗が増大してしまうので、図５に示す
ように、磁性体電極を磁性体超薄膜８と十分な厚さをも
った導電性のバックアップ膜６とで構成することが好ま
しい。

【００６５】その際、磁性体超薄膜８の２次元性（２Ｄ
ＥＧ）を損なわないためには、磁性体超薄膜８とバック
アップ膜６との間に絶縁物からなるバリア膜７を設ける
ことが必要になるが、そのバリア膜７の厚さはトンネル
絶縁膜のそれよりも十分に薄くなければならない。な
お、図中、５はＳｉ基板を示している。

【００６６】また、これまでの説明から分かるように、
磁性体超薄膜を一層だけでなく、図６に示すように、磁
性体超薄膜８の積層膜を用いることも可能である。その
場合にもバリア膜７の厚さはトンネル絶縁膜のそれより
も十分薄いことが必要である。

【００６７】磁性体トンネル接合素子１としては、例え
ば図７に示すように、Ｃｏ／ＡｌＯｘ／Ｃｏトンネル接
合を有するものがあげられる。

【００６８】これを製造工程に従って説明すると、ま
ず、Ｓｉ（１００）基板１０の表面に厚さ５ｎｍのＳｉ
Ｏ₂膜１１を熱酸化法により形成する。

【００６９】次にＳｉＯ₂膜１１上に下部電極としての
厚さ５０ｎｍ、幅０．２ｍｍのＣｏ膜１２を真空蒸着法
により形成する。ここで、真空蒸着の際の真空度、基板
温度はそれぞれ１×１０^-8ｔｏｒｒ、７７Ｋに設定す
る。さらに、５００Ｏｅの外部磁場を印加し、磁気容易
軸が一方向に揃うようにする。

【００７０】次にＣｏ膜１２上に厚さ１．２ｎｍのＡｌ
膜を真空蒸着法により形成した後、基板温度を室温に戻
し、続いて酸素雰囲気中でのグロー放電により上記Ａ１
膜を酸化し、Ａｌ_xＯからなるトンネル絶縁膜１３を形
成する。真空蒸着の際の真空度、基板温度は前と同じで
ある。

【００７１】次に再び基板温度を７７Ｋに設定し、トン
ネル絶縁膜１３上に上部電極としての厚さ４ｎｍ、幅
０．２ｎｍのＣｏ超薄膜１４を真空蒸着法により形成す
る。真空蒸着の際の真空度は前と同じである。

【００７２】次に基板温度を室温に戻した後、Ｃｏ超薄
膜１４の表面を１×１０^-3ｔｏｒｒの酸素雰囲気中に１
分間曝すことにより、Ｃｏ超薄膜１４の表面にバリア膜
１５を形成する。

【００７３】最後に、バリア膜１５上にＡｕからなる厚
さ５０ｎｍのバックアップ膜１６を形成する。

【００７４】このようにして作成された磁性体トンネル
接合素子の磁気抵抗効果を測定してみた。この測定は、
交流ブリッジを用い、トンネル接合面内に外部磁場を印
加して行なった。

【００７５】図８に、その測定結果を示す。磁化曲線を
反映した磁気抵抗特性が見られ、ＭＲ比は約２６％であ
る。また、飽和磁場の下での接合抵抗の絶対値は約２０
Ωであった。

【００７６】図９に、他のＣｏ／ＡｌＯｘ／Ｃｏトンネ
ル接合からなる磁性体トンネル接合素子の断面図を示
す。なお、図７の磁性体トンネル接合素子と対応する部
分には図７と同一符号を付してあり、詳細な説明は省略
する。

【００７７】図７の磁性体トンネル接合素子と異なる点
は、上部電極だけではなく、下部電極にもＣｏ超薄膜１
４を用い、さらに下部電極側にもバックアップ膜１７お
よびバリア膜１８を形成したことにある。バックアップ
膜１７としては、厚さ５０ｎｍのＣｕ膜を用いている。
このようにして下部電極側にもトンネル接合が形成され
る。

【００７８】バックアップ膜１７であるＣｕ膜は基板温
度を７７Ｋにして真空蒸着法により形成し、バリア膜１
８はバックアップ膜１７の形成後に基板温度を室温に戻
して、バックアップ膜１７を１×１０^-3ｔｏｒｒの酸素
雰囲気中に１分晒すことにより形成する。その他の膜の
形成方法は図７の素子の場合と同じである。

【００７９】図７の磁性体トンネル接合素子の場合と同
様な方法で本素子の磁気抵抗効果を測定したところ、飽
和磁場下の接合抵抗は２２Ωであったが、ＭＲ比は３５
％に増大していた。

【００８０】また、比較例として、図７の磁性体トンネ
ル接合素子において、上部電極である厚さ４ｎｍのＣｏ
超薄膜を厚さ５０ｎｍのＣｏ膜に置き換えた磁性体トン
ネル接合素子を形成した。その形成は図７の磁性体トン
ネル接合素子のそれに準じる。

【００８１】図７の磁性体トンネル接合素子と同様な方
法で本素子の磁気抵抗効果を測定したところ、飽和磁場
下の接合抵抗は１８Ωであったが、ＭＲ比は１５％であ
り、図７、図８の素子のＭＲ比よりも小さかった。

【００８２】（第２の実施形態）図１０に、本発明の第
２の実施形態に係る磁気メモリセルを示す。なお、図１
の磁気メモリセルと対応する部分には図１と同一符号を
付してあり、詳細な説明は省略する。

【００８３】本実施形態は、ＧＭＲ素子としては、ホッ
トエレクトロン・トランジスタを用いた例である。ホッ
トエレクトロン・トランジスタは、磁性体トンネル接合
素子よりも大きなＭＲ比を示すＧＭＲ素子である。ホッ
トエレクトロン・トランジスタのＭＲ比は２００％を越
える。したがって、メモリセルの情報を正しく読出すこ
とがより容易になり、読取りエラーを少なくできる。

【００８４】しかし、ホットエレクトロン・トランジス
タの電流利得は小さく、ベース接地の場合、コレクタ電
流がエミッタ電流より１桁以上減少してしまう。

【００８５】このため、ｎｓ程度の高速動作をさせるた
めには、磁性体トンネル接合素子の場合と同様に、図１
０に示すように、ホットエレクトロン・トランジスタ９
（のコレクタ）はＭＯＳトランジスタ２のゲートに接続
することが好ましい。

【００８６】ところで、ベース接地での電流利得は高々
０．１程度と推定されるので、高速動作のためにはエミ
ッタ電流を大きくすること好ましい。

【００８７】大きなエミッタ電流を流すには、図２６の
トンネル注入型のホットエレクトロン・トランジスタよ
りも、図２７のショットキー注入型のホットエレクトロ
ン・トランジスタのほうが好ましい。

【００８８】図２６のホットエレクトロン・トランジス
タを形成する場合、ＭＯＳ型トランジスタと同一基板上
に形成するので、コレクタ層の材料にはＳｉを用いるこ
とになる。コレクタ層としてはＳｉ層で良いが、エミッ
タ層としては以下の条件を満足する半導体層であること
が好ましい。すなわち、バンドギャップが広く、かつ成
膜温度が低い半導体層が好ましい。

【００８９】成膜温度が低いことが好ましい理由は、エ
ミッタ層はベース層の後に形成するため、成膜温度が高
いと、ベース層である磁性積層膜の特性が劣化する恐れ
があるからである。

【００９０】また、バンドギャップが広いことが好まし
い理由は、エネルギーの高い電子を用いることにより、
ベース／コレクタ界面の量子力学的反射を低減できるか
らである。

【００９１】このような２つの条件を満たす半導体層と
しては、Ｎｂがドープされたｎ型のチタン酸ストロンチ
ュウム（ＳＴＯ）層（Ｎｂドープｎ型ＳＴＯ層）が最も
適している。

【００９２】図１１に、エミッタ層としてＮｂドープｎ
型ＳＴＯ層を用いた場合のエミッタ電流（Ｉ_E）のコレ
クタ・ベース間電圧（Ｖ_EB）の依存性を示す。

【００９３】図から、０．９Ｖ程度の電圧をコレクタ・
ベース間に印加することにより、１０³Ａ／ｃｍ²程度
のエミッタ電流が流れることが分かる。この場合、電流
利得が０．１であるとすると読出し時間は０．１ｎｓと
なり、また、電流利得が０．０１であっても読出し時間
１ｎｓとなる。

【００９４】（第３の実施形態）図１２に、本発明の第
３の実施形態に係る磁気ヘッドを示す。なお、図１の磁
気メモリセルと対応する部分には図１と同一符号を付し
てあり、詳細な説明は省略する。

【００９５】本実施形態の磁気ヘッドは、図１の磁気メ
モリセルからビット線ＢＬ、ワード線ＷＬ、磁化手段を
取り除いた構成になっている。

【００９６】磁性体トンネル接合素子１の磁気抵抗は、
磁気記録媒体上を走査する際に変化し、これに対応した
電圧変化をセンスアンプで検出することにより、磁気記
録媒体に書き込まれた情報を読み出すことができる。

【００９７】本実施形態の磁気ヘッドも、第１の実施形
態の磁気メモリの場合と同様の理由により、高速な読出
しが可能となる。

【００９８】（第４の実施形態）図１３に、本発明の第
４の実施形態に係る磁気ヘッドを示す。なお、図１０の
磁気メモリセルと対応する部分には図１０と同一符号を
付してあり、詳細な説明は省略する。

【００９９】本実施形態の磁気ヘッドは、図１０の磁気
メモリセルからビット線ＢＬ、ワード線ＷＬ、磁化手段
を取り除いた構成になっている。

【０１００】ホットエレクトロン・トランジスタ９の磁
気抵抗は、磁気記録媒体上を走査する際に変化し、これ
に対応した電圧変化をセンスアンプで検出することによ
り、磁気記録媒体に書き込まれた情報を読出すことがで
きる。

【０１０１】本実施形態の磁気ヘッドも、第２の実施形
態の磁気メモリの場合と同様の理由により、高速な読出
しが可能となる。また、磁性体トンネル接合素子よりも
大きなＭＲ比が得られるので、読取りエラーを少なくで
きる。

【０１０２】（第５の実施形態）ところで、本発明者の
研究によれば、磁性体電極として、数ｎｍ以下の磁性体
超薄膜、または磁性体超薄膜と異種金属膜等のバリア膜
との積層膜を用いることによって、ＭＲ比が増大するこ
とを見出した。

【０１０３】先に説明したように、Ｆｅ、Ｃｏ，Ｎｉな
どの強磁性金属中では、局在性の強いｄバンドと自由電
子に近いｓバンドの電子が共存しているが、トンネル電
流は主としてｓ電子によって担われている。

【０１０４】磁性体トンネル接合のＭＲ比が実用電圧領
域で著しく低下する原因は、電子のスピンが反転するこ
と、つまり電子のスピンフリップ現象によるものと考え
られる。したがって、実用電圧領域で大きなＭＲ比を示
すトンネル接合を得るためには、何らかの方法でこのス
ピンフリップ現象を抑制することが必要である。

【０１０５】ここで、図３に示したように、磁性体超薄
膜中のｓ電子はトンネル接合において離散的なエネルギ
ー準位に量子化されるが、本発明者は、そのエネルギー
準位がアップスピン電子とダウンスピン電子とで異なっ
ていることを今回初めて見出した。

【０１０６】例えば、磁性体超薄膜として厚さ１ｎｍの
Ｆｅ超薄膜を用いた場合、アップスピン電子とダウンス
ピン電子とのエネルギー準位の差は１ｅＶ程度という極
めて大きな値となる。

【０１０７】このように磁性体超薄膜からなる電極を用
いた磁性体トンネル接合では、トンネル電子がスピン反
転するためには、１ｅＶ程度のエネルギーが関与した非
弾性散乱を受けなければならないため、スピンフリップ
現象の起こる確率は著しく低くなる。

【０１０８】このようなスピンフリップ現象の発生確率
の低減化により、実用電圧領域で１０％を越える大きな
ＭＲ比を示す磁性体トンネル接合素子を実現することが
可能となる。

【０１０９】なお、磁性体超薄膜のみを電極に用いると
シート抵抗が増大してしまうので、図５に示したよう
に、磁性体電極を磁性体超薄膜８と十分な厚さをもった
導電性のバックアップ膜６とで構成することが好まし
い。

【０１１０】この場合も、先に説明したように、磁性体
超薄膜８の２次元性（２ＤＥＧ）を損なわないために
は、薄いバリア膜７を設けると良い。また、図６に示し
たように、磁性体超薄膜８の積層膜を用いることも可能
であり、その場合にも薄いバリア膜７を設けると良い。

【０１１１】以下、本実施形態のＧＭＲ素子（トンネル
注入型のホットエレクトロン・トランジスタ）について
具体的に説明する。

【０１１２】本ＧＭＲ素子は、図１４に示すように、ｎ
型Ｓｉからなるコレクタ２１（半導体領域）と、Ａｕ膜
（膜厚：１．５ｎｍ）／Ｆｅ膜（膜厚：１．５ｎｍ）／
Ａｌ膜（膜厚：１０ｎｍ）の積層膜からなるベース２２
と、ＡｌＯ_x膜（トンネル絶縁膜）／Ｆｅ膜の積層膜か
らなるエミッタ２３（磁性体電極）と、Ａｕ膜（膜厚：
１００ｎｍ）からなるバックアップ膜（不図示）が順次
接合した構成になっている。

【０１１３】このＧＭＲ素子のＭＲ比を調べたところ、
その大きさはエミッタ２３のＦｅ膜の膜厚に大きく依存
することが分かった。本発明者は、エミッタ２３のＦｅ
膜の膜厚ｄが異なる３種類のＧＭＲ素子（ｄ＝０．８ｎ
ｍ、１ｎｍ、２ｎｍ）を作成し、そのＭＲ比のエミッタ
電圧依存性を調べた。

【０１１４】図１５にその結果を示す。測定は温度７７
Ｋの環境で行った。また、図１４に示すように、エミッ
タ２３にはコレクタ２１に対して負のエミッタ電圧を印
加した。図１５から、同じエミッタ電圧でも、エミッタ
２３のＦｅ膜の膜厚ｄが薄いほどＭＲ比は大きいことが
分かる。

【０１１５】また、本発明者は、ＭＲ比のエミッタ２３
のＦｅ膜の膜厚依存性を調べた。図１６にその結果を示
す。なお、エミッタ電圧は１Ｖである。また、図には、
これまでに報告されているベース中の伝導パラメータを
利用してＭＲ比から求めたスピン偏極度も示してある。

【０１１６】図１６から、エミッタ（Ｆｅ）膜厚が５ｎ
ｍでもＭＲ比は得られるが、２ｎｍを下ると、ＭＲ比は
急激に増加し、例えば０．８ｎｍでは２倍（１００％）
を越え、そして０．６ｎｍでＭＲ比が急激に低下し、
０．５ｎｍを下るとＭＲ比が得られなくなる。

【０１１７】また、図から、３ｎｍを越えるとスピン偏
極度は０．０５（５％）未満になり、一方、２ｎｍを下
るとスピン偏極度は急激に増加し、例えば０．８ｎｍで
は０．４（４０％）を越えることが分かる。

【０１１８】０．８ｎｍにおける結果は、これまでに報
告されている数ｍＶの低電圧領域で測定されたトンネル
電子のスピン偏極度にほぼ等しい。すなわち、エミッタ
２３のＦｅ膜の膜厚を１ｎｍ以下にすると、１Ｖ程度の
高い電圧を印加しても電子はほとんどスピンフリップせ
ずにトンネルリングするため、スピン偏極した電子電流
を流すことができる。

【０１１９】以上の結果から、エミッタ（Ｆｅ）膜厚
は、０．５ｎｍ以上５ｎｍ以下が好ましく、０．６ｎｍ
以上２ｎｍ以下がより好ましいかくして本実施形態によ
れば、エミッタ２３のＦｅ膜を薄膜化することによっ
て、１Ｖ程度の高い電圧、つまり実用電圧領域の電圧を
エミッタ２３に印加しても、十分に大きなＭＲ比を示す
ＧＭＲ素子を実現できるようになる。

【０１２０】（第６の実施形態）図１７は、本発明の第
６の実施形態に係る磁性体トンネル接合素子を示す断面
図である。

【０１２１】これを製造工程に従って説明すると、ま
ず、Ｓｉ（１００）基板３１（半導体領域）上に厚さ５
ｎｍのＳｉＯ₂膜３２を形成する。次に基板温度を７７
Ｋに設定し、ＳｉＯ₂膜３２上にＣｕからなるバックア
ップ膜３３を形成する。この後、室温に戻して１×１１
０^-6Ｔｏｒｒの酸素雰囲気中での１分間の酸化により、
バックアップ膜３３の表面にバリア膜３４を形成する。

【０１２２】次にバリア膜３４上に下部電極としての厚
さ０．８ｎｍのＣｏ超薄膜３５を真空蒸着により形成す
る。このとき、５００ｅの外部磁場を印加し、磁気容易
軸が一方向に揃うようにする。また、真空蒸着の際の真
空度、基板温度はそれぞれ１×１０^-8ｔｏｒｒ、７７Ｋ
である。

【０１２３】次にＣｕ超薄膜３５上に厚さ１．２ｎｍの
Ａｌ膜（不図示）を形成した後、基板温度を室温に戻
し、続いて酸素雰囲気中でのグロー放電により上記Ａ１
膜を酸化し、Ａｌ_xＯからなるトンネル絶縁膜３６を形
成する。真空蒸着の際の真空度、基板温度は前と同じで
ある。

【０１２４】次に再び基板温度を７７Ｋに設定し、トン
ネル絶縁膜３６上に上部電極としての厚さ１ｎｍのＣｏ
超薄膜３７を真空蒸着法により形成する。真空蒸着の際
の真空度、基板温度は前と同じである。

【０１２５】次に基板温度を室温に戻した後、Ｃｏ超薄
膜３７の表面を１×１０^-6ｔｏｒｒの酸素雰囲気中に１
分間曝すことにより、Ｃｏ超薄膜３７の表面にバリア膜
３８を形成する。

【０１２６】最後に、バリア膜３８上にＡｕからなる厚
さ５０ｎｍのバックアップ膜３９を形成する。

【０１２７】このようにして作成された磁性体トンネル
接合素子の磁気抵抗効果を測定してみた。この測定は、
交流ブリッジを用い、トンネル接合面内に外部磁場を印
加して行なった。

【０１２８】その結果、磁化曲線を反映した磁気抵抗特
性が見られ、ＭＲ比は約３０％である。また、飽和磁場
の下での接合抵抗の絶対値は約２０Ωであった。

【０１２９】また、比較例として、本実施形態の磁性体
トンネル接合素子の上部電極および下部電極３５，３７
を厚さ５０ｎｍのＣｏ膜に置き換えたものを形成した。
その形成は本実施形態のそれに準じる。

【０１３０】同様な方法で比較例の磁気抵抗効果を評価
したところ、飽和磁場下の接合抵抗は１８Ωであった
が、ＭＲ比は５％であり、本実施形態の磁性体トンネル
接合素子のＭＲ比よりもはるかに小さかった。

【０１３１】（第７の実施形態）図１８は、本発明の第
７の実施形態に係る磁性体素子を示す断面図である。

【０１３２】図中、４１は半導体基板（半導体領域）を
示しており、この半導体基板４１の一端側には磁性体超
薄膜からなる第１の磁性体電極４２が設けられ、他端側
には磁性体超薄膜からなる第２の磁性体電極４３が設け
られている。半導体基板としては、例えばＳｉ基板、磁
性体超薄膜としては、例えばＦｅ超薄膜を用いる。

【０１３３】半導体基板４１と第１の磁性体電極４２は
ショットキー接合を形成し、同様に半導体基板４１と第
２の磁性体電極４３もショットキー接合を形成する。ま
た、第１および第２の磁性体電極４２，４３の膜厚は、
０．５ｎｍ以上（好ましくは０．６以上）５ｎｍ以下
（好ましくは２ｎｍ以下）である。

【０１３４】このように構成された磁性体素子によれ
ば、第１の磁性体電極４２に第２の磁性体電極４３に対
して負の電圧を印加すると、スピンフリップ現象を招か
ずに、第１の磁性体電極４２からショットキー接合を介
して半導体基板４１に電子を注入できる。

【０１３５】したがって、本実施形態によれば、第１の
磁性体電極４２から第２の磁性体電極４３に向かってス
ピン偏極した電子電流Ｉｅを半導体基板４１内に流すこ
とができるようになる。

【０１３６】図１９に、本実施形態の変形例を示す。こ
れは上下方向に電子電流Ｉｅを流す場合の構造を示して
いる。また、本実施形態では、磁性体電極４２，４３と
して磁性体超薄膜の単層膜を用いたが、例えば磁性体超
薄膜と電子に対してのバリア膜との積層膜を用いても良
い。バリア膜としては、バリアとして働くものであれば
その膜種には制限はなく、例えば絶縁膜、半導体膜、半
金属膜、異種金属膜を用いることができる。

【０１３７】（第８の実施形態）図２０は、本発明の第
８の実施形態に係る磁性体素子を示す断面図である。な
お、図１８の磁性体素子と対応する部分には図１８と同
一符号を付してあり、詳細な説明は省略する（以下の他
の実施形態についても同様）。

【０１３８】本実施形態は、第１の磁性体電極（ソース
電極）４２と第２の磁性体電極（ドレイン電極）４３と
の間の半導体基板４１の表面にゲート電極４４を設け、
ＦＥＴを構成したことにある。半導体基板４１とゲート
電極４４とはショットキー接合を形成する。

【０１３９】本実施形態によれば、スピン偏極した電子
電流Ｉｅをゲート電圧で制御することができるので、ア
ップスピン電子とダウンスピン電子が混在した電子電流
を制御する場合に比べて、相互コンダクタンスｇ_mの大
きなＦＥＴを実現できるようになる。

【０１４０】なお、半導体基板４１上にゲート絶縁膜を
形成し、その上に第１の磁性体電極（ソース電極）４
２、第２の磁性体電極（ドレイン電極）４３、ゲート電
極４４を形成しても良い。

【０１４１】（第９の実施形態）図２１は、本発明の第
９の実施形態に係る磁性体素子を示す断面図である。

【０１４２】本実施形態は本発明をＬＥＤに適用した例
であり、第１の磁性体電極４２からアンドープの半導体
基板４１にスピン偏極した電子電流Ｉｅを注入し、第２
の磁性体電極４３から半導体基板４１にスピン偏極した
正孔電流Ｉｈを注入する。これにより、電子と正孔との
再結合が起こり、発光が生じる。

【０１４３】本実施形態によれば、スピン偏極した電子
電流Ｉｅと正孔電流Ｉｈとで再結合を起こすことができ
るので、アップスピン電子とダウンスピン電子が混在し
た電子電流と正孔電流とで再結合を起こす場合に比べ
て、発光に必要な電圧が低くて済む。

【０１４４】なお、図中、４５をアンドープの半導体層
を示している。この半導体層４５の印加電圧で再結合速
度を制御することができる。

【０１４５】（第１０の実施形態）図２２は、本発明の
第１０の実施形態に係る磁性体素子を示す断面図であ
る。本実施形態も本発明をＬＥＤに適用した例である。

【０１４６】本実施形態が第９の実施形態と異なる点
は、不純物ドープ半導体を用いてＬＥＤを構成したこと
にある。第１の磁性体電極４２はｐ型半導体層４５ｐを
介してｎ型半導体基板４１に接合している。また、アン
ドープの半導体層４５の代わりに、ｐ型半導体層４５ｐ
を用いている。本実施形態でも第９の実施形態と同様な
効果が得られる。

【０１４７】（第１１の実施形態）図２３は、本発明の
第１１の実施形態に係る磁性体素子を示す断面図であ
る。本実施形態は本発明をレーザに適用した例である。
図中、４６ｐはｐ型半導体層（半導体領域）、４６ｉは
ｉ型半導体層（半導体領域）、４６ｎはｎ型半導体層
（半導体領域）を示している。

【０１４８】本実施形態によれば、スピン偏極した電子
電流Ｉｅと正孔電流Ｉｐとで反転分布を形成することが
できるので、アップスピン電子とダウンスピン電子が混
在した電子電流と正孔電流とで反転分布を形成する場合
に比べて、レーザ発振に必要な電圧（しきい値電圧）が
低くなる。

【０１４９】（第１２の実施形態）図２４は、本発明の
第１２の実施形態に係る磁性体素子を示す断面図であ
る。本実施形態は本発明をスピン・トランジスタに適用
した例である。図中、４７はトンネル絶縁膜、４８は常
磁性体層（磁性体領域）を示している。常磁性体層４８
は接地されている。

【０１５０】本実施形態によれば、第１の磁性体電極４
２からスピン偏極した電子電流Ｉｅを常磁性体層４８に
注入できるので、アップスピン電子とダウンスピン電子
が混在した電子電流を注入する場合に比べて、第２の磁
性体電極４３と常磁性体層４８との間により大きな電圧
差を発生させることができる。

【０１５１】（第１３の実施形態）図２５は、本発明の
第１３の実施形態に係る磁性体素子を示す断面図であ
る。本実施形態は本発明をホットエレクトロン・トラン
ジスタに適用した例である。図中、４９は強磁性体層、
５０は半導体層（半導体領域）を示している。

【０１５２】本実施形態によれば、第１の磁性体電極４
２からスピン偏極した電子電流Ｉｅをトンネル絶縁膜４
７を介して半導体層５０に注入できるので、アップスピ
ン電子とダウンスピン電子が混在した電子電流を注入す
る場合に比べて、より大きなＭＲ比が得られる。

【０１５３】

【発明の効果】以上詳述したように本発明（請求項１〜
７）によれば、遅延時間の原因となるＣＲ時定数を小さ
くできるので、読出し速度の速い磁気装置を実現できる
ようになる。

【０１５４】また、本発明（請求項８〜１２）によれ
ば、磁性体電極として磁性体超薄膜を用いることによ
り、実用電圧領域における電子のスピンフリップ現象に
起因する特性劣化を抑制できる磁性体素子を実現できる
ようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る磁性体トンネル
接合素子とＭＯＳトランジスタとからなる磁気メモリセ
ルを示す図

【図２】磁性体の状態密度のスピン依存性を示す図

【図３】超薄膜の状態密度を示す図

【図４】絶縁膜をトンネルする電子の波数ベクトルを示
す図

【図５】磁性体電極を示す断面図

【図６】他の磁性体電極を示す断面図

【図７】磁性体トンネル接合素子を示す断面図

【図８】図７の磁性体トンネル接合素子の磁気抵抗効果
の測定結果を示す図

【図９】他の磁性体トンネル接合素子を示す断面図

【図１０】本発明の第２の実施形態に係る磁気メモリセ
ルを示す図

【図１１】エミッタ層としてＮｂドープｎ型ＳＴＯ層を
用いた場合のエミッタ電流のコレクタ・ベース間電圧の
依存性を示す図

【図１２】本発明の第３の実施形態に係る磁気ヘッドを
示す図

【図１３】本発明の第４の実施形態に係る磁気ヘッドを
示す図

【図１４】本発明の第５の実施形態に係る磁性体素子を
示す断面図

【図１５】ＭＲ比のエミッタ電圧依存性を示す図

【図１６】ＭＲ比のエミッタ中のＦｅ膜の膜厚依存性を
示す図

【図１７】本発明の第６の実施形態に係る磁性体素子を
示す断面図

【図１８】本発明の第７の実施形態に係る磁性体素子を
示す断面図

【図１９】図７の磁性体素子の変形例を示す断面図

【図２０】本発明の第８の実施形態に係る磁性体素子を
示す断面図

【図２１】本発明の第９の実施形態に係る磁性体素子を
示す断面図

【図２２】本発明の第１０の実施形態に係る磁性体素子
を示す断面図

【図２３】本発明の第１１の実施形態に係る磁性体素子
を示す断面図

【図２４】本発明の第１２の実施形態に係る磁性体素子
を示す断面図

【図２５】本発明の第１３の実施形態に係る磁性体素子
を示す断面図

【図２６】従来のトンネル注入型のホットエレクトロン
・トランジスタを示す図

【図２７】従来のショットキー注入型のホットエレクト
ロン・トランジスタを示す図

【図２８】従来の磁性体トンネル接合素子とＭＯＳトラ
ンジスタとからなる磁気メモリセルを示す図

【符号の説明】

１…磁性体トンネル接合素子（メモリセル本体，磁気ヘ
ッド本体）２…ＭＯＳトランジスタ３…比較抵抗（第２の抵抗）４…ゲート抵抗（第１の抵抗）５…Ｓｉ基板６…バックアップ膜７…バリア膜８…磁性体超薄膜９…ホットエレクトロン・トランジスタ（メモリセル本
体，磁気ヘッド本体）１０…Ｓｉ基板１１…ＳｉＯ₂膜１２…Ｃｏ膜（下部電極）１３…トンネル絶縁膜１４…Ｃｏ超薄膜（上部電極）１５…バリア膜１６，１７…バックアップ膜１８…バリア膜２１…コレクタ（半導体領域）２２…ベース２３…エミッタ（磁性体電極）３１…Ｓｉ基板（半導体領域）３２…ＳｉＯ₂膜３３，３９…バックアップ膜３４，３８…バリア膜３５，３７…Ｃｏ超薄膜（磁性体電極）３６…トンネル絶縁膜４１…半導体基板（半導体領域）４１ｎ…ｎ型半導体基板（半導体領域）４２，４３…磁性体電極４４…ゲート電極４５…半導体層（アンドープ）４６ｐ…ｐ型半導体層（半導体領域）４６ｎ…ｎ型半導体層（半導体領域）４６ｉ…ｉ型半導体層（半導体領域）４７…トンネル絶縁膜４８…磁性体層（磁性体領域）４９…強磁性体層５０…半導体層（半導体領域）Ｃ１…浮遊容量Ｃ２…入力キャパシタンスＢＬ…ビット線ＷＬ…ワード線

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタと、このＭＯＳトランジスタのゲートに接続され、磁気ヘッ
ド本体としてのＧＭＲ素子とを具備してなることを特徴
とする磁気装置。
【請求項２】ＭＯＳトランジスタと、このＭＯＳトラン
ジスタのゲートに接続され、メモリセル本体としてのＧ
ＭＲ素子とからなるメモリセルがマトリクス状に配列形
成されていることを特徴とする磁気装置。
【請求項３】前記ＧＭＲ素子の磁化の方向を制御する磁
化制御手段をさらに有することを特徴とする請求項２に
記載の磁気装置。
【請求項４】前記ＭＯＳトランジスタのゲートは前記Ｇ
ＭＲ素子を介して定電圧源に接続され、かつ第１の抵抗
を介して接地され、前記ＭＯＳトランジスタのソースは
前記第１の抵抗よりも低抵抗の第２の抵抗に直列に接続
され、前記ＭＯＳトランジスタのドレインは接地されて
いることを特徴とする請求項１または請求項２に記載の
磁気装置。
【請求項５】前記ＧＭＲ素子は、磁性トンネル接合素子
であるか、またはベース層が磁性積層膜で形成されたホ
ットエレクトロン・トランジスタであることを特徴とす
る請求項１または請求項２に記載の磁気装置。
【請求項６】前記磁性トンネル接合素子の電極は、磁性
膜、または磁性膜と絶縁膜との積層膜で形成されている
ことを特徴とする請求項５に記載の磁気装置。
【請求項７】前記ホットエレクトロン・トランジスタの
エミッタ層は、Ｎｂがドープされたチタン酸ストロンチ
ウム膜で形成されていることを特徴とする請求項５に記
載の磁気装置。
【請求項８】磁性体超薄膜を含む磁性体電極と、この磁性体電極から、電子に対してのポテンシャル障壁
を介して、スピン偏極した電子電流が注入される半導体
領域または常磁性金属領域からなる被注入領域とを具備
してなることを特徴とする磁性体素子。
【請求項９】前記磁性体超薄膜の膜厚は、０．５ｎｍ以
上５ｎｍ以下であることを特徴とする請求項８に記載の
磁性体素子。
【請求項１０】前記被注入領域が半導体領域の場合に、
前記ポテンシャル障壁として、トンネル接合、ショット
キー接合またはＭＩＳ接合を用いることを特徴とする請
求項８に記載の磁性体素子。
【請求項１１】前記被注入領域が常磁性金属領域の場合
に、前記ポテンシャル障壁として、トンネル接合を用い
ることを特徴とする請求項８に記載の磁性体素子。
【請求項１２】前記磁性体電極は、前記磁性体超薄膜
と、電子に対してのバリア膜との積層膜からなることを
特徴とする請求項８に記載の磁性体素子。