JPH11205100A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11205100A JPH11205100A JP10020234A JP2023498A JPH11205100A JP H11205100 A JPH11205100 A JP H11205100A JP 10020234 A JP10020234 A JP 10020234A JP 2023498 A JP2023498 A JP 2023498A JP H11205100 A JPH11205100 A JP H11205100A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 57
- 230000000630 rising effect Effects 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 26
- 230000001934 delay Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
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- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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Abstract
(57)【要約】
【課題】 入力信号のハイレベルにおけるパルス幅とロ
ーレベルにおけるパルス幅とが異なっていても、出力信
号のハイレベルにおけるパルス幅とローレベルにおける
パルス幅とを等しくすることができる半導体集積回路を
提供する。 【解決回路】 入力信号のパルス幅を変化させて出力す
るパルス幅変換回路１０と、パルス幅変換回路１０の出
力信号を遅延させて出力する遅延制御回路２０と、パル
ス幅変換回路１０の出力信号及び遅延制御回路２０の出
力信号の位相を比較して、位相差が小さくなるようにパ
ルス幅変換回路１０を制御する第１の位相制御回路３０
と、パルス幅変換回路１０の出力信号及び遅延制御回路
２０の出力信号の位相を比較して、位相差が小さくなる
ように遅延制御回路２０を制御する第２の位相制御回路
４０とを備え、パルス幅変換回路１０の出力信号または
遅延制御回路２０の出力信号を入力信号に対する出力信
号として出力する。
ーレベルにおけるパルス幅とが異なっていても、出力信
号のハイレベルにおけるパルス幅とローレベルにおける
パルス幅とを等しくすることができる半導体集積回路を
提供する。 【解決回路】 入力信号のパルス幅を変化させて出力す
るパルス幅変換回路１０と、パルス幅変換回路１０の出
力信号を遅延させて出力する遅延制御回路２０と、パル
ス幅変換回路１０の出力信号及び遅延制御回路２０の出
力信号の位相を比較して、位相差が小さくなるようにパ
ルス幅変換回路１０を制御する第１の位相制御回路３０
と、パルス幅変換回路１０の出力信号及び遅延制御回路
２０の出力信号の位相を比較して、位相差が小さくなる
ように遅延制御回路２０を制御する第２の位相制御回路
４０とを備え、パルス幅変換回路１０の出力信号または
遅延制御回路２０の出力信号を入力信号に対する出力信
号として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス信号の発生
技術において所望のデューティのパルス信号を得るため
に用いられる半導体集積回路に関し、特にデューティが
５０パーセントのパルス信号を出力する半導体集積回路
に関する。
技術において所望のデューティのパルス信号を得るため
に用いられる半導体集積回路に関し、特にデューティが
５０パーセントのパルス信号を出力する半導体集積回路
に関する。
【０００２】
【従来の技術】従来、半導体技術において、所望のデュ
ーティのパルス信号を得るための種々の手段が提案され
ている。この種の従来技術として、例えば特開昭６０−
２１７７２２号公報に開示されたパルス信号発生回路が
ある。図１３は同公報に記載された半導体集積回路の構
成を示すブロック図、図１４は当該半導体集積回路の出
力パルス信号の波形図である。図１３を参照すると、当
該従来技術による半導体集積回路は、遅延時間ｔ１の遅
延路Ｌ１と遅延時間ｔ２の遅延路Ｌ２とを直列に接続し
て遅延時間ｔ１＋ｔ２の遅延路Ｌ０を構成する。そし
て、遅延路Ｌ０の出力をインバータ１３０２で論理反転
し、論理和回路１３０１を介して遅延路Ｌ０の入力に帰
還させる。また、遅延路Ｌ０の中間タップ点、すなわち
遅延路Ｌ１の出力もインバータ１３０３で論理反転して
論理和回路１３０１を介して遅延路Ｌ０の入力に帰還さ
せる。これにより、遅延時間ｔｌの遅延ループと遅延時
間ｔｌ＋ｔ２の遅延ループが形成される。
ーティのパルス信号を得るための種々の手段が提案され
ている。この種の従来技術として、例えば特開昭６０−
２１７７２２号公報に開示されたパルス信号発生回路が
ある。図１３は同公報に記載された半導体集積回路の構
成を示すブロック図、図１４は当該半導体集積回路の出
力パルス信号の波形図である。図１３を参照すると、当
該従来技術による半導体集積回路は、遅延時間ｔ１の遅
延路Ｌ１と遅延時間ｔ２の遅延路Ｌ２とを直列に接続し
て遅延時間ｔ１＋ｔ２の遅延路Ｌ０を構成する。そし
て、遅延路Ｌ０の出力をインバータ１３０２で論理反転
し、論理和回路１３０１を介して遅延路Ｌ０の入力に帰
還させる。また、遅延路Ｌ０の中間タップ点、すなわち
遅延路Ｌ１の出力もインバータ１３０３で論理反転して
論理和回路１３０１を介して遅延路Ｌ０の入力に帰還さ
せる。これにより、遅延時間ｔｌの遅延ループと遅延時
間ｔｌ＋ｔ２の遅延ループが形成される。
【０００３】次に、上記のように構成された従来の半導
体集積回路の動作について説明する。上述したように、
２つの遅延ループを伝達して循環する論理信号（パルス
信号）は、論理和回路１３０１によって１つの論理信号
にされてから遅延路Ｌ０の入力に戻されるようになって
いる。つまり、互いに遅延時間の異なる２種類の遅延ル
ープを循環する信号を干渉させ合いながら発振動作を行
ない、そうして発信されるパルス信号が出力される。こ
の結果、２つの遅延時間ｔ１とｔ２とを操作することに
より、出力パルス信号のデューティ、すなわちｔｍ＝ｔ
１とｔｍ＝ｔ１＋ｔ２との比を制御して所望のデューテ
ィを得る。
体集積回路の動作について説明する。上述したように、
２つの遅延ループを伝達して循環する論理信号（パルス
信号）は、論理和回路１３０１によって１つの論理信号
にされてから遅延路Ｌ０の入力に戻されるようになって
いる。つまり、互いに遅延時間の異なる２種類の遅延ル
ープを循環する信号を干渉させ合いながら発振動作を行
ない、そうして発信されるパルス信号が出力される。こ
の結果、２つの遅延時間ｔ１とｔ２とを操作することに
より、出力パルス信号のデューティ、すなわちｔｍ＝ｔ
１とｔｍ＝ｔ１＋ｔ２との比を制御して所望のデューテ
ィを得る。
【０００４】また、この種の他の従来技術として、例え
ば特開昭６３−２３７６１０号公報に開示された半導体
集積回路がある。図１５は同公報に記載された半導体集
積回路の構成を示すブロック図、図１６は図１５のデュ
ーティ判定回路の構成を示すブロック図である。図１５
及び図１６を参照すると、当該従来技術による半導体集
積回路は、入力信号と当該入力信号を遅延した遅延信号
とを、排他的論理和演算により逓倍した逓倍信号を得る
排他的論理和回路１５０１と、遅延量の異なる複数個の
遅延回路１５０２と、排他的論理和回路１５０１の出力
を固定のデューティ値とするために遅延回路１５０２の
遅延量の変化方向を指定する判定信号を出力するデュー
ティ判定回路１５０３と、デューティ判定回路１５０３
の判定信号を入力して指定された遅延量の変化方向にし
たがって遅延回路１５０２の遅延量を切り換える洗濯機
１５０４とを備える。
ば特開昭６３−２３７６１０号公報に開示された半導体
集積回路がある。図１５は同公報に記載された半導体集
積回路の構成を示すブロック図、図１６は図１５のデュ
ーティ判定回路の構成を示すブロック図である。図１５
及び図１６を参照すると、当該従来技術による半導体集
積回路は、入力信号と当該入力信号を遅延した遅延信号
とを、排他的論理和演算により逓倍した逓倍信号を得る
排他的論理和回路１５０１と、遅延量の異なる複数個の
遅延回路１５０２と、排他的論理和回路１５０１の出力
を固定のデューティ値とするために遅延回路１５０２の
遅延量の変化方向を指定する判定信号を出力するデュー
ティ判定回路１５０３と、デューティ判定回路１５０３
の判定信号を入力して指定された遅延量の変化方向にし
たがって遅延回路１５０２の遅延量を切り換える洗濯機
１５０４とを備える。
【０００５】次に、上記のように構成された従来の半導
体集積回路の動作について説明する。本従来技術におい
て、入力信号と遅延信号とから排他的論理和回路１５０
１により得られる逓倍信号の正のパルス幅は、遅延量に
より決定される。デューティ判定回路１５０３は、排他
的論理和回路から出力される逓倍信号の正のパルス幅と
負のパルス幅とを電圧として検出し、当該パルス幅が予
め定められた値になるように遅延量を切り替えることに
よりデューティを調節することができる。これにより、
入力信号を逓倍した出力信号のデューティを所望の値に
設定することができる。
体集積回路の動作について説明する。本従来技術におい
て、入力信号と遅延信号とから排他的論理和回路１５０
１により得られる逓倍信号の正のパルス幅は、遅延量に
より決定される。デューティ判定回路１５０３は、排他
的論理和回路から出力される逓倍信号の正のパルス幅と
負のパルス幅とを電圧として検出し、当該パルス幅が予
め定められた値になるように遅延量を切り替えることに
よりデューティを調節することができる。これにより、
入力信号を逓倍した出力信号のデューティを所望の値に
設定することができる。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
技術において、特開昭６０−２１７７２２号公報に開示
された従来の半導体集積回路は、動作周波数の下限が制
限されるという欠点があった。その理由は、回路構成が
リング発振器となっているため、回路を構成する遅延素
子の遅延時間を長くするとパルス信号の波形がなまって
しまい、ノイズが発生して誤動作を起こす原因となるか
らである。
技術において、特開昭６０−２１７７２２号公報に開示
された従来の半導体集積回路は、動作周波数の下限が制
限されるという欠点があった。その理由は、回路構成が
リング発振器となっているため、回路を構成する遅延素
子の遅延時間を長くするとパルス信号の波形がなまって
しまい、ノイズが発生して誤動作を起こす原因となるか
らである。
【０００７】また、当該従来の半導体集積回路は、回路
動作が安定し、入力信号の周期より長い時間停止した
後、入力信号の入力を再開した場合に、当該入力信号を
直ちに追従することができないという欠点があった。そ
の理由は、半導体集積回路の回路構成がリング発振器と
なっているからである。
動作が安定し、入力信号の周期より長い時間停止した
後、入力信号の入力を再開した場合に、当該入力信号を
直ちに追従することができないという欠点があった。そ
の理由は、半導体集積回路の回路構成がリング発振器と
なっているからである。
【０００８】同様に、特開昭６３−２３７６１０号公報
に開示された従来の半導体集積回路は、回路動作が安定
し、入力信号の周期より長い時間停止した後、入力信号
の入力を再開した場合に、当該入力信号を直ちに追従す
ることができないという欠点があった。その理由は、デ
ューティ判定手段において積分回路を用いているからで
ある。
に開示された従来の半導体集積回路は、回路動作が安定
し、入力信号の周期より長い時間停止した後、入力信号
の入力を再開した場合に、当該入力信号を直ちに追従す
ることができないという欠点があった。その理由は、デ
ューティ判定手段において積分回路を用いているからで
ある。
【０００９】さらに、当該従来の半導体集積回路は、入
力信号と遅延信号の内のいずれか一方を出力するため、
入力信号を逓倍した出力信号しか得られないという欠点
があった。また、入力信号のデューティが５０パーセン
トの時以外は、出力信号のデューティが５０パーセント
にならないという欠点があった。
力信号と遅延信号の内のいずれか一方を出力するため、
入力信号を逓倍した出力信号しか得られないという欠点
があった。また、入力信号のデューティが５０パーセン
トの時以外は、出力信号のデューティが５０パーセント
にならないという欠点があった。
【００１０】本発明の目的は、入力信号のハイレベルに
おけるパルス幅とローレベルにおけるパルス幅とが異な
っていても、出力信号のハイレベルにおけるパルス幅と
ローレベルにおけるパルス幅とを等しくすることができ
る半導体集積回路を提供することにある。
おけるパルス幅とローレベルにおけるパルス幅とが異な
っていても、出力信号のハイレベルにおけるパルス幅と
ローレベルにおけるパルス幅とを等しくすることができ
る半導体集積回路を提供することにある。
【００１１】また、本発明の他の目的は、入力信号の周
期と出力信号の周期とを等しくすることができる半導体
集積回路を提供することにある。
期と出力信号の周期とを等しくすることができる半導体
集積回路を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成する本
発明の半導体集積回路は、入力信号のパルス幅を変化さ
せて出力するパルス幅変換手段と、前記パルス幅変換手
段の出力信号を任意の遅延量で遅延させて出力する遅延
制御手段と、前記パルス幅変換手段の出力信号を、信号
の立ち下がりエッジを検出する端子に入力し、前記遅延
制御手段の出力信号を、信号の立ち上がりエッジを検出
する端子に入力し、該両端子から入力した前記パルス幅
変換手段の出力信号及び前記遅延制御手段の出力信号の
位相を比較して、その位相差が小さくなるように前記パ
ルス幅変換手段を制御する第１の位相制御手段と、前記
パルス幅変換手段の出力信号を、信号の立ち上がりエッ
ジを検出する端子に入力し、前記遅延制御手段の出力信
号を、信号の立ち下がりエッジを検出する端子に入力
し、該両端子から入力した前記パルス幅変換手段の出力
信号及び前記遅延制御手段の出力信号の位相を比較し
て、その位相差が小さくなるように前記遅延制御手段を
制御する第２の位相制御手段とを備え、前記パルス幅変
換手段の出力信号または前記遅延制御手段の出力信号を
前記入力信号に対する出力信号として出力することを特
徴とする。
発明の半導体集積回路は、入力信号のパルス幅を変化さ
せて出力するパルス幅変換手段と、前記パルス幅変換手
段の出力信号を任意の遅延量で遅延させて出力する遅延
制御手段と、前記パルス幅変換手段の出力信号を、信号
の立ち下がりエッジを検出する端子に入力し、前記遅延
制御手段の出力信号を、信号の立ち上がりエッジを検出
する端子に入力し、該両端子から入力した前記パルス幅
変換手段の出力信号及び前記遅延制御手段の出力信号の
位相を比較して、その位相差が小さくなるように前記パ
ルス幅変換手段を制御する第１の位相制御手段と、前記
パルス幅変換手段の出力信号を、信号の立ち上がりエッ
ジを検出する端子に入力し、前記遅延制御手段の出力信
号を、信号の立ち下がりエッジを検出する端子に入力
し、該両端子から入力した前記パルス幅変換手段の出力
信号及び前記遅延制御手段の出力信号の位相を比較し
て、その位相差が小さくなるように前記遅延制御手段を
制御する第２の位相制御手段とを備え、前記パルス幅変
換手段の出力信号または前記遅延制御手段の出力信号を
前記入力信号に対する出力信号として出力することを特
徴とする。
【００１３】請求項２の本発明の半導体集積回路は、前
記パルス幅変換手段の出力と前記遅延制御手段の入力と
の間に設けられ、前記パルス幅変換手段の出力信号を一
定時間だけ遅延させるバッファ手段をさらに備えたこと
を特徴とする。
記パルス幅変換手段の出力と前記遅延制御手段の入力と
の間に設けられ、前記パルス幅変換手段の出力信号を一
定時間だけ遅延させるバッファ手段をさらに備えたこと
を特徴とする。
【００１４】請求項３の本発明の半導体集積回路は、前
記パルス幅変換手段の入力側に設けられ、前記入力信号
を入力し位相を制御して前記パルス幅変換手段に出力
し、かつ前記バッファ手段の出力信号をフィードバック
入力信号として入力するＰＬＬ回路をさらに備えたこと
を特徴とする。
記パルス幅変換手段の入力側に設けられ、前記入力信号
を入力し位相を制御して前記パルス幅変換手段に出力
し、かつ前記バッファ手段の出力信号をフィードバック
入力信号として入力するＰＬＬ回路をさらに備えたこと
を特徴とする。
【００１５】請求項４の本発明の半導体集積回路は、前
記パルス幅変換手段が、前記第１の位相制御手段の制御
により遅延量を変化させる可変遅延手段と、入力信号と
前記可変遅延手段の出力信号との論理積を演算して出力
する論理積手段と、入力信号と前記可変遅延手段の出力
信号との論理和を演算して出力する論理和手段と、前記
第１の位相制御手段の制御にしたがって、前記論理積手
段の出力信号または前記論理和手段の出力信号のいずれ
か一方を選択的に出力する選択手段とを備えることを特
徴とする。
記パルス幅変換手段が、前記第１の位相制御手段の制御
により遅延量を変化させる可変遅延手段と、入力信号と
前記可変遅延手段の出力信号との論理積を演算して出力
する論理積手段と、入力信号と前記可変遅延手段の出力
信号との論理和を演算して出力する論理和手段と、前記
第１の位相制御手段の制御にしたがって、前記論理積手
段の出力信号または前記論理和手段の出力信号のいずれ
か一方を選択的に出力する選択手段とを備えることを特
徴とする。
【００１６】請求項５の本発明の半導体集積回路は、前
記遅延制御手段が、予め設定された遅延量を持つ遅延選
択回路を、複数個直列に接続して備え、前記遅延選択回
路が、前記第２の位相制御回路の制御にしたがって、入
力信号をそのまま出力するか、または前記遅延量だけ遅
延して出力することを特徴とする。
記遅延制御手段が、予め設定された遅延量を持つ遅延選
択回路を、複数個直列に接続して備え、前記遅延選択回
路が、前記第２の位相制御回路の制御にしたがって、入
力信号をそのまま出力するか、または前記遅延量だけ遅
延して出力することを特徴とする。
【００１７】請求項６の本発明の半導体集積回路は、前
記遅延選択手段が、入力信号を一定時間だけ遅延させる
バッファ手段と、前記第２の位相制御手段の制御にした
がって、入力信号または前記バッファ手段の出力信号の
いずれか一方を選択的に出力する選択手段とを備えるこ
とを特徴とする。
記遅延選択手段が、入力信号を一定時間だけ遅延させる
バッファ手段と、前記第２の位相制御手段の制御にした
がって、入力信号または前記バッファ手段の出力信号の
いずれか一方を選択的に出力する選択手段とを備えるこ
とを特徴とする。
【００１８】請求項７の本発明の半導体集積回路は、前
記第１、第２の位相制御手段が、２つの入力信号の位相
差を比較する位相比較手段と、前記位相比較手段による
比較結果に基づいて、該位相差が小さくなるように前記
パルス幅変換手段または前記遅延制御手段を制御するた
めの制御信号を生成する制御信号生成手段とを備えるこ
とを特徴とする。
記第１、第２の位相制御手段が、２つの入力信号の位相
差を比較する位相比較手段と、前記位相比較手段による
比較結果に基づいて、該位相差が小さくなるように前記
パルス幅変換手段または前記遅延制御手段を制御するた
めの制御信号を生成する制御信号生成手段とを備えるこ
とを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００２０】図１は、本発明の第１の実施形態による半
導体集積回路の構成を示すブロック図である。図１を参
照すると、本実施形態の半導体集積回路は、入力信号の
パルス幅を変化させるパルス幅変換回路１０と、入力信
号を任意の遅延量で遅延させる遅延制御回路２０と、パ
ルス幅変換回路１０及び遅延回路２０を制御する２つの
位相制御回路３０、４０とを備える。図示のように、パ
ルス幅変換回路１０の出力は、遅延制御回路２０の入力
に接続されると共に、パルス幅変換回路１０を制御する
第１の位相制御回路３０の立ち下がりエッジを検出する
端子、及び遅延制御回路２０を制御する第２の位相制御
回路４０の立ち上がりエッジを検出するための端子に接
続されている。また、遅延制御回路２０の出力は、第１
の位相制御回路３０の立ち上がりエッジを検出するため
の端子、及び第２の位相制御回路４０の立ち下がりエッ
ジを検出するための端子に接続されている。そして、第
１の位相制御回路３０の制御出力がパルス幅変換回路１
０の選択入力に接続され、第２の位相制御回路４０の制
御出力が遅延制御回路１０の選択入力に接続されてい
る。なお、図１には本実施形態における特徴的な構成の
みを記載し、他の一般的な構成については記載を省略し
てある。
導体集積回路の構成を示すブロック図である。図１を参
照すると、本実施形態の半導体集積回路は、入力信号の
パルス幅を変化させるパルス幅変換回路１０と、入力信
号を任意の遅延量で遅延させる遅延制御回路２０と、パ
ルス幅変換回路１０及び遅延回路２０を制御する２つの
位相制御回路３０、４０とを備える。図示のように、パ
ルス幅変換回路１０の出力は、遅延制御回路２０の入力
に接続されると共に、パルス幅変換回路１０を制御する
第１の位相制御回路３０の立ち下がりエッジを検出する
端子、及び遅延制御回路２０を制御する第２の位相制御
回路４０の立ち上がりエッジを検出するための端子に接
続されている。また、遅延制御回路２０の出力は、第１
の位相制御回路３０の立ち上がりエッジを検出するため
の端子、及び第２の位相制御回路４０の立ち下がりエッ
ジを検出するための端子に接続されている。そして、第
１の位相制御回路３０の制御出力がパルス幅変換回路１
０の選択入力に接続され、第２の位相制御回路４０の制
御出力が遅延制御回路１０の選択入力に接続されてい
る。なお、図１には本実施形態における特徴的な構成の
みを記載し、他の一般的な構成については記載を省略し
てある。
【００２１】図４は、パルス幅変換回路１０の構成を示
すブロック図である。図４を参照すると、パルス幅変換
回路１０は、入力端子５１から入力した入力信号を遅延
させて出力する可変遅延回路１１と、当該入力信号及び
可変遅延回路１１の出力信号の論理積演算を行う論理積
回路１２と、当該入力信号及び可変遅延回路１１の出力
信号の論理和演算を行う論理和回路１３と、論理積回路
１２の出力信号及び論理和回路１３の出力信号を入力し
ていずれか一方を選択的に出力端子５２から出力する選
択器１４とを備える。可変遅延回路１１は、制御信号ｓ
５により遅延量を設定することができる。論理積回路１
２は、入力端子５１から入力した入力信号と可変遅延回
路１１により遅延された信号ｓ１とを論理積演算するこ
とにより、信号のハイレベルにおけるパルス幅が可変遅
延回路１１の遅延量だけ狭くなった出力信号ｓ２を出力
する。論理和回路１３は、入力端子５１から入力した入
力信号と可変遅延回路１１により遅延された信号ｓ１と
を論理和演算することにより、信号のハイレベルにおけ
るパルス幅が可変遅延回路１１の遅延量だけ広くなった
出力信号ｓ３を出力する。選択器１４は、選択信号ｓ４
により制御されて論理積回路１２の出力信号ｓ２と論理
和回路１３の出力信号ｓ３のいずれかを出力端子５２か
ら出力する。したがって、図５の波形図に示すように、
可変遅延回路１１による遅延量を調節し、選択信号ｓ４
を切り換えることによって、パルス幅変換回路１０の出
力信号におけるパルス幅を任意に変更することができ
る。選択信号ｓ４及び制御信号ｓ５は第１の位相制御回
路３０から送られる。
すブロック図である。図４を参照すると、パルス幅変換
回路１０は、入力端子５１から入力した入力信号を遅延
させて出力する可変遅延回路１１と、当該入力信号及び
可変遅延回路１１の出力信号の論理積演算を行う論理積
回路１２と、当該入力信号及び可変遅延回路１１の出力
信号の論理和演算を行う論理和回路１３と、論理積回路
１２の出力信号及び論理和回路１３の出力信号を入力し
ていずれか一方を選択的に出力端子５２から出力する選
択器１４とを備える。可変遅延回路１１は、制御信号ｓ
５により遅延量を設定することができる。論理積回路１
２は、入力端子５１から入力した入力信号と可変遅延回
路１１により遅延された信号ｓ１とを論理積演算するこ
とにより、信号のハイレベルにおけるパルス幅が可変遅
延回路１１の遅延量だけ狭くなった出力信号ｓ２を出力
する。論理和回路１３は、入力端子５１から入力した入
力信号と可変遅延回路１１により遅延された信号ｓ１と
を論理和演算することにより、信号のハイレベルにおけ
るパルス幅が可変遅延回路１１の遅延量だけ広くなった
出力信号ｓ３を出力する。選択器１４は、選択信号ｓ４
により制御されて論理積回路１２の出力信号ｓ２と論理
和回路１３の出力信号ｓ３のいずれかを出力端子５２か
ら出力する。したがって、図５の波形図に示すように、
可変遅延回路１１による遅延量を調節し、選択信号ｓ４
を切り換えることによって、パルス幅変換回路１０の出
力信号におけるパルス幅を任意に変更することができ
る。選択信号ｓ４及び制御信号ｓ５は第１の位相制御回
路３０から送られる。
【００２２】図６は、遅延制御回路２０の構成を示すブ
ロック図である。図６を参照すると、遅延制御回路２０
は、選択的に入力信号を遅延しまたはそのまま出力する
遅延選択回路２１を複数個直列に接続してある。図６に
示す例では、遅延選択回路２１を３個接続している。そ
して、例えば遅延選択回路２１ｂの遅延量を遅延選択回
路２１ａの遅延量の２倍とし、遅延選択回路２１ｃの遅
延量を遅延選択回路２１ｂの２倍として、各遅延選択回
路２１ａ〜２１ｃを個別に制御することにより、きめ細
かい遅延量の設定を行うことができる。なお、遅延選択
回路２１の接続個数及び遅延量は、図示の例に限るもの
ではなく、必要に応じて任意に設定することができる。
ロック図である。図６を参照すると、遅延制御回路２０
は、選択的に入力信号を遅延しまたはそのまま出力する
遅延選択回路２１を複数個直列に接続してある。図６に
示す例では、遅延選択回路２１を３個接続している。そ
して、例えば遅延選択回路２１ｂの遅延量を遅延選択回
路２１ａの遅延量の２倍とし、遅延選択回路２１ｃの遅
延量を遅延選択回路２１ｂの２倍として、各遅延選択回
路２１ａ〜２１ｃを個別に制御することにより、きめ細
かい遅延量の設定を行うことができる。なお、遅延選択
回路２１の接続個数及び遅延量は、図示の例に限るもの
ではなく、必要に応じて任意に設定することができる。
【００２３】遅延選択回路２１は、例えば図７に示すよ
うに、バッファ回路２２と選択器２３との組合せで実現
できる。図７を参照すると、遅延選択回路２１に入力さ
れた信号ｓ９は２つに分岐され、一方はそのまま選択器
２３に入力され、他方はバッファ回路２２に入力され
る。そしてバッファ回路２２の出力信号ｓ１０が選択器
２３に入力される。選択信号ｓ１２を切り換えることに
より、入力信号またはバッファ回路２２の出力信号の一
方が選択されて出力される（ｓ１１）。遅延選択回路２
１の動作を示す図８の波形図を参照すると、選択信号ｓ
１２がローレベルであれば、入力信号ｓ９が遅延選択回
路２１の出力信号ｓ１１として出力され、選択信号ｓ１
２がハイレベルであれば、バッファ回路２２の出力信号
ｓ１０が遅延選択回路２１の出力信号ｓ１１として出力
される。このようにして、遅延選択回路２１において信
号を遅延させるかどうかを選択することができる。ま
た、バッファ回路２２の記憶容量により遅延量を設定す
ることができる。
うに、バッファ回路２２と選択器２３との組合せで実現
できる。図７を参照すると、遅延選択回路２１に入力さ
れた信号ｓ９は２つに分岐され、一方はそのまま選択器
２３に入力され、他方はバッファ回路２２に入力され
る。そしてバッファ回路２２の出力信号ｓ１０が選択器
２３に入力される。選択信号ｓ１２を切り換えることに
より、入力信号またはバッファ回路２２の出力信号の一
方が選択されて出力される（ｓ１１）。遅延選択回路２
１の動作を示す図８の波形図を参照すると、選択信号ｓ
１２がローレベルであれば、入力信号ｓ９が遅延選択回
路２１の出力信号ｓ１１として出力され、選択信号ｓ１
２がハイレベルであれば、バッファ回路２２の出力信号
ｓ１０が遅延選択回路２１の出力信号ｓ１１として出力
される。このようにして、遅延選択回路２１において信
号を遅延させるかどうかを選択することができる。ま
た、バッファ回路２２の記憶容量により遅延量を設定す
ることができる。
【００２４】図９は第１、第２の位相制御回路３０、４
０のシンボル図である。第１、第２の位相制御回路３
０、４０は、例えば図１０に示すように、位相比較回路
３１とアップダウンカウンタ回路３２とを組み合わせて
実現できる。図１０を参照すると、位相比較回路３１
は、パルス信号の立ち上がりエッジを検出するための端
子３３及びパルス信号の立ち下がりエッジを検出するた
めの端子３４から信号を入力して位相を比較し、位相進
みｓ１３及び位相遅れｓ１４を出力する。アップダウン
カウンタ回路３２は、位相比較回路３１から出力された
位相進みｓ１３または位相遅れｓ１４に基づいてパルス
幅変換回路１０または遅延制御回路２０の制御信号を出
力する。これにより、第１の位相制御回路３０において
は、入力信号の位相差が小さくなるようにパルス幅変換
回路１０を制御し、第２の位相制御回路４０において
は、入力信号の位相差が小さくなるように遅延制御回路
２０を制御する。
０のシンボル図である。第１、第２の位相制御回路３
０、４０は、例えば図１０に示すように、位相比較回路
３１とアップダウンカウンタ回路３２とを組み合わせて
実現できる。図１０を参照すると、位相比較回路３１
は、パルス信号の立ち上がりエッジを検出するための端
子３３及びパルス信号の立ち下がりエッジを検出するた
めの端子３４から信号を入力して位相を比較し、位相進
みｓ１３及び位相遅れｓ１４を出力する。アップダウン
カウンタ回路３２は、位相比較回路３１から出力された
位相進みｓ１３または位相遅れｓ１４に基づいてパルス
幅変換回路１０または遅延制御回路２０の制御信号を出
力する。これにより、第１の位相制御回路３０において
は、入力信号の位相差が小さくなるようにパルス幅変換
回路１０を制御し、第２の位相制御回路４０において
は、入力信号の位相差が小さくなるように遅延制御回路
２０を制御する。
【００２５】次に、本実施形態の動作について説明す
る。入力端子５１から入力したパルス信号は、パルス幅
変換回路１０においてパルス幅を変更された後、遅延制
御回路２０に送られ、遅延時間を制御されて出力され
る。また、パルス幅変換回路１０及び遅延制御回路２０
の出力は、第１、第２の位相制御回路３０、４０を介し
てパルス幅変換回路１０及び遅延制御回路２０にフィー
ドバックされる。これにより、端子５２、５３、５４に
おいて、ハイレベルにおけるパルス幅とローレベルにお
けるパルス幅とが等しい、デューティが５０パーセント
のパルス信号を得ることができる。
る。入力端子５１から入力したパルス信号は、パルス幅
変換回路１０においてパルス幅を変更された後、遅延制
御回路２０に送られ、遅延時間を制御されて出力され
る。また、パルス幅変換回路１０及び遅延制御回路２０
の出力は、第１、第２の位相制御回路３０、４０を介し
てパルス幅変換回路１０及び遅延制御回路２０にフィー
ドバックされる。これにより、端子５２、５３、５４に
おいて、ハイレベルにおけるパルス幅とローレベルにお
けるパルス幅とが等しい、デューティが５０パーセント
のパルス信号を得ることができる。
【００２６】図２は入力信号のハイレベルにおけるパル
ス幅が狭い場合の本実施形態の動作を示す波形図、図３
は入力信号のハイレベルにおけるパルス幅が広い場合の
本実施形態の動作を示すの波形図である。第１の位相制
御回路３０において入力信号の位相差が小さくなるよう
にパルス幅変換回路１０を制御することにより、端子５
２から得られる信号のハイレベルにおけるパルス幅とロ
ーレベルにおけるパルス幅とが等しくなっている。ま
た、第２の第１の位相制御回路３０において入力信号の
位相差が小さくなるように遅延制御回路２０を制御する
ことにより、端子５４から得られる信号は、ハイレベル
におけるパルス幅とローレベルにおけるパルス幅とが等
しく、かつ端子５２から得られる信号を反周期分遅延し
た状態となっている。
ス幅が狭い場合の本実施形態の動作を示す波形図、図３
は入力信号のハイレベルにおけるパルス幅が広い場合の
本実施形態の動作を示すの波形図である。第１の位相制
御回路３０において入力信号の位相差が小さくなるよう
にパルス幅変換回路１０を制御することにより、端子５
２から得られる信号のハイレベルにおけるパルス幅とロ
ーレベルにおけるパルス幅とが等しくなっている。ま
た、第２の第１の位相制御回路３０において入力信号の
位相差が小さくなるように遅延制御回路２０を制御する
ことにより、端子５４から得られる信号は、ハイレベル
におけるパルス幅とローレベルにおけるパルス幅とが等
しく、かつ端子５２から得られる信号を反周期分遅延し
た状態となっている。
【００２７】また、入力端子５１における入力信号の周
期をＴ、端子５２から得られる信号のハイレベルにおけ
るパルス幅をｔｗ、遅延制御回路２０による遅延時間を
ｔｄとすると、端子５２から得られる信号の立ち下がり
エッジと端子５４から得られる信号の立ち上がりエッジ
との位相差がなく、かつ端子５２から得られる信号の立
ち上がりエッジと端子５４から得られる信号の立ち下が
りエッジとの位相差がない場合は、 Ｔ＝ｔｗ＋ｔｄ ｔｗ＝ｔｄ が成り立ち、 Ｔ＝ｔｗ＋ｔｄ＝２ｔｗ となるから、 ｔｗ＝Ｔ／２ となり、パルス幅ｔｗが周期Ｔの１／２、すなわち入力
信号に対してデューティが５０パーセントのパルス信号
を得ることができる。
期をＴ、端子５２から得られる信号のハイレベルにおけ
るパルス幅をｔｗ、遅延制御回路２０による遅延時間を
ｔｄとすると、端子５２から得られる信号の立ち下がり
エッジと端子５４から得られる信号の立ち上がりエッジ
との位相差がなく、かつ端子５２から得られる信号の立
ち上がりエッジと端子５４から得られる信号の立ち下が
りエッジとの位相差がない場合は、 Ｔ＝ｔｗ＋ｔｄ ｔｗ＝ｔｄ が成り立ち、 Ｔ＝ｔｗ＋ｔｄ＝２ｔｗ となるから、 ｔｗ＝Ｔ／２ となり、パルス幅ｔｗが周期Ｔの１／２、すなわち入力
信号に対してデューティが５０パーセントのパルス信号
を得ることができる。
【００２８】図１１は、本発明の第２の実施形態による
半導体集積回路の構成を示すブロック図である。図１１
を参照すると、本実施形態の半導体集積回路は、入力信
号のパルス幅を変化させるパルス幅変換回路１０と、入
力信号を任意の遅延量で遅延させる遅延制御回路２０
と、パルス幅変換回路１０及び遅延回路２０を制御する
２つの位相制御回路３０、４０と、パルス幅変換回路１
０の出力信号を一定時間だけ遅延させて遅延制御回路２
０へ送るバッファ回路６０とを備える。本実施形態にお
いて、バッファ回路６０以外の構成要素は、構成及び接
続関係とも、図１に示した第１実施形態の対応する各構
成要素と同様であるため、同一の符号を付して説明を省
略する。
半導体集積回路の構成を示すブロック図である。図１１
を参照すると、本実施形態の半導体集積回路は、入力信
号のパルス幅を変化させるパルス幅変換回路１０と、入
力信号を任意の遅延量で遅延させる遅延制御回路２０
と、パルス幅変換回路１０及び遅延回路２０を制御する
２つの位相制御回路３０、４０と、パルス幅変換回路１
０の出力信号を一定時間だけ遅延させて遅延制御回路２
０へ送るバッファ回路６０とを備える。本実施形態にお
いて、バッファ回路６０以外の構成要素は、構成及び接
続関係とも、図１に示した第１実施形態の対応する各構
成要素と同様であるため、同一の符号を付して説明を省
略する。
【００２９】パルス幅変換回路１０の出力と遅延制御回
路２０の入力との間にバッファ回路６０を設けたことに
より、遅延制御回路２０における負担が少なくなるた
め、遅延制御回路２０の回路規模を小さくすることがで
きる。これにより、デューティが５０パーセントの出力
信号を多くの付加に分配することが可能となる。
路２０の入力との間にバッファ回路６０を設けたことに
より、遅延制御回路２０における負担が少なくなるた
め、遅延制御回路２０の回路規模を小さくすることがで
きる。これにより、デューティが５０パーセントの出力
信号を多くの付加に分配することが可能となる。
【００３０】図１２は、本発明の第３の実施形態による
半導体集積回路の構成を示すブロック図である。図１２
を参照すると、本実施形態の半導体集積回路は、入力信
号のパルス幅を変化させるパルス幅変換回路１０と、入
力信号を任意の遅延量で遅延させる遅延制御回路２０
と、パルス幅変換回路１０及び遅延回路２０を制御する
２つの位相制御回路３０、４０と、パルス幅変換回路１
０の出力信号を一定時間だけ遅延させて遅延制御回路２
０へ送るバッファ回路６０とを備えると共に、パルス幅
変換回路１０の入力端子５１に接続されたＰＬＬ回路７
０を備える。本実施形態において、パルス幅変換回路１
０、遅延制御回路２０及び第１、第２の位相制御回路３
０、４０は、構成及び接続関係とも、図１に示した第１
実施形態の対応する各構成要素と同様である。また、バ
ッファ回路６０は、図１１に示した第２実施形態のバッ
ファ回路６０と同様である。したがって、これらの構成
要素に関しては、図１及び図１１と同一の符号を付して
説明を省略する。
半導体集積回路の構成を示すブロック図である。図１２
を参照すると、本実施形態の半導体集積回路は、入力信
号のパルス幅を変化させるパルス幅変換回路１０と、入
力信号を任意の遅延量で遅延させる遅延制御回路２０
と、パルス幅変換回路１０及び遅延回路２０を制御する
２つの位相制御回路３０、４０と、パルス幅変換回路１
０の出力信号を一定時間だけ遅延させて遅延制御回路２
０へ送るバッファ回路６０とを備えると共に、パルス幅
変換回路１０の入力端子５１に接続されたＰＬＬ回路７
０を備える。本実施形態において、パルス幅変換回路１
０、遅延制御回路２０及び第１、第２の位相制御回路３
０、４０は、構成及び接続関係とも、図１に示した第１
実施形態の対応する各構成要素と同様である。また、バ
ッファ回路６０は、図１１に示した第２実施形態のバッ
ファ回路６０と同様である。したがって、これらの構成
要素に関しては、図１及び図１１と同一の符号を付して
説明を省略する。
【００３１】パルス幅変換回路１０の入力端子５１にＰ
ＬＬ回路７０を接続したため、入力信号は、ＰＬＬ回路
７０を経た後にパルス幅変換回路１０に入力されること
となる。また、遅延制御回路２０の入力端子５３がＰＬ
Ｌ回路７０のフィードバック入力に接続されている。そ
して、フィードバックされる端子５３から得られる信
号、すなわちバッファ回路６０の出力信号と、ＰＬＬ回
路７０の入力端子５５に入力される入力信号との位相差
を合わせることにより、パルス幅変換回路１０及びバッ
ファ回路６０の遅延によるスキューを低減することがで
きる。
ＬＬ回路７０を接続したため、入力信号は、ＰＬＬ回路
７０を経た後にパルス幅変換回路１０に入力されること
となる。また、遅延制御回路２０の入力端子５３がＰＬ
Ｌ回路７０のフィードバック入力に接続されている。そ
して、フィードバックされる端子５３から得られる信
号、すなわちバッファ回路６０の出力信号と、ＰＬＬ回
路７０の入力端子５５に入力される入力信号との位相差
を合わせることにより、パルス幅変換回路１０及びバッ
ファ回路６０の遅延によるスキューを低減することがで
きる。
【００３２】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
【００３３】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、入力信号であるパルス信号のハイレベ
ルにおけるパルス幅とローレベルにおけるパルス幅とを
２つの位相制御回路で検出し、その結果をフィードバッ
クして入力信号のパルス幅を調整することにより、入力
信号のハイレベルにおけるパルス幅とローレベルにおけ
るパルス幅とが異なっている場合であっても、出力信号
のハイレベルにおけるパルス幅とローレベルにおけるパ
ルス幅とを等しくすることができるため、デューティが
５０パーセントのパルス信号を得ることができるという
効果がある。
積回路によれば、入力信号であるパルス信号のハイレベ
ルにおけるパルス幅とローレベルにおけるパルス幅とを
２つの位相制御回路で検出し、その結果をフィードバッ
クして入力信号のパルス幅を調整することにより、入力
信号のハイレベルにおけるパルス幅とローレベルにおけ
るパルス幅とが異なっている場合であっても、出力信号
のハイレベルにおけるパルス幅とローレベルにおけるパ
ルス幅とを等しくすることができるため、デューティが
５０パーセントのパルス信号を得ることができるという
効果がある。
【００３４】そして、回路構成がリング発振器ではない
ため、遅延素子の遅延時間を長くしてもパルス信号の波
形がなまって誤動作の原因となるノイズを発生すること
がないため、動作周波数の下限が制限されることがない
という効果がある。
ため、遅延素子の遅延時間を長くしてもパルス信号の波
形がなまって誤動作の原因となるノイズを発生すること
がないため、動作周波数の下限が制限されることがない
という効果がある。
【００３５】また、回路構成がリング発振器ではなく、
積分回路も用いていないため、従来技術に存在した、回
路動作が安定し、入力信号の周期より長い時間停止した
後、入力信号の入力を再開した場合に、当該入力信号を
直ちに追従することができないという欠点を解消するこ
とができる。
積分回路も用いていないため、従来技術に存在した、回
路動作が安定し、入力信号の周期より長い時間停止した
後、入力信号の入力を再開した場合に、当該入力信号を
直ちに追従することができないという欠点を解消するこ
とができる。
【００３６】さらに、入力信号を逓倍することがないた
め、入力信号の周期と出力信号の周期を等しくすること
ができるという効果がある。
め、入力信号の周期と出力信号の周期を等しくすること
ができるという効果がある。
【図１】 本発明の第１実施形態による半導体集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 第１実施形態の動作を示す波形図であり、入
力信号のハイレベルにおけるパルス幅が狭い場合の動作
を示す図である。
力信号のハイレベルにおけるパルス幅が狭い場合の動作
を示す図である。
【図３】 第１実施形態の動作を示す波形図であり、入
力信号のハイレベルにおけるパルス幅が広い場合の動作
を示す図である。
力信号のハイレベルにおけるパルス幅が広い場合の動作
を示す図である。
【図４】 第１実施形態におけるパルス幅変換回路の構
成を示すブロック図である。
成を示すブロック図である。
【図５】 図４のパルス幅変換回路の動作を示す波形図
である。
である。
【図６】 第１実施形態における遅延制御回路の構成を
示すブロック図である。
示すブロック図である。
【図７】 図６の遅延選択回路における構成を示すブロ
ック図である。
ック図である。
【図８】 図７の遅延選択回路の動作を示す波形図であ
る。
る。
【図９】 第１実施形態の位相制御回路のシンボル図で
ある。
ある。
【図１０】 第１実施形態における位相制御回路の構成
を示すブロック図である。
を示すブロック図である。
【図１１】 本発明の第２実施形態による半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１２】 本発明の第３実施形態による半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１３】 従来の半導体集積回路の構成を示すブロッ
ク図である。
ク図である。
【図１４】 図１３の半導体集積回路の動作を示す波形
図である。
図である。
【図１５】 従来の他の半導体集積回路の構成を示すブ
ロック図である。
ロック図である。
【図１６】 図１５の半導体集積回路に用いられたデュ
ーティ判定回路の構成を示すブロック図である。
ーティ判定回路の構成を示すブロック図である。
１０ パルス幅変換回路 ２０ 遅延制御回路 ３０、４０ 位相制御回路 ５１ 入力端子 ５２、５３、５４ 端子
Claims (7)
- 【請求項１】 入力信号のパルス幅を変化させて出力す
るパルス幅変換手段と、 前記パルス幅変換手段の出力信号を任意の遅延量で遅延
させて出力する遅延制御手段と、 前記パルス幅変換手段の出力信号を、信号の立ち下がり
エッジを検出する端子に入力し、前記遅延制御手段の出
力信号を、信号の立ち上がりエッジを検出する端子に入
力し、該両端子から入力した前記パルス幅変換手段の出
力信号及び前記遅延制御手段の出力信号の位相を比較し
て、その位相差が小さくなるように前記パルス幅変換手
段を制御する第１の位相制御手段と、 前記パルス幅変換手段の出力信号を、信号の立ち上がり
エッジを検出する端子に入力し、前記遅延制御手段の出
力信号を、信号の立ち下がりエッジを検出する端子に入
力し、該両端子から入力した前記パルス幅変換手段の出
力信号及び前記遅延制御手段の出力信号の位相を比較し
て、その位相差が小さくなるように前記遅延制御手段を
制御する第２の位相制御手段とを備え、 前記パルス幅変換手段の出力信号または前記遅延制御手
段の出力信号を前記入力信号に対する出力信号として出
力することを特徴とする半導体集積回路。 - 【請求項２】 前記パルス幅変換手段の出力と前記遅延
制御手段の入力との間に設けられ、前記パルス幅変換手
段の出力信号を一定時間だけ遅延させるバッファ手段を
さらに備えたことを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 前記パルス幅変換手段の入力側に設けら
れ、前記入力信号を入力し位相を制御して前記パルス幅
変換手段に出力し、かつ前記バッファ手段の出力信号を
フィードバック入力信号として入力するＰＬＬ回路をさ
らに備えたことを特徴とする請求項２に記載の半導体集
積回路。 - 【請求項４】 前記パルス幅変換手段が、 前記第１の位相制御手段の制御により遅延量を変化させ
る可変遅延手段と、 入力信号と前記可変遅延手段の出力信号との論理積を演
算して出力する論理積手段と、 入力信号と前記可変遅延手段の出力信号との論理和を演
算して出力する論理和手段と、 前記第１の位相制御手段の制御にしたがって、前記論理
積手段の出力信号または前記論理和手段の出力信号のい
ずれか一方を選択的に出力する選択手段とを備えること
を特徴とする請求項１ないし請求項３に記載の半導体集
積回路。 - 【請求項５】 前記遅延制御手段が、予め設定された遅
延量を持つ遅延選択回路を、複数個直列に接続して備
え、 前記遅延選択回路が、前記第２の位相制御回路の制御に
したがって、入力信号をそのまま出力するか、または前
記遅延量だけ遅延して出力することを特徴とする請求項
１ないし請求項４に記載の半導体集積回路。 - 【請求項６】 前記遅延選択手段が、 入力信号を一定時間だけ遅延させるバッファ手段と、 前記第２の位相制御手段の制御にしたがって、入力信号
または前記バッファ手段の出力信号のいずれか一方を選
択的に出力する選択手段とを備えることを特徴とする請
求項５に記載の半導体集積回路。 - 【請求項７】 前記第１、第２の位相制御手段が、 ２つの入力信号の位相差を比較する位相比較手段と、 前記位相比較手段による比較結果に基づいて、該位相差
が小さくなるように前記パルス幅変換手段または前記遅
延制御手段を制御するための制御信号を生成する制御信
号生成手段とを備えることを特徴とする請求項１ないし
請求項６に記載の半導体集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02023498A JP3678570B2 (ja) | 1998-01-17 | 1998-01-17 | 半導体集積回路 |
| CA002258939A CA2258939C (en) | 1998-01-17 | 1999-01-14 | Pulse signal output circuit |
| AU12111/99A AU748603B2 (en) | 1998-01-17 | 1999-01-15 | Semiconductor integrated circuit |
| DE69903074T DE69903074T2 (de) | 1998-01-17 | 1999-01-18 | Schaltungsanordnung zur Erzeugung von Pulssignalen mit einem gewünschten Tastverhältnis |
| EP99100394A EP0930709B1 (en) | 1998-01-17 | 1999-01-18 | Circuit for producing pulse signals with a desired duty cycle |
| DK99100394T DK0930709T3 (da) | 1998-01-17 | 1999-01-18 | Kredsløb for tilvejebringelse af impulssignaler med et ønsket impulsforhold |
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