JPH11205149A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 デコーダ回路に入力される遅延時間が原因と
なって、同時に二つ以上の電圧が選択されて両者が複合
された電圧の出力が行われ、正確に電圧を選択すること
ができないという問題があった。 【解決手段】 ロード信号に同期して、データレジスタ
ＤＲ２から電圧選択信号Ｄ１〜Ｄ６が出力され、デコー
ダ回路ＤＡ１に与えられる。しかし、インバータＩＮ１
１により反転された反転ロード信号がデコーダ回路ＤＡ
１のＡＮＤ回路ＡＮＤ１〜ＡＮＤ６４に与えられ、ロー
ド信号がハイレベルの間、いずれのＡＮＤ回路ＡＮＤ１
〜ＡＮＤ６４からも出力されない。よって、複数のＡＮ
Ｄ回路ＡＮＤ１〜ＡＮＤ６４からハイレベルのスイッチ
ング制御信号がスイッチング素子ＳＷ１〜ＳＷ６４に同
時に与えられることが防止される。ロード信号がロウレ
ベルに戻ると、いずれか一つのＡＮＤ回路ＡＮＤ１〜Ａ
ＮＤ６４がオンし、対応する一つのスイッチング素子Ｓ
Ｗがオンし、このスイッチング素子ＳＷの一端に印加さ
れた電圧ｖが選択されて出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル・アナロ
グ変換器（以下、ＤＡＣという）に関し、特に液晶ディ
スプレイパネルにおいて液晶駆動電圧を選択して出力す
る部分に好適なものに関する。

【０００２】

【従来の技術】ＤＡＣは、ディジタル信号の形態を有す
る複数ビットの選択信号を入力され、アナログ信号とし
ての形態を有する階調電圧を選択して出力するのに幅広
く用いられている。例えば、ＣＤ（Compact Disc）再生
装置において、ＣＤに記録されたディジタル信号に基づ
いて、対応する電圧を選択して出力する部分にＤＡＣが
用いられている。

【０００３】液晶ディスプレイパネルでは、液晶を駆動
するためのソースドライバにＤＡＣが用いられており、
図５に液晶駆動モジュールの構成を示す。液晶画面１６
は、例えば薄膜トランジスタ（Thin Film Transistor、
以下、ＴＦＴという）型では、ＴＦＴのゲートのオン・
オフ制御をゲートドライバ１４が行い、ＴＦＴのソース
に供給する電圧レベルの制御をソースドライバ１５が行
う。

【０００４】ゲートドライバ１４は、画面を同期させる
画面同期コントロール回路１２から水平同期信号及び垂
直同期信号とクロックとを入力されて、液晶画面を走査
するように順にＴＦＴのゲートをオンさせていく。ソー
スドライバ１５は、画像出力の階調電圧を決定するため
のディジタル信号を入力される映像信号処理回路１１か
らＲ，Ｇ，Ｂ信号と、画面同期コントロール回路１２が
出力したクロックと、階調電圧発生回路１３が発生した
アナログ信号としての階調電圧Ｖ１〜Ｖ９とを入力さ
れ、後述するような例えば６４階調電圧ｖ１〜ｖ６４の
いずれかを選択してＴＦＴのソースに出力する。

【０００５】図６に、ソースドライバ１５の構成を示
す。データレジスタＤＲ１に、映像信号処理回路１１か
ら出力された各６ビットのディジタル信号としてのＲ，
Ｇ，Ｂ信号と、画面同期コントロール回路１２から出力
されたクロックとが入力され、Ｒ，Ｇ，Ｂ信号が保持さ
れる。そして、データレジスタＤＲ１からクロックに同
期して６ビットずつのディジタル信号としての電圧選択
信号が出力される。データレジスタＤＲ２に、データレ
ジスタＤＲ１から出力された電圧選択信号が保持され、
ロード信号に同期してそれぞれＤＡＣ１〜３０９に出力
される。

【０００６】６４分割抵抗器ＳＲは、階調電圧Ｖ１を入
力される端子から階調電圧Ｖ９を入力される端子の間に
直列に接続されたシリーズ抵抗を有し、９段階の階調電
圧Ｖ１〜Ｖ９を入力されて６４段階の階調電圧ｖ１〜ｖ
６４に分割する。ＤＡＣ１〜３０９はこの電圧ｖ１〜ｖ
６４のうち、与えられたディジタル信号としての電圧選
択信号により選択すべきいずれか一つの電圧ｖをアナロ
グ信号として出力する。出力されたこの電圧は、それぞ
れＤＡＣ１〜ＤＡＣ３０９毎に設けられた出力バッファ
ＯＢ１〜ＯＢ３０９により増幅された後、液晶画面１６
上に配置されたＴＦＴのソースに印加されて、液晶画素
の容量に電荷が蓄積される。

【０００７】図７に、従来のＤＡＣ１、データレジスタ
ＤＲ２、６４分割抵抗器ＳＲ、出力バッファＯＢ１のよ
り詳細な構成を示す。ここで、ＤＡＣ１は、デコーダ回
路１とスイッチング回路ＳＷ１とを含んでいる。上述し
たように、データレジスタＤＲ２から６ビットの電圧選
択信号Ｄ１〜Ｄ６がロード信号に同期して出力され、デ
コーダ回路１に与えられる。

【０００８】デコーダ回路１は、反転回路ＲＣとＡＮＤ
回路ＡＮＤ１ａ〜ＡＮＤ回路ＡＮＤ６４ａとを有してい
る。反転回路ＲＣは、電圧選択信号Ｄ１〜Ｄ６をそれぞ
れ反転した信号／Ｄ１〜／Ｄ６を生成し、合計で１２本
の電圧選択信号Ｄ１〜Ｄ６と反転電圧選択信号／Ｄ１〜
／Ｄ６とを出力する。そして、信号Ｄ１〜Ｄ６及び／Ｄ
１〜／Ｄ６のうち、６本ずつが各ＡＮＤ回路ＡＮＤ１ａ
〜ＡＮＤ６４ａに入力される。６４分割抵抗器ＳＲは、
上述したように電源電圧ＶDDと接地端子Ｖssとの間に抵
抗Ｒ０〜Ｒ６４が直列に接続されている。ここで、電源
電圧ＶDDが上記階調電圧Ｖ１であるとすると、接地電圧
Ｖssが上記階調電圧Ｖ９に相当し、それぞれの間に連続
的な電圧Ｖ２〜Ｖ８が印加される。そして、抵抗Ｒ０と
Ｒ１、Ｒ１とＲ２、…、Ｒ６３とＲ６４との間から抵抗
分割された階調電圧ｖ１〜ｖ６４が出力され、スイッチ
ＳＷ１〜ＳＷ６４の一端に印加される。スイッチＳＷ１
〜ＳＷ６４の他端は出力バッファＯＢ１の入力端子に共
通接続されている。

【０００９】このような構成を備えた従来のＤＡＣは、
以下のように動作する。データレジスタＤＲ２に電圧選
択信号Ｄ１〜Ｄ６が保持され、ロード信号を入力される
とこのタイミングに同期してデコーダ回路１に出力され
る。デコーダ回路１において、電圧選択信号Ｄ１〜Ｄ６
から反転信号Ｄ／１〜／Ｄ６が生成され、信号Ｄ１〜Ｄ
６、／Ｄ１〜／Ｄ６のうち６本ずつの信号がＡＮＤ回路
ＡＮＤ１ａ〜ＡＮＤ６４ａに入力される。そして、１つ
のＡＮＤ回路からスイッチング制御信号が出力されて対
応するスイッチＳＷがオンし、このスイッチＳＷを介し
ていずれか一つの電圧ｖがアナログ信号として出力さ
れ、出力バッファＯＢ１により増幅された後、出力され
る。

【００１０】

【発明が解決しようとする課題】しかし、従来のＤＡＣ
には次のような問題があった。図５に示されたように、
ソースドライバ１５は液晶画面１６の一側面に配置され
るので、一方向に細長い基板上に搭載される傾向があ
る。そして、図６のように各々のＤＡＣ１〜ＤＡＣ３０
９は図中縦方向に細長く形成される。

【００１１】従って、図７においてデータレジスタＤＲ
２及び反転回路ＲＣの出力端子からＡＮＤ回路ＡＮＤ１
ａ〜ＡＮＤ６４ａの入力端子に接続される信号線の長さ
は、各々のＡＮＤ回路ＡＮＤ１ａ〜ＡＮＤ６４ａにより
大きく相違する。このため、信号線の長さの相違が原因
となって信号Ｄ１〜Ｄ６４、／Ｄ１〜／Ｄ６４がＡＮＤ
回路ＡＮＤ１ａ〜ＡＮＤ６４ａにそれぞれ届くまでの遅
延時間が異なってくる。

【００１２】よって、図８に示されたように、時点Ｔ１
においてロード信号がハイレベルに変化し、例えばスイ
ッチＳＷ１がオンする時に、この１つ前のサイクルで選
択されたＳＷ６４が時点Ｔ２までの間、同時にオンして
いることが起こり得る。即ち、デコーダ回路１において
複数のＡＮＤ回路が同時に選択されて、複数のスイッチ
ＳＷが同時にオンしている期間が存在することになる。
このような現象が発生すると、図８に示されたように、
時点Ｔ１からＴ２の間、電圧ｖ１とｖ６４との中間電位
が出力される。この結果、選択された本来の電圧ｖ１と
は異なる電圧が出力されることになり、正常に液晶パネ
ルを駆動することができないという問題があった。さら
に、複数のスイッチＳＷが同時にオンすることにより、
無駄な電力が消費され、ＩＣに入力される階調電圧の電
流供給能力を越えるような電流が流れると、階調電圧が
変動し、クロストークと呼ばれる画質不良の原因になる
という問題もあった。

【００１３】本発明は上記事情に鑑みてなされたもの
で、複数の電圧が同時に選択される事態を防止し、正確
な電圧の選択が可能であると共に、消費電力を低減する
ことができるＤＡＣを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のＤＡＣは、電圧
選択信号を入力されて、対応する電圧を選択して出力す
る変換器であって、電圧選択信号を与えられて保持し、
ロード信号を入力されると保持した前記電圧選択信号を
出力するデータレジスタと、一端にそれぞれ異なる電圧
を印加され、他端が共通の出力端子に接続され、スイッ
チング制御信号を与えられてオン・オフを制御される複
数のスイッチング素子と、前記データレジスタから出力
された前記電圧選択信号を与えられ、デコード処理を行
って前記スイッチング制御信号を出力し、前記スイッチ
ング素子のいずれか一つをオンさせて、このスイッチン
グ素子の一端に印加された電圧を前記出力端子から出力
させるデコーダ回路とを備え、前記デコーダ回路は、前
記ロード信号を入力されて所定期間が経過した後、前記
スイッチング制御信号を出力することにより、前記スイ
ッチング素子が同時に二つ以上オンする期間が存在しな
いようにしたことを特徴としている。

【００１５】ここで、前記デコーダ回路は、前記スイッ
チング素子と同数の論理回路を備え、この論理回路は、
前記電圧選択信号のうちの所定数の電圧選択信号と前記
ロード信号とを入力され、対応する前記スイッチング素
子に前記スイッチング制御信号を出力してオン・オフ制
御を行うものであり、前記ロード信号を入力されてから
所定期間が経過するまでの間は、いずれの前記論理回路
からも前記スイッチング制御信号が出力されないもので
あってもよい。

【００１６】また、第１の電圧を印加された第１の電源
端子と、第２の電圧を印加された第２の電源端子との間
に、直列に接続された複数の抵抗をさらに備え、前記ス
イッチング素子のそれぞれの前記一端は、前記第１の電
圧と前記第２の電圧との電圧差が前記抵抗によりそれぞ
れ分割された異なる電圧を印加されるものであってもよ
い。

【００１７】本発明のＤＡＣは、電圧選択信号を与えら
れて保持し、ロード信号を入力されると保持した前記電
圧選択信号を出力するデータレジスタと、複数の電圧と
前記電圧選択信号とを入力されて、いずれか一つの電圧
を選択して出力するデコーダ及びスイッチング回路とを
備え、前記デコーダ及びスイッチング回路は、前記電圧
のいずれかを印加される一端と、共通の出力端子に接続
された他端との間に複数のスイッチング素子が直列に接
続されたスイッチ部を前記電圧の数と同数有し、前記ス
イッチ部は、それぞれ前記電圧選択信号のうちの所定数
の電圧制御信号と前記ロード信号とを与えられてオン・
オフを制御されるものであり、前記ロード信号を入力さ
れて所定期間が経過した後、前記スイッチ部のいずれか
一つに含まれる前記スイッチング素子が全てオンして前
記一端に印加された電圧が前記出力端子より出力される
ことにより、少なくとも二つの前記スイッチング部に含
まれる前記スイッチング素子の全てが同時にオンする期
間が存在しないようにしたことを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の一実施の形態によ
るＤＡＣについて図面を参照して説明する。本実施の形
態は、二つ以上の電圧が同時に選択されることを防止す
る信号を、選択すべきタイミングに同期してデコーダ回
路に入力する点に特徴がある。

【００１９】本発明の第１の実施の形態によるＤＡＣ
は、図１に示されるような構成を備えている。図７に示
されたＤＡＣと比較し、データレジスタＤＲ２に入力さ
れるロード信号が、インバータＩＮ１１により反転され
た後、デコーダ回路ＤＡ１のそれぞれのＡＮＤ回路１〜
６４に入力される点が相違する。他の図７に示された要
素と同一のものには、同一の番号を付して説明を省略す
る。

【００２０】図３に、デコーダ回路ＤＡ１における反転
回路ＲＣとＡＮＤ回路ＡＮＤ１〜ＡＮＤ６４のより具体
的な回路の構成例を示す。電圧選択信号Ｄ１〜Ｄ６と、
反転回路ＲＣにより生成された反転信号／Ｄ１〜／Ｄ６
のうち、ＡＮＤ回路ＡＮＤ１にはＤ１、Ｄ２、Ｄ３、Ｄ
４、Ｄ５、Ｄ６信号が入力され、ＡＮＤ回路ＡＮＤ２に
は／Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６信号が入力さ
れ、ＡＮＤ回路ＡＮＤ３には、図示されていないがＤ
１、／Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６信号が入力され、
ＡＮＤ回路ＡＮＤ４には／Ｄ１、／Ｄ２、Ｄ３、Ｄ４、
Ｄ５、Ｄ６信号が入力され、…、ＡＮＤ回路ＡＮＤ６４
には／Ｄ１、／Ｄ２、／Ｄ３、／Ｄ４、／Ｄ５、／Ｄ６
信号が入力される。そして、全ＡＮＤ回路ＡＮＤ１〜Ａ
ＮＤ６４には反転ロード信号が入力される。このよう
に、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ６４には、電圧選択信
号Ｄ１〜Ｄ６と反転回路により反転された／Ｄ１〜／Ｄ
６のうちの６本の信号が入力され、さらに反転ロード信
号を加えた合計７本の信号が入力される。このようなＤ
ＡＣにおける動作を、図２のタイムチャートを用いて述
べる。

【００２１】ロード信号がデータレジスタＤＲ２に入力
されると、保持していた電圧選択信号Ｄ１〜Ｄ６がデコ
ーダ回路ＤＡ１に出力される。反転回路ＲＣにより反転
された信号／Ｄ１〜／Ｄ６が生成され、電圧選択信号Ｄ
１〜Ｄ６と／Ｄ１〜／Ｄ６のうちの６本がＡＮＤ回路Ａ
ＮＤ１〜ＡＮＤ６４に入力される。さらに、インバータ
ＩＮ１１により生成された反転ロード信号が、それぞれ
のＡＮＤ回路ＡＮＤ１〜ＡＮＤ６４に入力される。図８
において、時点Ｔ１から時点Ｔ２までの間、ロード信号
がハイレベルに変化すると、ロウレベルに変化した反転
ロード信号が全てのＡＮＤ回路ＡＮＤ１〜ＡＮＤ６４に
入力されるので、全てのＡＮＤ回路ＡＮＤ１〜ＡＮＤ６
４からはロウレベルの非導通制御信号のみが出力され
る。よって、時点Ｔ１から時点Ｔ２までの間は、全ての
スイッチングＳＷ１〜ＳＷ６４がオフ状態となる。これ
により、データレジスタＤＲ２及び反転回路ＲＣの出力
端子からＡＮＤ回路ＡＮＤ１〜ＡＮＤ６４の入力端子ま
での配線長が長く、信号遅延が生じて時点Ｔ１において
まだスイッチ６４がオン状態にあるような場合であって
も、時点Ｔ１からＴ２までの間は強制的にオフされる。

【００２２】そして、ロード信号が時点Ｔ２からロウレ
ベルに変化すると、反転ロード信号がハイレベルに変化
するので、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ６４のうちのい
ずれか一つが選択されて、ハイレベルの導通制御信号が
出力される。これにより、対応する一つのスイッチＳＷ
がオンし、選択された階調電圧ｖが出力され、出力バッ
ファＯＢ１により増幅されて出力される。

【００２３】このように、本実施の形態によれば、ロー
ド信号を用いて同時に二つ以上のスイッチＳＷがオンし
て二つ以上の電圧が同時に選択されることがないよう
に、全ての選択を禁止する期間Ｔ１〜Ｔ２を設けてい
る。これにより、配線の長さの相違からくるＡＮＤ回路
ＡＮＤ１〜ＡＮＤ６４への電圧選択信号Ｄ１〜Ｄ６、／
Ｄ１〜／Ｄ６の入力に遅延が生じたとしても、正確に電
圧の選択を行うことが可能である。また、同時に複数の
スイッチＳＷがオンすることによる無駄な電力の消費も
同時に防ぐことができる。

【００２４】ここで、同時選択を禁止するための信号と
して、ロード信号を反転したものを用いているが、デコ
ーダ回路ＤＡ１が電圧選択信号Ｄ１〜Ｄ６を取り込むタ
イミングに同期した他の信号を用いても同様な効果が得
られる。しかし、一般のＤＡＣには選択信号を読み込む
タイミングを規定するロード信号は必ず備わっているの
で、この信号を用いることで新たな信号を生成する回路
が不要で、ロード信号期間の長さを調整する場合でも回
路変更は容易であり、回路構成を簡易なものとすること
ができる。

【００２５】また、ロード信号は液晶駆動ＩＣの例だと
１クロック〜数クロック分の間、クロック周波数４０Ｍ
Ｈｚ、１周期とすれば２５ｎ秒間ハイレベルになる。こ
れに対し、一つの電圧が選択される１サイクルは、約２
０μ秒間である。よって、ロード信号がハイレベルにあ
る期間、いずれの電圧も選択されないとしても、液晶パ
ネル等の動作には何等支障は与えない。

【００２６】次に、本発明の第２の実施の形態によるＤ
ＡＣについて説明する。本実施の形態は、上記第１の実
施の形態におけるデコーダ回路ＤＡ１のデコード動作
と、デコードされて出力されたスイッチング制御信号に
よりスイッチングを行うスイッチ回路ＳＷＣ１の動作と
を１つの回路に組み合わせたものに相当し、この場合の
構成を図４に示す。

【００２７】Ｐチャネル形ＭＯＳトランジスタ及びＮチ
ャネル形ＭＯＳトランジスタのドレイン、ソースが接続
されて構成されたアナログスイッチＡＳＷ１１〜ＡＳＷ
１７が直列に接続されており、その一端に、シリーズ抵
抗Ｒ０〜Ｒ６４により分割されて発生した階調電圧ｖ１
〜ｖ６４のうちの電圧ｖ１が印加され、他端が出力バッ
ファＯＢ１の入力端子に接続されている。同様に、アナ
ログスイッチ素子ＡＳＷ２１〜ＡＳＷ２７が直列に接続
され、一端に電圧ｖ２が印加され、他端が出力バッファ
ＯＢ１の入力端子に共通接続されており、…、アナログ
スイッチ素子ＡＳＷ６４１〜ＡＳＷ６４７が直列に接続
され、一端に電圧ｖ６４が印加され、他端が出力バッフ
ァＯＢ１の入力端子に共通接続されている。

【００２８】アナログスイッチＡＳＷ１１〜ＡＳＷ１７
のそれぞれのＰチャネル形ＭＯＳトランジスタのゲート
とＮチャネル形ＭＯＳトランジスタのゲートには、Ｄ１
及び／Ｄ１、Ｄ２及び／Ｄ２、Ｄ３及び／Ｄ３、Ｄ４及
び／Ｄ４、Ｄ５及び／Ｄ５、Ｄ６及び／Ｄ６、ＬＯＡＤ
及び／ＬＯＡＤ信号が入力される。アナログスイッチＡ
ＳＷ２２〜ＡＳＷ２７のそれぞれのＰチャネル形ＭＯＳ
トランジスタのゲートとＮチャネル形ＭＯＳトランジス
タのゲートには、上記アナログスイッチＡＳＷ１２〜Ａ
ＳＷ１７と同様であり、アナログスイッチＡＳＷ２１の
みが信号Ｄ１と信号／Ｄ１とが入れ替わる。アナログス
イッチＡＳＷ３１，ＡＳＷ３３〜ＡＳＷ３７のそれぞれ
のＰチャネル形ＭＯＳトランジスタのゲートとＮチャネ
ル形ＭＯＳトランジスタのゲートには、図示されていな
いが、上記アナログスイッチＡＳＷ１１，ＡＳＷ１３〜
ＡＳＷ１７と同様であり、アナログスイッチＡＳＷ３２
において信号Ｄ２と信号／Ｄ２とが入れ替わる。そし
て、アナログスイッチＡＳＷ６４１〜ＡＳＷ６４７のＰ
チャネル形ＭＯＳトランジスタとＮチャネル形ＭＯＳト
ランジスタのそれぞれのゲートには、／Ｄ１及びＤ１、
／Ｄ２及びＤ２、／Ｄ３及びＤ３、／Ｄ４及びＤ４、／
Ｄ５及びＤ５、／Ｄ６及びＤ６、ＬＯＡＤ及び／ＬＯＡ
Ｄ信号が入力される。

【００２９】このように、いずれの列においてもゲート
にロード信号ＬＯＡＤ及び反転ロード信号／ＬＯＡＤを
入力されるアナログスイッチＳＷｊ７が直列に接続され
ている。従って、本実施の形態においても上記第１の実
施の形態と同様に、ロード信号がハイレベルになる間、
全てのアナログスイッチＳＷ１７〜ＳＷ６４７がオフす
るので、いずれの電圧ｖ１〜ｖ６４も選択されず、二つ
以上の電圧が同時に選択される事態が回避される。そし
て、ロード信号ＬＯＡＤがロウレベルに変化すると、電
圧選択信号Ｄ１〜Ｄ６と反転信号／Ｄ１〜／Ｄ６とによ
り、いずれか一列のアナログスイッチＳＷｊ１〜ＳＷｊ
７（ｊは１〜６４の整数）が全てオン状態となり、この
アナログスイッチＳＷｊ１の一端に印加された電圧ｖが
選択されて、アナログ信号として出力バッファＯＢ１に
与えられ、増幅された後出力される。

【００３０】従って、本実施の形態によれば上記第１の
実施の形態と同様に、ロード信号がハイレベルにある間
いずれの電圧も選択されないので、同時に二つ以上の電
圧が選択されることがなく、正確な電圧の選択が可能で
あり、また同時に複数のスイッチＳＷがオンすることに
よる無駄な電力の消費も防ぐことができる。

【００３１】上述した実施の形態は一例であって、本発
明を限定するものではない。例えば、図１、図３及び図
４に示された回路の構成は一例であり、様々な変形が可
能である。また、上記実施の形態ではいずれも液晶駆動
用の電圧を選択する部分にＤＡＣを用いた場合を例にと
り述べているが、他の用途にも本発明のＤＡＣを用いる
ことができる。例えば、画像のみならず音の再生装置に
おけるディジタル信号を選択信号として与えられてアナ
ログ信号としての階調電圧を選択する部分にも、本発明
を適用することができる。

【００３２】

【発明の効果】以上説明したように、本発明のＤＡＣに
よれば、データレジスタから電圧選択信号を読み出すタ
イミングに同期していずれの電圧も選択しない期間を所
定期間設けたため、二つ以上の電圧が同時に選択される
ことがなく、正確な電圧の選択が可能であると共に、無
駄な電力の消費を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＤＡＣの構成
を示した回路図。

【図２】同ＤＡＣにおけるロード信号とスイッチＳＷ１
及びＳＷ６４のオンしている期間との関係を示したタイ
ムチャート。

【図３】同ＤＡＣにおけるデコーダ回路の詳細な構成を
示した回路図。

【図４】本発明の第２の実施の形態によるＤＡＣの構成
を示した回路図。

【図５】本発明を適用することが可能な液晶ディスプレ
イパネルの概略構成を示したブロック図。

【図６】同液晶ディスプレイパネルにおけるソースドラ
イバの構成を示したブロック図。

【図７】同ソースドライバにおける従来のＤＡＣの構成
を示した回路図。

【図８】同ＤＡＣにおけるロード信号とスイッチＳＷ１
及びＳＷ６４のオンしている期間との関係を示したタイ
ムチャート。

【符号の説明】

ＤＲ２ データレジスタ Ｄ１〜Ｄ６、／Ｄ１〜／Ｄ６ 電圧選択信号 ＩＮ１〜ＩＮ６、ＩＮ１１ インバータ ＲＣ 反転回路 ＡＮＤ１〜ＡＮＤ６４ ＡＮＤ回路 Ｒ０〜Ｒ６４ シリーズ抵抗 ＳＲ ６４分割抵抗器 ＳＷＣ１ スイッチング回路 ＳＷ１〜ＳＷ６４ スイッチ ＯＢ１ 出力バッファ ＡＳＷ１１〜ＡＳＷ６４７ アナログスイッチ

Claims (5)

【特許請求の範囲】
1. 【請求項１】電圧選択信号を入力されて、対応する電圧
   を選択して出力するディジタル・アナログ変換器におい
   て、 電圧選択信号を与えられて保持し、ロード信号を入力さ
   れると保持した前記電圧選択信号を出力するデータレジ
   スタと、 一端にそれぞれ異なる電圧を印加され、他端が共通の出
   力端子に接続され、スイッチング制御信号を与えられて
   オン・オフを制御される複数のスイッチング素子と、 前記データレジスタから出力された前記電圧選択信号を
   与えられ、デコード処理を行って前記スイッチング制御
   信号を出力し、前記スイッチング素子のいずれか一つを
   オンさせて、このスイッチング素子の一端に印加された
   電圧を前記出力端子から出力させるデコーダ回路と、 を備え、 前記デコーダ回路は、前記ロード信号を入力されて所定
   期間が経過した後、前記スイッチング制御信号を出力す
   ることにより、前記スイッチング素子が同時に二つ以上
   オンする期間が存在しないようにしたことを特徴とする
   ディジタル・アナログ変換器。
2. 【請求項２】前記デコーダ回路は、前記スイッチング素
   子と同数の論理回路を備え、 この論理回路は、前記電圧選択信号のうちの所定数の電
   圧選択信号と前記ロード信号とを入力され、対応する前
   記スイッチング素子に前記スイッチング制御信号を出力
   してオン・オフ制御を行うものであり、 前記ロード信号を入力されてから所定期間が経過するま
   での間は、いずれの前記論理回路からも前記スイッチン
   グ制御信号が出力されないことを特徴とする請求項１記
   載のディジタル・アナログ変換器。
3. 【請求項３】第１の電圧を印加された第１の電源端子
   と、第２の電圧を印加された第２の電源端子との間に、
   直列に接続された複数の抵抗をさらに備え、 前記スイッチング素子のそれぞれの前記一端は、前記第
   １の電圧と前記第２の電圧との電圧差が前記抵抗により
   それぞれ分割された異なる電圧を印加されることを特徴
   とする請求項１又は２記載のディジタル・アナログ変換
   器。
4. 【請求項４】電圧選択信号を入力されて、対応する電圧
   を選択して出力するディジタル・アナログ変換器におい
   て、 電圧選択信号を与えられて保持し、ロード信号を入力さ
   れると保持した前記電圧選択信号を出力するデータレジ
   スタと、 複数の電圧と前記電圧選択信号とを入力されて、いずれ
   か一つの電圧を選択して出力するデコーダ及びスイッチ
   ング回路と、 を備え、 前記デコーダ及びスイッチング回路は、前記電圧のいず
   れかを印加される一端と、共通の出力端子に接続された
   他端との間に複数のスイッチング素子が直列に接続され
   たスイッチ部を前記電圧の数と同数有し、 前記スイッチ部は、それぞれ前記電圧選択信号のうちの
   所定数の電圧制御信号と前記ロード信号とを与えられて
   オン・オフを制御されるものであり、前記ロード信号を
   入力されて所定期間が経過した後、前記スイッチ部のい
   ずれか一つに含まれる前記スイッチング素子が全てオン
   して前記一端に印加された電圧が前記出力端子より出力
   されることにより、少なくとも二つの前記スイッチング
   部に含まれる前記スイッチング素子の全てが同時にオン
   する期間が存在しないようにしたことを特徴とするディ
   ジタル・アナログ変換器。
5. 【請求項５】第１の電圧を印加された第１の電源端子
   と、第２の電圧を印加された第２の電源端子との間に、
   直列に接続された複数の抵抗をさらに備え、 前記スイッチ部のそれぞれの前記一端は、前記第１の電
   圧と前記第２の電圧との電圧差が前記抵抗によりそれぞ
   れ分割された異なる電圧を印加されることを特徴とする
   請求項４記載のディジタル・アナログ変換器。