JPH11212906A - 周辺機器のための優先順位調整機能を有する接続システム - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、少なくとも調整されるべき信号
（特に割込み可能信号）を送信することができる複数の
周辺機器に接続された接続マトリックスから成る、優先
順位調整機能を有する周辺機器接続システムに関する。 【解決手段】 本発明のシステムは、累進的な数の入力
を有する複数の論理ゲート(PL1,PL2,...,PLn)を介して
相互に接続され、調整すべき複数の信号(特に周辺機器
(P1,P2,...,Pn)から出る割込み可能信号(IE01,IE0
2,...,IE0n))を並列に送信するための第1の接続マトリ
ックス(DCA)および第2の接続マトリックス(DCB)を備え
る。第1の接続マトリックスおよび第2の接続マトリック
スは、各々の入力および出力が複数の周辺機器に直接接
続される。本発明は、またマイクロコンピュータをエミ
ュレートするチップのための特別な接続マトリックスに
関する。それは本発明の優先順位調整機能を有する周辺
機器接続システムを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、周辺機器のため
の優先順位調整機能を有する接続システムに関する。

【０００２】本発明は、特に、調整されるべき信号を送
ることができる複数の周辺機器に接続される接続マトリ
ックスを少なくとも備えた、優先順位調整機能を有する
周辺機器接続システムに関する。

【０００３】本発明はまた、少なくとも上記したような
優先順位調整機能を有する周辺機器接続システムを有す
る、マイクロコンピュータをエミュレートするチップの
ための特殊な接続マトリクスに関する。

【０００４】最後に、本発明は、複数の周辺機器から出
された調整されるべき信号を、優先順位を調整して接続
する方法に関する。本発明は、実際にチップに設けら
れ、接続マトリックスを通して接続される複数のマクロ
セルのライブラリを使用してマイクロコントローラをエ
ミュレートすることができるチップに特に関するが、そ
れにのみ関するわけではない。そして、以下の記載は説
明の便宜のためにのみこの応用分野を参照するものであ
る。

【０００５】

【従来の技術】周知のように、集積回路またはマイクロ
コントローラ・チップは、最終的なユーザー自身の要求
条件にカスタム化されたコンフィギュレーション（構
成）において実現される。

【０００６】したがって、個々のチップの組立プロセス
が、最終的なユーザーに関心のある特定の応用に最適な
完成品を生産して、冗長なサブシステムを不要にするよ
うに最適化されなければならないという問題が生じる。

【０００７】この目的のために、個々のチップは、ある
基本機能を実行するのに適している複数セットのマクロ
セルからなるコンポーネントのライブラリに喩えること
ができるモジュラーシステムのファミリから得られる。
同じファミリから選択された適当且つ相応しい数のマク
ロセルをアセンブルすることによって、単一のオンチッ
プ集積システムを提供することができる。

【０００８】そして、最終のユーザーは、ハードウェア
およびソフトウェアの観点から、関心のある応用品（製
品）を開発するために、そのチップを使用することが可
能である。あいにく、最終ユーザーへのカスタム仕上げ
されたチップの受け渡し時期は、やや長い（２、３ヵ
月）。

【０００９】これにより、チップ（特にマイクロコント
ローラの動作）をエミュレートする能力に対する要求が
促進された。その結果、最終的なユーザーは彼自身の応
用品（製品）を開発し始めることができ、開発の仕事を
集積装置の物理的な制作と平行して行うことができる。

【００１０】したがって、それは、いわゆるエミュレー
ション・チップ（すなわち、最終ユーザーへの最後の引
渡しのためにチップ製品に集積されるべきであるシステ
ムに非常に似ている構造）を提供することである。

【００１１】エミュレーション・チップは、したがっ
て、マイクロコントローラのためのマクロセルのファミ
リに有効なコア、全ての周辺機器および全てのゲートを
含む集積回路である。

【００１２】エミュレーション・チップのマイクロコン
トローラ構成を最終的なチップのマイクロコントローラ
のそれと類似させるため、全ての利用可能なものから或
るゲートや周辺機器を選択することによって、各周辺機
器を機能させたり、或いは機能させないようにすること
ができる。

【００１３】したがって、それは、エミュレーション・
チップに、特に機能モジュールおよびインターフェイス
接続しているゲート間の、プログラム可能な物理的およ
び論理的接続を提供することである。

【００１４】この目的のために、チップ・コンポーネン
ト間の全ての可能な接続を確立することができるプログ
ラム可能な装置が、エミュレーション・チップに設けら
れなければならない。

【００１５】特に、それらの割込み要求を同時に扱うこ
とができる、周辺機器を相互に接続するためのシステム
が必要である。

【００１６】この問題への従来の解決策は、優先順位の
調整により、１つの信号を共有し得るデージーチエーン
接続を使用することであった。特に、調整されるべき信
号は、割込み信号である。

【００１７】この目的のために、ＣＰＵは割込みライン
によって周辺機器に直接接続される。割込みラインは、
ＣＰＵが周辺機器に配信される割込みに対してレディ
（準備完了）であることを示すために、ＣＰＵによって
発生された割込み可能（イネーブル）信号を搬送する。
デージーチェーン型の接続マトリックスは、多様な周辺
機器のための優先順位スケジュールを調整することがで
きるハードウェアデバイスである。

【００１８】

【発明が解決しようとする課題】しかし、この公知の解
決策をエミュレーション・チップに適用することはでき
ない。その理由は、エミュレーション・チップでは、周
辺機器のための優先順位スケジュールは前もって知るこ
とができず、最終的なユーザー自身によって決定される
ためである。

【００１９】この発明の根底にある技術的課題は、信号
（特に周辺機器からＣＰＵへの割込み信号）の調整機能
をプログラムすることができ、且つ、従来の装置につき
まとう限界を克服することができるような構造的および
機能的特徴を有する周辺機器接続装置を提供することで
ある。

【００２０】この発明の根底にある他の課題は、エミュ
レートされるチップの速度に匹敵する速度で動作する、
チップをエミュレートする回路用の優先順位調整機能を
有する接続装置を提供することである。

【００２１】この発明の背後にある解決策のアイデア
は、エミュレーション・チップに集積化されることがで
きて、特に、デージーチェーン型の少なくとも一つの接
続マトリックスから成り、そして、調整されるべき信号
（特に周辺機器からの割込み可能(イネーブル）信号）
を並列に処理することができる、プログラム可能な接続
装置を提供することである。

【００２２】

【課題を解決するための手段】解決策のこのアイデアに
基づいて、上記技術的課題は、請求項１の特徴部分にお
いて定義された優先順位調整機能を有する接続装置によ
って解決される。また、この課題は、請求項５の特徴部
分において定義されたマイクロコンピュータをエミュレ
ートするチップのための特別な接続マトリックスによっ
て解決される。

【００２３】最後に、この課題は、請求項８の特徴部分
において定義されるように、調整されるべき信号（特に
複数の周辺機器装置からの割込み可能信号）の優先順位
調整機能を有する接続方法によって解決される。

【００２４】本発明による装置の特徴および効果は、非
限定的な例によって添付図面に関して与えられた、以下
の実施形態の説明から明らかとなるであろう。

【００２５】

【発明の実施の形態】エミュレーション・チップは、マ
イクロコントローラのためのマクロセルのファミリに利
用可能である、コア、全ての周辺機器、および全てのゲ
ートを含む集積回路である。

【００２６】図１において、調整されるべき信号（特に
割込み可能（可能）信号ＩＮＴ）の複数の周辺機器Ｐ
１，Ｐ２，．．．，Ｐｎの間での伝送が、概略的に示さ
れる。

【００２７】従来技術に関連して上述したように、最も
高い優先順位のコアを有する周辺機器Ｐ１，Ｐ
２，．．．，Ｐｎからの割り込み要求のための優先順位
スケジュールを確立することが、常に必要である。

【００２８】エミュレーション・チップは、エミュレー
トされるコンフィギュレーション（構成）（すなわち、
また最終的なユーザーに要求されている、チップに接続
される周辺機器のための優先順位スケジュールの最終的
な設定）によって、割込み信号の優先順位スケジュール
を変えることができなければならない。

【００２９】周辺機器Ｐ１，Ｐ２，．．．，Ｐｎの中で
確立され得る２つの基本的な接続（すなわち直列接続お
よび並列接続）がある。

【００３０】直列に接続された周辺機器Ｐ１，Ｐ
２，．．．，Ｐｎ（特にそれらの割込み信号）では、図
１に示すように、従来の接続マトリックスと類似し、ｎ
ｘｎセルから成る単一の接続マトリックスＤＣが使われ
得る。

【００３１】しかし、この場合、ＣＰＵのための割込み
可能信号は、全ての周辺機器Ｐ１，Ｐ２，．．．，Ｐｎ
に達しなければならないし、次の周辺機器に配信される
ために、接続マトリックスＤＣに毎回戻らなければなら
ない。

【００３２】エミュレーション・チップが大きいサイズ
のために、接続ラインによって導入される遅延はとても
大きくて、したがって、チップ全体の速度に影響を及ぼ
す。

【００３３】したがって、一連のｎ個の（特に累進的な
数の入力を有するＡＮＤ型の）論理ゲートＰＬ１，ＰＬ
２，．．．，ＰＬｎを介して相互に接続されたｎｘｎセ
ルを有する、デージーチェーン型の一組の接続マトリッ
クスＤＣＡおよびＤＣＢを使用すること、すなわち周辺
機器の割込み可能信号の伝送を「並列して行うこと」が
考慮された。

【００３４】本発明の優先順位調整機能を有する接続シ
ステム１は、概略的に図２に示される。

【００３５】接続システム１は、複数の周辺機器Ｐ１，
Ｐ２，．．．，Ｐｎの入力に直接接続された第１のマト
リックスＤＣＡからなり、また、第１のマトリックスＤ
ＣＡは複数の論理ゲートＰＬ１，ＰＬ２，．．．，ＰＬ
ｎを介して第２のマトリックスＤＣＢに接続されて、周
辺機器Ｐ１，Ｐ２，．．．，Ｐｎに直接出力する。

【００３６】特に、各周辺機器Ｐ１，Ｐ２，．．．，Ｐ
ｎは、第１の割込み可能信号ＩＥ０１，ＩＥ０
２，．．．，ＩＥ０ｎが提示されるイネーブル（割込み
可能）出力端子Ｏ１，Ｏ２，．．．，Ｏｎおよび第２の
割込み可能信号ＩＥ１１，ＩＥ１２，．．．，ＩＥ１ｎ
が提示されるイネーブル（割込み可能）入力端子Ｉ１，
Ｉ２，．．．，Ｉｎを有する。

【００３７】イネーブル（割込み可能）出力端子Ｏ１，
Ｏ２，．．．，Ｏｎは第１のマトリックスＤＣＡに接続
され、イネーブル（割込み可能）入力端子Ｉ１，Ｉ
２，．．．，Ｉｎは第２のマトリックスＤＣＢに接続さ
れる。

【００３８】第１及び第２マトリックスＤＣＡ、ＤＣＢ
は、累進的な数の入力を有する複数の論理ゲートＰＬ
１，ＰＬ２，．．．，ＰＬｎを介して、互いに接続され
る。

【００３９】周辺機器のための優先順位スケジュールが
第１のマトリックスＤＣＡにおいて選択される。簡単の
ために、累進的な数が図示された。一般的に、周辺機器
のための優先順位スケジュールは、論理ゲートＰＬ１，
ＰＬ２，．．．，ＰＬｎへの第１のマトリックスＤＣＡ
の接続のコンフィギュレーション（構成）によって設定
される。

【００４０】周辺機器Ｐ１から第１のマトリックスＤＣ
Ａへの第１の割込み可能信号ＩＥ０１は、第１の論理ゲ
ートＰＬ１に、そして、続いて他の論理ゲートＰＬ
２，．．．，ＰＬ３，．．．，ＰＬｎに入力される。周
辺機器Ｐ２から第１のマトリックスＤＣＡへの第２の割
込み可能信号ＩＥ０２は、第２の論理ゲートＰＬ２に、
そして、続いて他の論理ゲートＰＬ３，．．．，ＰＬ
４，．．．，ＰＬｎ等に入力される。

【００４１】このように、それは周辺機器の割込み可能
信号を「並列にする」ことで得られる。

【００４２】本発明の接続システム１の優先順位調整の
原理を、以下に説明する。

【００４３】一般的な周辺機器Ｐｉ（０＜ｉ＜ｎ）は、
常に第１の論理値（例えば１）であり、周辺機器Ｐｉが
割込みのための要求を出すときのみ第２の論理値（例え
ば０）となるだけである割込み可能信号ＩＥ０を出す。

【００４４】ＡＮＤゲート構成の代わりにＯＲゲートの
適当な構成を用いることによって、補足的な論理値が代
わりに使われてもよいことが、当業者によって理解され
るであろう。

【００４５】したがって、周辺機器Ｐｉから割り込み要
求が出されると、次のようになる： ＩＥ０（１）；ＩＥ０（２）、ＩＥ０（ｉ−１）＝１ ＩＥ０（ｉ）＝０ ＩＥ０（ｉ＋１）；ＩＥ０（ｉ＋２）；．．．ＩＥ０
（Ｎ）＝１。

【００４６】割込み可能信号ＩＥ０（ｉ）は、より低い
優先順位を有する周辺機器Ｐｉ＋１，Ｐｉ＋
２，．．．，Ｐｎと関連がある全ての論理ゲートを無効
にする。このように、割込み可能信号の伝送中の遅れ
は、前述した直列接続と比較して、大幅に減少させるこ
とができる。

【００４７】好都合なことには、この発明において、１
からｎの間で変化するたくさんの入力を有し、１側につ
きｎ個のセルに加えて一組のｎ個の論理ゲートＰＬ１，
ＰＬ２，．．．，，ＰＬｎを有する２つのマトリックス
ＤＣＡ、ＤＣＢが使用される。

【００４８】したがって、使用されたマトリックスＤＣ
Ａ、ＤＣＢは限られたランク（階数）であり、それらの
制限は主に、それらのサイズおよびそれらによる信号伝
達遅れ時間に関わる。

【００４９】幾つかの異なる組の接続マトリックスを使
用する不都合は、それらの各々が１行デコード（復号）
回路、１列デコード（復号）回路および入出力回路を必
要とするとみなすことによって理解することができる。
必要なマトリックスのサイズからみて、これらの制御回
路は、エミュレーション・チップからなるメモリーセル
の領域より大きいかまたは等しい領域を占める。それに
加えて、この種の小型のマトリックスを提供すること
は、アドレス空間の観点からも不都合である。

【００５０】図３に概略的に示すように、この発明の、
マトリックスＤＣＡおよびＤＣＢは、それらを接続する
論理ゲートＰＬ１，ＰＬ２，．．．，ＰＬｎと同様に、
エミュレーション・チップの単一の特別な接続マトリッ
クス２に含められる。このように、より小さい数のビッ
トから成るアドレスのための多少マイナーな機能的変更
を除いて、デコード回路３および入出力回路４は単一の
回路に統合される。

【００５１】マトリックスＤＣＡおよびＤＣＢを接続す
るための、必要な論理ゲートＰＬ１，ＰＬ２，．．．，
ＰＬｎは、優先順位スケジュールを取り扱うために、最
大でもｎ入力を有しなければならない。これらのゲート
はレファランスライブラリーに属する論理ゲートから形
成される。レファランスライブラリーにおいては、多数
の入力を有する論理ゲートは、所望の論理関数を生成す
るために、幾つかの論理ゲートを一緒にアセンブルする
ことによって形成される。

【００５２】したがって、論理ゲートＰＬ１，ＰＬ
２，．．．，ＰＬｎで占められる領域は前もって設定さ
れる。その理由は、それらの論理ゲートＰＬ１，ＰＬ
２，．．．，ＰＬｎの全てが明確なライブラリに属して
おり、明確なレイアウトを有するためである。

【００５３】図３に示すように、デコード（復号）およ
び入出力回路と共に、いくつかの接続マトリックスを特
別な接続マトリックスに集積（一体化）する必要によ
り、隣接するコンポーネントの寸法の不一致のために多
数のメモリーセルが不使用にされる。

【００５４】好都合には、この発明において、論理ゲー
トＰＬ１，ＰＬ２，．．．，ＰＬｎは、特別な接続マト
リックス内の幾つかのメモリーセルにとって代わるの
で、後で全体のマトリックスの構成を決定するために、
除去すべきセルの数を現時点で知ることが重要である。
従って、論理ゲートのための領域ばかりでなく、除去す
べきメモリセルの数を設定することが便利である。

【００５５】しかし、マトリックスへのコンポーネント
の導入に対して、次のような制約がある： １） 論理ゲートの入出力端子の分配位置； ２） 特別な接続マトリックス２のメモリーセルのため
のビット線および電源ラインを形成する多数のメタライ
ゼーション・ラインの存在； ３） 接続マトリックスＤＣＡ，ＤＣＢのサイズ。

【００５６】したがって、論理ゲートＰＬ１，ＰＬ
２，．．．，ＰＬｎのレイアウトのための最終的な選択
は、これらの制約を考慮に入れなければならない。

【００５７】信号伝送遅延および回路動作を検査するた
めに、正確なシミュレーションが、特別な接続マトリッ
クス２に対して実行された。

【００５８】事実、マトリックスＤＣＡおよびＤＣＢ
は、回路優先順位スケジュールを扱わなければならない
ので、非常に速い伝播時間を必要とする。

【００５９】図１および２で分かるように、割込み可能
な０信号（例えばＩＥ０ｉ）は、第１の金属線部分に沿
って、周辺機器Ｐｉの接続に対応する第１のマトリック
スＤＣＡに送られる。この信号ＩＥ０ｉは、第１のマト
リックスＤＣＡに入力される。この信号ＩＥ０ｉは、マ
トリックスＤＣＡから第１のｎ個のＡＮＤゲートのうち
の１つ、特にＰＬｉ、を最初に通り、それから第２のマ
トリックスＤＣＢを通り、接続に対応する第２の金属線
部分に沿って次の周辺機器Ｐｉ＋１へ行く。

【００６０】より悪いケースでは、第１のマトリックス
内の一番上にある行から出て行く信号が最後の論理ゲー
トに接続される頃には、信号伝搬の遅延はむしろ大きく
なる。

【００６１】この状況は、最終ステージのドライブ容量
を改善するために、最終インバータを第２のマトリック
スＤＣＢの後に再配置することによって、改善され得
る。

【００６２】事実、第１のマトリックスＤＣＡからの第
１の引出線が、或る数の論理ゲートおよびそのゲートに
達するために必要とされる長い接続線から成る可成り大
きな負荷を有することが、強調されなければならない。
他方、マトリックスからの最後の引出線は僅かな数の論
理ゲート（極端な場合には、ｎ番目の線は単一のゲート
に接続される）にしか接続されないので、接続線はかな
り短いものとなる。

【００６３】好都合には、この発明において、優先順位
調整機能を有する接続システム１は、ソフトウエアによ
りプログラム化しうる優先順位コンフィギュレーション
（構成）を有し、且つ、ハードウエアにより実施される
プリセットされた優先順位コンフィギュレーション（構
成）を有する従来のデージーチェーン型の接続における
遅延と比較し得る遅延を有するデージーチェーン型の接
続を実行する。

【００６４】本発明は、割込み信号を可能にするものに
関して記載された。しかし、本発明の優先順位調整機能
を有する接続システムは、いかなる型の優先順位調整機
能をも扱うために使用し得ることが、理解されねばなら
ない。

【００６５】従って、この優先順位調整機能システム
は、エミュレーション・チップの特定の要求条件によっ
て生成されたものであるが、それに限定されるものと理
解されてはならない。それは優先順位調整機能を含むい
かなる回路にも適用することが可能である。

【図面の簡単な説明】

【図１】 従来技術による接続マトリックスのエミュレ
ーション・チップへの応用例を概略的に示す。

【図２】 本発明の優先順位調整機能を有する接続装置
を概略的に示す。

【図３】 本発明の優先順位調整機能を有する接続装置
から成っているエミュレーション・チップのための特別
な接続マトリックスを示す。

【符号の説明】

１ 接続システム、２ 特別な接続マトリックス、ＤＣ
Ａ 第１の接続マトリックス、ＤＣＢ 第２の接続マト
リックス、ＩＥ０１，ＩＥ０２，．．．，ＩＥ０ｎ 割
込み可能（イネーブル）信号、Ｉ１，Ｉ２，．．．，Ｉ
ｎ イネーブル入力端子、Ｏ１，Ｏ２，．．．，Ｏｎ
イネーブル出力端子、Ｐ１，Ｐ２，．．．，Ｐｎ 周辺
機器、ＰＬ１，ＰＬ２，．．．，ＰＬｎ 論理ゲート。

フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 セルジオ・ペラガッリ イタリア国、20094 コルシーコ、ヴィ ア・カボート 23

Claims (9)

【特許請求の範囲】
1. 【請求項１】 調整されるべき信号（特に割込み可能信
   号）を送信することができる複数の周辺機器（Ｐ１，Ｐ
   ２，．．．，Ｐｎ）に接続される接続マトリックスを少
   なくとも備えた、優先順位調整機能を有する周辺機器接
   続システムであって、調整されるべき複数の信号（特に
   周辺機器（Ｐ１，Ｐ２，．．．，Ｐｎ）から出される割
   込み可能信号（ＩＥ０１，ＩＥ０２，．．．，ＩＥ０
   ｎ））を並列に送信するため、累進的な数の入力を有す
   る複数の論理ゲート（ＰＬ１，ＰＬ２，．．．，ＰＬ
   ｎ）を介してお互いに接続される第１の接続マトリック
   ス（ＤＣＡ）および第２の接続マトリックス（ＤＣＢ）
   を備え、前記第１の接続マトリックス（ＤＣＡ）および
   第２の接続マトリックス（ＤＣＢ）は複数の周辺機器
   （Ｐ１，Ｐ２，．．．，Ｐｎ）に直接接続された各々の
   入力および出力端子を有することを特徴とする、優先順
   位調整機能を有する周辺機器接続システム。
2. 【請求項２】 請求項１に記載の優先順位調整機能を有
   する周辺機器接続システムにおいて、各周辺機器（Ｐ
   １，Ｐ２，．．．，Ｐｎ）は、第１の調整されるべき信
   号（特に割込み可能信号（ＩＥ０１，ＩＥ０
   ２，．．．，ＩＥ０ｎ））が提示されるイネーブル出力
   端子（Ｏ１，Ｏ２，．．．，Ｏｎ）と、第２の調整され
   るべき信号（特に割込み可能信号（ＩＥ１１，ＩＥ１
   ２，．．．，ＩＥ１ｎ））が提示されるイネーブル入力
   端子（Ｉ１，Ｉ２，．．．，Ｉｎ）とを有し、前記イネ
   ーブル出力端子（Ｏ１，Ｏ２，．．．，Ｏｎ）が前記第
   １のマトリックス（ＤＣＡ）に接続され、且つ前記イネ
   ーブル入力端子（Ｉ１，Ｉ２，．．．，Ｉｎ）が前記第
   ２のマトリックス（ＤＣＢ）に接続されていることを特
   徴とする優先順位調整機能を有する周辺機器接続システ
   ム。
3. 【請求項３】 請求項１に記載の優先順位調整機能を有
   する周辺機器接続システムにおいて、前記第１のマトリ
   ックス（ＤＣＡ）が、論理ゲート（ＰＬ１，ＰＬ
   ２，．．．，ＰＬｎ）への接続を設定することによっ
   て、周辺機器（Ｐ１，Ｐ２，．．．，Ｐｎ）のための優
   先順位スケジュールを格納することを特徴とする優先順
   位調整機能を有する周辺機器接続システム。
4. 【請求項４】 請求項２に記載の優先順位調整機能を有
   する周辺機器接続システムにおいて、調整されるべき信
   号（特に一般的な周辺機器（Ｐｉ）から第１のマトリッ
   クス（ＤＣＡ）へ出された割込み可能信号（ＩＥ０
   ｉ））が、対応する論理ゲート（ＰＬ１ｉ）及びその後
   に続く論理ゲート（ＰＬｉ＋１，ＰＬ１＋２，．．．，
   ＰＬｎ）に入力されることを特徴とするする優先順位調
   整機能を有する周辺機器接続システム。
5. 【請求項５】 請求項１乃至４の何れかに記載の優先順
   位調整機能を有する周辺機器接続システムを含むことを
   特徴とする、特にマイクロコンピュータをエミュレート
   するチップのための特別な接続マトリックス。
6. 【請求項６】 請求項５に記載の特別な接続マトリック
   スにおいて、接続システム（１）に含まれる論理ゲート
   （ＰＬ１，ＰＬ２，．．．，ＰＬｎ）がレファランスラ
   イブラリーから得られ、また、多数の入力を有する前記
   論理ゲートが、所望の論理関数を生成するために、幾つ
   かの論理ゲートを一緒にアセンブルすることによって形
   成されることを特徴とする特別な接続マトリックス。
7. 【請求項７】 請求項５に記載の特別な接続マトリック
   スにおいて、接続システム（１）に含まれる論理ゲート
   （ＰＬ１，ＰＬ２，．．．，ＰＬｎ）が特別な接続マト
   リックス（２）内の幾つかのメモリーセルにとって代わ
   ることを特徴とする特別な接続マトリックス。
8. 【請求項８】 調整されるべき信号（特に割込み可能信
   号（ＩＥ０１，ＩＥ０２，．．．，ＩＥ０ｎ））が提示
   される少なくとも一つのイネーブル出力端子（Ｏ１，Ｏ
   ２，．．．，Ｏｎ）を有する複数の周辺機器（Ｐ１，Ｐ
   ２，．．．，Ｐｎ）を優先順位を調整して接続する方法
   であって、調整されるべき信号（特に一般的な周辺機器
   （Ｐｉ）の割込み可能信号（ＩＥ０ｉ））は第１の論理
   値を有し、また該割込み可能信号（ＩＥ０ｉ）は、前記
   周辺機器（Ｐｉ）がイネーブル要求（特に割込み要求）
   を出す場合にだけ、第２の論理値へ行くことを特徴とす
   る接続方法。
9. 【請求項９】 請求項８に記載の優先順位調整機能を有
   する接続方法であって、第２の論理値へ行く、調整され
   るべき信号（特に割込み可能信号（ＩＥ０ｉ））が、調
   整されるべき信号（特により低い優先順位を有している
   全ての周辺機器（Ｐｉ＋１，Ｐｉ＋２，．．．，Ｐｎ）
   からの割込み可能信号（ＩＥ０ｉ＋１，ＩＥ０ｉ＋
   ２，．．．，ＩＥ０ｎ））の伝送を無効にすることを特
   徴とする接続方法。