JPH11214527A

JPH11214527A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH11214527A
Application number: JP10011297A
Authority: JP
Inventors: Tatsuya Oguro; 黒達也大
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-01-23
Filing date: 1998-01-23
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】入力電圧の変動に拘らず、ｇｍ、ｆｔ等にお
いて安定した特性を有する素子を備えた半導体装置およ
びその製造方法を提供する。【解決手段】しきい値電圧をそれぞれ異にする同導電
型の複数のＭＯＳ型電界効果トランジスタを並列に接続
し、アナログ素子として用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、入力電圧の変動に拘らず安
定した特性を有するアナログ素子を備えた半導体装置お
よびその製造方法に関する。

【０００２】

【従来の技術】半導体装置は、その精度、集積度の高さ
などから家庭用電器製品から自動車等の耐久消費財に至
るまで、民生機器を中心に用いられ、その利用範囲が拡
大されるにつれ、その特性も、常に優れたものが開発さ
れてきた。特に、ＭＯＳＦＥＴについては、低消費電
力、高速駆動、製造の容易さから、メモリ装置等のデジ
タル機器のみならず、オーディオ機器等のアナログ機器
についても有用なデバイスとして注目されてきている。

【０００３】従来の技術による半導体装置の１例とし
て、ＬＤＤ構造のｎチャネルＭＯＳＦＥＴを取りあげ
て、その製造方法を図面を参照しながら簡単に説明す
る。

【０００４】まず、図４７に示すように、半導体基板１
の表面に絶縁膜３を形成して素子分離した後、半導体装
置の表面部にｐ型の不純物をイオン注入し、拡散させ
て、ウェル（図示せず）を形成した後、半導体基板の表
面部の素子形成領域に再びｐ型の不純物を浅くイオン注
入し、チャネル形成領域２１を形成する。

【０００５】次に、全面に酸化膜を形成し、導電性材
料、例えばポリシリコンを堆積する。

【０００６】その後、図４８に示すように、レジストを
用いたパターニングにより、ゲート酸化膜６およびゲー
ト７を形成した後、このゲート７の幅分離隔してチャネ
ル形成領域２１内にｎ型の不純物を低濃度でイオン注入
し、低濃度の不純物拡散領域を形成する。

【０００７】次に、窒化膜を堆積し、レジストを用いた
パターニングにより、ゲート酸化膜６およびゲート７の
側壁にゲート側壁スペーサ１２を形成する。

【０００８】次に、このゲート側壁スペーサ１２をマス
クとしてチャネル形成領域２１内にｎ型の不純物を高濃
度でイオン注入し、熱アニールにより活性化させてソー
スまたはドレインとなる高濃度の不純物拡散領域８，９
を形成する。

【０００９】その後は、図４９に示すように、層間絶縁
膜１３を堆積し、各不純物拡散領域８，９に達するコン
タクトホール１０１を形成し、金属材料を各コンタクト
ホール１０１に埋込むように堆積し、配線工程を経てｎ
チャネルＭＯＳＦＥＴを完成させる。

【００１０】このようにして製造されたＬＤＤ構造のｎ
チャネルＭＯＳＦＥＴをアナログ素子Ｔｒ１として用い
た場合の特性を図５０ないし図５２を用いて説明する。

【００１１】図５０は、このＴｒ１のゲート電圧Ｖｇ
（Ｖ）とドレイン電流Ｉｄ（Ａ）との関係を示す特性図
である。同図に示すように、Ｉｄは、Ｖｇとともに増加
していき、Ｖｇが約０．７Ｖを超えるとＩｇの増加が緩
やかになっている。

【００１２】Ｖｇの増加分に対するＩｄの増加分、即
ち、ΔＩｄ／ΔＶｇは、相互コンダクタンスｇｍと呼ば
れる。Ｔｒ１のゲート電圧とｇｍとの関係を図５１に示
す。

【００１３】図５１に示すように、ｇｍは、所定のゲー
ト電圧において最大値をとり、その後、急激に減少して
いる。

【００１４】図５２は、Ｔｒ１における遮断周波数ｆｔ
とゲート電圧Ｖｇとの関係を示す特性図である。同図に
示すように、ゲートに信号が入力されるとき、例えば、
入力１のようなＶｇであれば、５６ＧＨｚの高いｆｔを
得ることができる。しかし、入力２のようなＶｇであれ
ば、１０ＧＨｚのｆｔしか得られないことが分る。

【００１５】

【発明が解決しようとする課題】従来の半導体装置、例
えばＭＯＳＦＥＴをアナログ素子として用いる場合、特
に、携帯電話の送信回路等の電圧変動の激しい箇所に使
用する場合は、相互コンダクタンスｇｍの値は、ゲート
電圧に拘らず、一定であることが望ましい。これは、遮
断周波数ｆｔがｇｍに比例するため、ｆｔがＶｇに対し
て一定であれば、入力電圧に変動があっても、良好なｆ
ｔを常に得ることができるからである。

【００１６】上述の遮断周波数ｆｔのみならず、ｆｍａ
ｘ、即ち、入力の電力と出力の電力との比（Ｐower Ｇ
ain ）が１となるときの周波数やノイズについてもｇｍ
に大きく依存しているため、ｇｍが一定であれば、入力
電圧が変化しても特性がばらつくことが少なくなる。さ
らに、パワーＭＯＳＦＥＴにおいては、ドレイン電流Ｉ
ｄがゲート電圧Ｖｇに対し一定の傾きで増加する方が効
率の高い特性を得ることができる。

【００１７】しかしながら、前述したように、従来のＭ
ＯＳＦＥＴによれば、ｇｍが入力電圧の変化に対して大
きく変化するため、遮断周波数ｆｔ、ｆｍａｘおよびノ
イズ等の特性が激しくばらつくこととなり、アナログ素
子としての用途が限られていた。

【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力電圧の変動に拘らず、一定
のｇｍを有することにより、ｆｔ、ｆｍａｘ等において
安定した特性を有する素子を備えた半導体装置およびそ
の製造方法を提供することにある。

【００１９】

【課題を解決するための手段】本発明は以下の手段によ
り上記課題の解決を図る。

【００２０】即ち、本発明（請求項１）によれば、並列
に接続され、それぞれ異なるしきい値電圧を有する同導
電型の複数のＭＯＳ型電界効果トランジスタを備えた半
導体装置が提供される。

【００２１】また、本発明（請求項２）によれば、第１
導電型の半導体基板の上に形成された酸化膜の上に形成
されたゲートと、前記ゲートの幅分離隔して前記半導体
基板の表面部に形成されたソースまたはドレインとなる
第２導電型の不純物拡散領域とをそれぞれ備えたＭＯＳ
型電界効果トランジスタを複数備え、前記ＭＯＳ型電界
効果トランジスタは、それぞれ異なるしきい値電圧を有
し、並列に接続されたことを特徴とする半導体装置が提
供される。

【００２２】前記ＭＯＳ型電界効果トランジスタの各々
は、前記半導体基板の表面部の前記不純物拡散領域の間
に、それぞれ異なる濃度の第１導電型不純物がドープさ
れたチャネル形成領域を有するものでよい。

【００２３】また、前記ＭＯＳ型電界効果トランジスタ
の各ゲートは、それぞれ異なる仕事関数の導電性物質に
より形成されたものでもよい。

【００２４】また、上記半導体装置は、前記半導体基板
の表面に形成され、各素子形成領域を画定する素子分離
絶縁膜を備え、前記導電性物質により形成され異なる抵
抗値を有する抵抗体を前記素子分離絶縁膜上にさらに備
えるたことが望ましい。

【００２５】また、前記ＭＯＳ型電界効果トランジスタ
のゲート酸化膜の膜厚は、それぞれ異なるものでもよ
い。

【００２６】また、上記半導体装置は、前記半導体基板
上に形成されたエピタキシャルシリコン成長膜の上に前
記酸化膜と前記ゲートが形成されたＭＯＳ型電界効果ト
ランジスタを含むことが好ましい。

【００２７】また、前記ＭＯＳ型電界効果トランジスタ
の素子形成領域は、前記しきい値電圧の高さに比例した
面積を有することが望ましいさらに、上記半導体装置は、前記素子分離絶縁膜上に形
成された共通配線に接続された複数のゲートを有するＭ
ＯＳ型電界効果トランジスタを含むことが望ましい。

【００２８】また、本発明（請求項１０）によれば、半
導体基板の表面に素子分離絶縁膜を形成し、素子形成領
域を画定する工程と、前記半導体基板の全面にゲート酸
化膜となる酸化膜を形成した後、それぞれ異なる仕事関
数を有する導電性材料の堆積とパターニングを複数回行
うことにより、前記素子形成領域の前記酸化膜の上に前
記異なる仕事関数をそれぞれ有する複数のゲートを形成
すると同時に、前記素子分離絶縁膜の上に前記異なる仕
事関数をそれぞれ有する複数の抵抗体とをそれぞれ形成
する工程と、前記ゲートをマスクとして前記半導体基板
に不純物イオンを注入し拡散させて、ソースまたはドレ
インとなる不純物拡散領域を形成する工程とを含む半導
体装置の製造方法が提供される。

【００２９】また、本発明（請求項１１）によれば、半
導体基板の表面に浅い溝を形成し、この溝に絶縁膜を埋
込んで浅い溝の絶縁層（ＳＴＩ：Ｓhallow Ｔrench Ｉ
nsulator）を形成し、素子形成領域を画定する工程と、
レジストパターンを形成し、これをマスクとして第１導
電型の不純物を前記素子形成領域にそれぞれ異なる不純
物濃度で複数回イオン注入し、拡散させて、複数のチャ
ネル形成領域を前記半導体基板の表面部に形成する工程
と、全面に酸化膜と導電性物質を順次堆積させた後、パ
ターニングにより前記チャネル形成領域の上にゲート酸
化膜となる酸化膜およびゲートを複数形成する工程と、
前記ゲートをマスクとして第２導電型の不純物をイオン
注入し、拡散させて、前記半導体基板の表面部にソース
またはドレインとなる複数の不純物拡散領域を形成する
工程と、全面に導電性材料を堆積し、パターニングによ
り、前記素子形成領域の間に形成された前記絶縁層の上
から前記絶縁層に隣接する前記複数の不純物拡散領域の
表面に延在してこれら複数の不純物拡散領域を相互に接
続する導電膜を形成する工程とを含む半導体装置の製造
方法が提供される。

【００３０】また、本発明（請求項１２）によれば、半
導体基板の表面に素子分離絶縁膜を形成し、複数の素子
形成領域を画定する工程と、レジストパターンを形成
し、これをマスクとして第１導電型の不純物を前記素子
形成領域にイオン注入し、拡散させて、前記半導体基板
の表面部に複数のチャネル形成領域を形成する工程と、
全面にシリコン結晶をエピタキシャル成長させた後、パ
ターニングにより、前記素子領域の一部の領域の前記半
導体基板上にエピタキシャルシリコン成長膜を形成する
工程と、全面に酸化膜と導電性物質を堆積させた後、パ
ターニングにより前記エピタキシャルシリコン成長膜お
よび半導体基板上の他の前記素子形成領域にゲート酸化
膜となる酸化膜およびゲートを複数形成する工程と、前
記ゲートをマスクとして第２導電型の不純物をイオン注
入し、拡散させて、前記ゲートの幅分離隔して前記半導
体基板の表面部に複数の不純物拡散領域を形成する工程
とを含む半導体装置の製造方法が提供される。

【００３１】また、本発明（請求項１３）によれば、半
導体基板の表面に素子分離絶縁膜を形成し、複数の素子
形成領域を画定する工程と、レジストパターンを形成
し、これをマスクとして第１導電型の不純物を前記複数
の素子形成領域にイオン注入し、拡散させて、前記半導
体基板の表面部に複数のチャネル形成領域を形成する工
程と、全面に酸化膜を複数回形成し、レジストを用いた
パターニングにより、前記複数の素子形成領域の半導体
基板上にそれぞれ異なる膜厚を有する複数の酸化膜を形
成する工程と、全面に導電性物質を堆積させた後、パタ
ーニングにより、複数のゲートおよびそれぞれ異なる膜
厚を有する複数のゲート酸化膜とをそれぞれ形成する工
程と、前記複数のゲートをマスクとして第２導電型の不
純物をイオン注入し、前記ゲートの幅分離隔して前記半
導体基板の表面部に複数の不純物拡散領域を形成する工
程とを含む半導体導体装置の製造方法が提供される。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。

【００３３】なお、以下の各図において、同一の部分に
は同一の参照番号を付してその説明は省略する。また、
フィールド酸化膜３ａ，３ｂ，３ｃおよび絶縁層４３
ａ，４３ｂ，４３ｃは、それぞれ一体のものとして形成
されているが、他の半導体素子との位置関係を説明する
ため、適宜それぞれ異なる符号を付す。

【００３４】図１は、本発明にかかる半導体装置の第１
の実施の形態の回路図である。

【００３５】図１において、Ｔｒ１からＴｒｎは、それ
ぞれしきい値電圧を異にするｎ個（ｎは自然数）の同導
電型のＭＯＳ型電界効果トランジスタ（以下、単にＭＯ
Ｓトランジスタという）である。各トランジスタは、ソ
ースが共通の配線Ｗ₁を介して接地され、ゲートは共通
の配線Ｗ₂を介して入力端子Ｖinに接続され、さらに、
ドレインは共通の配線Ｗ₃を介して出力端子Ｖout に接
続されている。即ち、図１は、Ｔｒ１からＴｒｎを並列
に接続した半導体装置の等価回路を示している。

【００３６】このように、それぞれしきい値電圧を異に
する同導電型のＭＯＳトランジスタを並列に接続するこ
とにより、入力電圧の変動に拘らず、遮断周波数等の特
性が安定したアナログデバイスを備えた半導体装置およ
びその製造方法を提供する点に本発明の特徴がある。

【００３７】図１の回路図に示す半導体装置の特性につ
いて、各々しきい値電圧を異にする２個のＭＯＳトラン
ジスタを備えた半導体装置を例に挙げて、図２ないし図
６を参照しながら具体的に説明する。

【００３８】図２は、しきい値電圧がそれぞれ異なる２
つのＭＯＳトランジスタＴｒ１およびＴｒ２における入
力電圧とドレイン電流との関係を示す特性図である。

【００３９】同図に示すＴｒ１は、ｎチャネルＭＯＳト
ランジスタであり、そのしきい値電圧は０．２Ｖであ
る。また、Ｔｒ２は、ｎチャネルＭＯＳトランジスタで
あり、そのしきい値電圧は−１．２Ｖである。

【００４０】これらのＴｒ１およびＴｒ２の各ｇｍを図
３に示す。同図におけるｇｍ１がＴｒ１の相互コンダク
タンスであり、また、ｇｍ２は、Ｔｒ２の相互コンダク
タンスである。

【００４１】Ｔｒ１とＴｒ２を並列に接続した場合は、
そのｇｍは、図３に示すｇｍ１とｇｍ２との和となる。
これを図４に示す。

【００４２】図４に示すｇｍから予想される遮断周波数
ｆｔと入力電圧Ｖｇとの関係を従来技術であるＴｒ１単
体の特性とともに図５に示す。

【００４３】図５から分るとおり、例えば、２０ＧＨｚ
以上の遮断周波数ｆｔを得たい場合に、従来技術である
Ｔｒ１単体では許容される入力電圧のばらつきが約２Ｖ
の範囲でとどまっているのに対し、Ｔｒ１とＴｒ２とを
並列に接続した本発明にかかるデバイスＤによれば、入
力電圧は、３．５Ｖの範囲で許容される。このように並
列接続されたデバイスの個数をさらに増加させれば、許
容される入力電圧の幅をさらに広げることが可能にな
る。

【００４４】図６は、図５と同様に、本発明にかかるデ
バイスにおける遮断周波数ｆｔとドレイン電流Ｉｄとの
関係を従来技術との対比において示した特性図である。

【００４５】同図に示すように、２０ＧＨｚ以上の遮断
周波数を得るために、Ｔｒ１よりも本発明にかかるデバ
イスの方が許容されるドレイン電流の幅が広くなってい
る。従って、本発明にかかるデバイスによれば、ドレイ
ン電流が大きくなっても、従来のデバイスより高い遮断
周波数が得られる。これにより、例えば、パワーＭＯＳ
ＦＥＴのようなアナログデバイスにおいて、高い電流で
駆動しても、大きなアナログ信号出力を得ることができ
る。

【００４６】上述の説明においては、ＭＯＳトランジス
タ２個の場合について述べたが、並列に接続するＭＯＳ
トランジスタの個数に特に制限はなく、個数が多くなる
ほど、素子全体のｇｍの値が安定し、これにより許容さ
れる入力電圧の幅が広くなるとともに、より高い遮断周
波数を得ることができる。

【００４７】ＭＯＳトランジスタを並列に接続する方法
として、具体的には、層間絶縁膜上に形成された第１層
配線で接続する方法の他、半導体基板の表面部に形成し
た絶縁層上の導電膜でＭＯＳトランジスタのドレインま
たはソースとなる不純物拡散領域同士を接続する方法、
この不純物拡散領域をＭＯＳトランジスタが共有する方
法がある。以下、ｎチャネルＭＯＳトランジスタを例に
具体的に説明する。

【００４８】まず、ドレインまたはソースとなる不純物
拡散領域を共有させることにより２個のＭＯＳトランジ
スタを並列に接続した場合について説明する。

【００４９】図７は、本発明にかかる半導体装置の第２
の実施の形態を示す略示断面図である。

【００５０】図７に示す半導体装置１０は、それぞれし
きい値電圧の異なるＭＯＳトランジスタ１５，１６を備
えている。

【００５１】図７に示すように、ｐ型の半導体基板１の
表面に素子分離用のフィールド酸化膜３が形成され、こ
れにより、素子形成領域が画定されている。

【００５２】この素子形成領域における半導体基板１の
表面部には、ｐ型の不純物イオンが注入されたｐウェル
（図示せず）が形成され、このｐウェルの表面部に、低
濃度のｐ型の不純物イオンが注入されたチャネル形成領
域４，５が形成されている。このチャネル形成領域４，
５の各々の略中央には、ゲート酸化膜６とポリシリコン
からなるゲート電極７が形成されている。

【００５３】このゲート電極７の幅だけ離隔して半導体
基板１の表面部には、低濃度のｎ^-不純物拡散領域が形
成されている。

【００５４】また、ゲート電極７の側壁には、窒化膜等
でなるゲート側壁スペーサ１２が形成され、このゲート
側壁スペーサ１２の幅分分離して半導体基板１の表面部
の低濃度のｎ^-不純物拡散領域の下に、ソースおよびド
レインとなる高濃度のｎ⁺不純物拡散領域８，９がそれ
ぞれ形成され、ＬＤＤ構造を形成している。

【００５５】半導体基板１上には、全面に層間絶縁膜１
３が堆積され、各不純物拡散領域８，９の表面に達する
コンタクトホール１０１が形成され、このコンタクトホ
ール１０１を埋込むようにコンタクト電極１０２ａ，１
０２ｂ，１０２ｃが形成されている。

【００５６】図７に示すように、半導体装置１０の特徴
は、２つのＭＯＳトランジスタ１５，１６の間にフィー
ルド酸化膜が形成されていないため、ＭＯＳトランジス
タ１５，１６がドレインとなる不純物拡散領域９を共有
している点にある。このような構造を有することによ
り、２つのＭＯＳトランジスタ１５，１６が並列に接続
された半導体装置１０を提供することができる。

【００５７】図７においては、２つのＭＯＳトランジス
タ１５，１６がドレインとなる不純物拡散領域９を共有
する半導体装置１０を示したが、不純物拡散領域９をソ
ースとして用い、これを共有することとしてもよい。

【００５８】図８は、本発明にかかる半導体装置の第３
の実施の形態の略示断面図である。

【００５９】図８に示す半導体装置１１は、図７に示す
半導体装置１０と同一の構造を有している。図７に示す
半導体装置１０との相違点は、この半導体装置１１が不
純物拡散領域９をＭＯＳトランジスタ１５，１６の共通
のソースとして用いている点にある。このように、ソー
スを共有することによっても、２つのＭＯＳトランジス
タ１５，１６を並列に接続することができる。

【００６０】次に、本発明にかかる半導体装置が備える
ＭＯＳトランジスタがそれぞれしきい値電圧を異にする
ための構造について、本発明にかかる半導体装置の他の
実施の形態として図面を参照しながら説明する。

【００６１】ＭＯＳトランジスタのしきい値電圧は、チ
ャネル形成領域の不純物拡散濃度、ゲート電極を構成す
る導電材料の仕事関数、ゲート酸化膜の膜厚等により、
制御することができる。

【００６２】先ず、ドレインまたはソースとなる不純物
拡散領域の一部を共有しつつ、この不純物拡散領域に隣
接してそれぞれ異なる濃度のチャネル形成領域を有する
形態を本発明にかかる半導体装置の第４の実施の形態と
して説明する。

【００６３】図１２は、本実施形態である半導体装置１
０ａを示す略示断面図である。

【００６４】図１２に示す半導体装置１０ａは、ドレイ
ンまたはソースとなる不純物拡散領域９を共有するＭＯ
Ｓトランジスタ１５，１６を備えている。

【００６５】図７および図８との対比において明らかな
ように、本実施形態の半導体装置１０ａは、図７および
図８に示す半導体装置１０および１１と略同一の構造を
有している。

【００６６】この半導体装置１０ａの特徴は、チャネル
形成領域４，５の不純物拡散濃度がそれぞれ異なる点に
ある。

【００６７】ＭＯＳトランジスタ１５のチャネル形成領
域４は、Ｂ（ボロン）をドーズ量７．０×１０¹²cm^-2、
加速電圧３０ＫｅＶでイオン注入し、また、ＭＯＳトラ
ンジスタ１６のチャネル形成領域５は、Ｂ（ボロン）を
ドーズ量２．０×１０¹²cm^-2加速電圧３０ＫｅＶでイオ
ン注入して形成されたものであり、それぞれ不純物拡散
濃度を異にするため、２つのＭＯＳトランジスタ１５，
１６のしきい値電圧は、各々異なる。

【００６８】図１２に示すように、しきい値電圧が異な
る２つのＭＯＳトランジスタ１５，１６が不純物拡散領
域９を共有することにより、並列に接続されている。

【００６９】このような構造により、図１２に示す半導
体装置１０ａは、図４に示す特性の相互コンダクタンス
ｇｍを有することができる。これにより、入力電圧の変
動に拘らず、ｆｔ、ｆｍａｘの特性に優れ、低ノイズで
効率の高いアナログ素子を備えた半導体装置が提供され
る。

【００７０】次に、ゲート電極にそれぞれ異なる濃度の
不純物イオンを注入することにより、しきい値電圧を制
御した場合を本発明にかかる半導体装置の第５の実施の
形態として説明する。

【００７１】図１７に、本発明にかかる半導体装置の第
５の実施の形態である半導体装置２０ａの略示断面図を
示す。本実施形態の特徴は、ゲート電極材料に含まれる
不純物の拡散濃度がそれぞれ異なる点にある。

【００７２】図１７に示す半導体装置２０ａにおいて、
図１２に示す半導体装置１０ａとの相違は、２つのＭＯ
Ｓトランジスタ２５ａ，２６ａが同一のチャネル形成領
域２１を共通していることと、各ゲート２１ａ，２２ａ
の電極材料に含まれる不純物拡散濃度がそれぞれ異なる
点にある。即ち、図１７に示す２個のＭＯＳトランジス
タ２５ａ，２６ａは、チャネル部分の不純物濃度は同一
であるが、ゲート電極に含まれる不純物の拡散濃度が異
なることにより、それぞれ異なるしきい値電圧を有して
いる。

【００７３】ゲート電極の不純物拡散濃度は、イオン注
入時のドーズ量および加速電圧を適宜選択することによ
り、制御することができる。

【００７４】従って、上述の第２の実施の形態と同様
に、不純物拡散領域９をドレインとすれば、ドレインを
共通とするしきい値電圧の異なるＭＯＳトランジスタ２
５ａ，２６ａの並列接続となり、不純物拡散領域９をソ
ースとすれば、ソースを共通とするしきい値電圧の異な
るＭＯＳトランジスタ２５ａ，２６ａの並列接続となる
（図１参照）。

【００７５】これにより、入力電圧の変動に拘らず、相
互コンダクタンスｇｍが安定するので、ｆｔ、ｆｍａｘ
の特性に優れ、低ノイズで効率の高いアナログ素子を備
えた半導体装置が提供される。

【００７６】また、図１８に示す半導体装置２０ｂは、
上述の第５の実施形態の変形例であり、ゲート電極２３
ｂ，２４ｂに対するイオン注入において、それぞれ異な
る導電型のイオンを注入したものである。

【００７７】即ち、ゲート電極２３ｂについては、ｎ型
の不純物イオンを注入し、この一方、ゲート電極２４ｂ
については、ｐ型の不純物イオンを注入する。これによ
り、ＭＯＳトランジスタ２５ｂのしきい値電圧を高く
し、ＭＯＳトランジスタ２６ｂのしきい値電圧を低くす
ることができる。

【００７８】さらに、図１９は、上述の第５の実施の形
態の他の変形例を示す略示断面図である。

【００７９】図１９に示す半導体装置２０ｃは、ｎ型の
ポリシリコンからなるゲート電極２３ｃ，２４ｃを有す
るＭＯＳトランジスタ２５ｃ，２６ｃを備えている。

【００８０】各ゲート電極２３ｃ，２４ｃには、不純物
としてＧｅイオンが異なる濃度でイオン注入されてい
る。

【００８１】このように、異なる濃度のＧｅイオンを注
入することにより、Ｓｉのバンドギャップ中の異なるフ
ェルミレベルを実現することができ、これにより、ＭＯ
Ｓトランジスタ２５ｃ，２６ｃのしきい値電圧をそれぞ
れ異なるものにすることができる。

【００８２】図１８および図１９に示す半導体装置２０
ｂ，２０ｃも不純物拡散領域９を共有しているため、そ
れぞれ異なるしきい値電圧を有する２つのＭＯＳトラン
ジスタを並列に接続した構造を有している。

【００８３】これにより、図１７に示す半導体装置２０
ａと同様に、入力電圧の変動に拘らず、相互コンダクタ
ンスｇｍが安定するので、ｆｔ、ｆｍａｘの特性に優
れ、低ノイズで効率の高いアナログ素子を備えた半導体
装置が提供される。

【００８４】次に、ゲートを構成する材料について、仕
事関数を適宜選択することにより、しきい値電圧を制御
した場合を本発明にかかる半導体装置の第６の実施の形
態として説明する。

【００８５】図２５は、本実施の形態である半導体装置
３０の略示断面図である。

【００８６】図２５に示す半導体装置３０は、仕事関数
がそれぞれ異なる金属材料を用いてゲート電極３２，３
４が形成されている点に特徴がある。

【００８７】即ち、図２５において、ゲート３２は、
０．９ｅＶの仕事関数を有する、燐がドープされたポリ
シリコンで形成され、また、ゲート３４は、０．５５ｅ
Ｖの仕事関数を有するＷ（タングステン）あるいはＭｏ
（モリブデン）で形成されている。これにより、２つの
ＭＯＳトランジスタ３５，３６は、それぞれ異なるしき
い値電圧を有する。

【００８８】従って、前述の第３ないし第５の実施形態
と同様に、不純物拡散領域９をドレインとすれば、ドレ
インを共通とするしきい値電圧の異なるＭＯＳトランジ
スタ３５，３６の並列接続となり、不純物拡散領域９を
ソースとすれば、ソースを共通とするしきい値電圧の異
なるＭＯＳトランジスタ３５，３６の並列接続となる
（図１参照）。

【００８９】これにより、入力電圧の変動に拘らず、相
互コンダクタンスｇｍが安定するので、ｆｔ、ｆｍａｘ
の特性に優れ、低ノイズで効率の高いアナログ素子を備
えた半導体装置が提供される。

【００９０】上述の第２ないし第６の実施形態では、い
ずれも、しきい値電圧の異なる２つのＭＯＳトランジス
タがゲート電極間に形成された不純物拡散領域をドレイ
ンまたはソースとして共有することにより並列に接続さ
れた場合を示した。次に、半導体基板の表面部に形成さ
れた絶縁層によりそれぞれ素子分離されたしきい値電圧
の異なる２つのＭＯＳトランジスタが基板上または層間
絶縁膜上の配線により並列に接続された場合を本発明に
かかる半導体装置の第７および第８の実施形態として説
明する。

【００９１】図３３は、本発明にかかる半導体装置の第
７の実施の形態である半導体装置４０を示す略示断面図
である。

【００９２】同図に示すように、半導体基板１の表面部
に絶縁層４３ａ，４３ｂ，４３ｃがＳＴＩ（Ｓhallow
Ｔrench Ｉnsulator）により形成され、これらによって
素子分離された領域に、ＭＯＳトランジスタ４５，４６
が形成されている。これらのＭＯＳトランジスタ４５，
４６は、第２ないし第６の実施の形態と同様に、チャネ
ル形成領域４，５、または、ゲート電極材料に含まれる
不純物の濃度がそれぞれ異なることにより、それぞれし
きい値電圧を異にする。

【００９３】このように、ＳＴＩで形成された絶縁層３
ｃにより素子分離されることにより、ＬＯＣＯＳにより
形成されたフィールド酸化膜３ａ，３ｂ，３ｃ（図３８
等参照）と比較して、本実施形態の半導体装置４０は、
より微細加工に適したものとなっている。

【００９４】ＭＯＳトランジスタの４５，４６の不純物
拡散領域９ａ，９ｂは、この絶縁層３ｃを跨ぐように半
導体基板１上に形成されたポリシリコン膜４２によりそ
れぞれ接続されている。

【００９５】これにより、図３３に示すＭＯＳトランジ
スタ４５，４６は、不純物拡散領域９ａ，９ｂをドレイ
ンとすれば、ドレインを共通とするしきい値電圧の異な
るＭＯＳトランジスタ４５，４６の並列接続となり、不
純物拡散領域９ａ，９ｂをソースとすれば、ソースを共
通とするしきい値電圧の異なるＭＯＳトランジスタ４
５，４６の並列接続となる（図１参照）。

【００９６】これにより、入力電圧の変動に拘らず、安
定した相互コンダクタンスｇｍを有し、ｆｔ、ｆｍａｘ
の特性に優れ、低ノイズで効率の高いアナログ素子を備
えた半導体装置が提供される。

【００９７】さらに、ドレインまたはソースとなる不純
物拡散領域９ａ，９ｂをＳＴＩによる絶縁層４３ｃを跨
いで形成される配線により接続するので、素子形成領域
を小さくすることができる上、ドレインまたはソースの
接合容量を減少させることができる。これにより、集積
度が高く、かつ、ｆｍａｘ、ノイズがさらに改善された
半導体装置を提供することができる。

【００９８】次に、各々しきい値電圧を異にする２つの
ＭＯＳトランジスタが層間絶縁膜上の配線により並列に
接続された場合を本発明にかかる半導体装置の第８の実
施形態として説明する。

【００９９】図３４の略示断面図に示す半導体装置５０
は、本発明にかかる半導体装置の第６の実施の形態であ
る。

【０１００】同図に示す半導体装置５０と図３３に示す
半導体装置４０との相違点は、絶縁層４３ｃを跨ぐ導電
膜を用いることなく、コンタクトホール１０１に形成さ
れたコンタクト電極１０２を層間絶縁膜１３上の層上配
線１２２で接続することにより不純物拡散領域９ａ，９
ｂがそれぞれ接続されている点である。従って、不純物
拡散領域９ａ，９ｂをドレインとすれば、ドレインを共
通とするしきい値電圧の異なるＭＯＳトランジスタ４
５，４６の並列接続となり、不純物拡散領域９ａ，９ｂ
をソースとすれば、ソースを共通とするしきい値電圧の
異なるＭＯＳトランジスタ４５，４６の並列接続となる
（図１参照）。

【０１０１】次に、上述の層間絶縁膜上の配線によりそ
れぞれ並列に接続されたＭＯＳトランジスタを備えた半
導体装置について、しきい値電圧をそれぞれ異にするた
めの構造を本発明にかかる半導体装置の第９および第１
０の実施の形態として具体的に説明する。

【０１０２】図３８は、本発明にかかる半導体装置の第
９の実施形態を示す略示断面図である。

【０１０３】本実施形態の特徴は、エピタキシャルシリ
コン成長膜６１を不純物拡散領域とゲート酸化膜との間
に備えることにより、しきい値電圧を低減したＭＯＳト
ランジスタ６５を有する点にある。

【０１０４】図３８に示すように、ｐ型の半導体基板１
の表面に形成されたフィールド酸化膜３ａ，３ｂ，３ｃ
により、第１の素子形成領域と第２の素子形成領域が画
定されている。

【０１０５】半導体基板１の表面部であって、第１およ
び第２の素子形成領域の略中央には、同一の不純物が略
同一の濃度で注入されたチャネル形成領域４，５がそれ
ぞれ形成されている。

【０１０６】第２の素子形成領域のチャネル形成領域５
の略中央の表面上には、ゲート酸化膜６とポリシリコン
でなるゲート７が形成され、これらのゲート酸化膜６と
ゲート７の側壁には、ゲート側壁スペーサ１２となる窒
化膜が形成されている。また、この第２の素子形成領域
の半導体基板１の表面部には、ゲート酸化膜６の幅分離
隔してｎ型の不純物が低濃度でイオン注入されたｎ^-不
純物拡散領域と、側壁スペーサ１２の幅分離隔してｎ型
の不純物が高濃度でイオン注入されたｎ⁺不純物拡散領
域８ｂ，９ｂが形成され、ＬＤＤ構造のＭＯＳトランジ
スタ６６が形成されている。

【０１０７】第１の素子形成領域には、上記ＭＯＳトラ
ンジスタ６６と略同一のゲート酸化膜６、ゲート７、チ
ャネル形成領域４、不純物拡散領域８ａ，９ａとを備え
たＭＯＳトランジスタ６５が形成されている。このＭＯ
Ｓトランジスタ６５の特徴点は、ゲート酸化膜６、ゲー
ト７およびゲート側壁スペーサ１２が半導体基板１上に
形成されたエピタキシャルシリコン成長膜６１の上に形
成されている点にある。

【０１０８】このような構造により、ＭＯＳトランジス
タ６５は、ゲート７直下のチャネル形成領域を早く反転
させることができ、ＭＯＳトランジスタ６６と比較して
低いしきい値電圧を有することになる。

【０１０９】２つのＭＯＳトランジスタ６５，６６のド
レインまたはソースとなる不純物拡散領域９ａ，９ｂ
は、同図に示すように、コンタクト電極１０２を介して
層間絶縁膜１３上の層上配線１２２によりそれぞれ接続
されているので、各々異なるしきい値電圧を有する２つ
のＭＯＳトランジスタ６５，６６が並列に接続された半
導体装置６０が提供される。

【０１１０】次に、本発明にかかる半導体装置の第１０
の実施の形態について図４３を参照しながら説明する。

【０１１１】図４３は、本実施の形態である半導体装置
７０を示す略示断面図である。

【０１１２】本実施形態の特徴は、フィールド酸化膜３
ａ，３ｂ，３ｃによりそれぞれ素子分離されたＭＯＳト
ランジスタ７５，７６のゲート酸化膜７２，７４の膜厚
がそれぞれ異なる点にある。

【０１１３】即ち、ＭＯＳトランジスタ７５のゲート酸
化膜７２の膜厚は、ＭＯＳトランジスタ７６のゲート酸
化膜７４の膜厚よりも薄く形成されている。これによ
り、ＭＯＳトランジスタ７５のしきい値電圧をＭＯＳト
ランジスタ７６のしきい値電圧よりも低下させることが
できる。

【０１１４】さらに、同図に示すように、２つのＭＯＳ
トランジスタ７５，７６のドレインまたはソースとなる
不純物拡散領域９ａ，９ｂは、上述の図３８に示す半導
体装置６０と同様に、コンタクト電極１０２を介して層
間絶縁膜１３上の層上配線１２２によりそれぞれ接続さ
れているので、異なるしきい値電圧を有する２つのＭＯ
Ｓトランジスタ７５，７６が並列に接続された半導体装
置７０が提供される。

【０１１５】上記の第７ないし第１０の実施形態によれ
ば、それぞれしきい値電圧が異なるＭＯＳトランジスタ
を絶縁層またはフィールド酸化膜によりそれぞれ絶縁分
離して形成している。従って、このようなＭＯＳトラン
ジスタをマスタスライス方式により予め多数形成してお
けば、それぞれ単独で用いればデジタル素子として、ま
た、並列に接続して用いればアナログ素子として用いる
ことができるので、アナログ素子として上述の効果を奏
するとともに、アナログ・ディジタル混在回路を同一の
チップ上に組込むことが配線の設計次第で容易にでき
る。これにより、設計の柔軟性が向上した半導体装置を
提供することができる。

【０１１６】次に、本発明にかかる半導体装置の第１１
の実施の形態について図４４および図４５を参照しなが
ら説明する。

【０１１７】本実施形態に示す半導体装置８０の特徴
は、しきい値電圧の高いＭＯＳトランジスタの素子形成
領域の面積がしきい値電圧の低いＭＯＳトランジスタの
素子形成領域の面積よりも大きく画定されている点にあ
る。

【０１１８】図４５（ａ）は、本実施の形態にかかる半
導体装置８０の略示断面図であり、図１２に示す半導体
装置１０ａと同様に、ＭＯＳトランジスタ８５は、チャ
ネル形成領域４がＭＯＳトランジスタ８６のチャネル形
成領域５よりも低い不純物濃度で形成されているため、
より低いしきい値電圧を有している。

【０１１９】また、図４５（ｂ）は、図４５（ａ）に示
す半導体装置８０の略示平面図であり、半導体装置８０
が備える２つのＭＯＳトランジスタ８５，８６の各素子
形成領域の関係を示す説明図である。同図に示すよう
に、２つのＭＯＳトランジスタ８５，８６の素子形成領
域の幅はともにＷ_Xで同一となっているが、各々の奥行
の長さは、Ｗ_Y2＞Ｗ_Y1となっており、ＭＯＳトランジス
タ８６の形成領域がＭＯＳトランジスタ８５の形成領域
よりも広くなっている。

【０１２０】図３においては、それぞれしきい値電圧を
異にする２つのＭＯＳトランジスタのｇｍの理論値を示
したが、現実には、素子形成領域の面積が同一であれ
ば、しきい値電圧の高いＭＯＳトランジスタのｇｍは、
比較的小さな値を取る。この関係を図４４に示す。

【０１２１】図４４において、Ｔｒ１およびＴｒ２は、
ともに同一の面積の素子形成領域を有するＭＯＳトラン
ジスタであり、Ｔｒ１のしきい値電圧は０．２Ｖ、Ｔｒ
２のしきい値電圧は−１．２Ｖである。同図に示すよう
に、しきい値電圧の高いＴｒ１のｇｍは、しきい値電圧
の低いＴｒ２よりも低い値を取っている。

【０１２２】これは、ＭＯＳトランジスタＴｒ１が備え
るチャネル形成領域における不純物濃度が高いためであ
る。

【０１２３】ここで、Ｔｒ１の素子形成領域の面積を大
きく取り、Ｔｒ１’とすることにより、ｇｍの値をＴｒ
２のｇｍに近づけることができる。

【０１２４】このように、素子形成領域が大きく、か
つ、しきい値電圧が高いＭＯＳトランジスタと、素子形
成領域が小さく、かつ、しきい値電圧が低いＭＯＳトラ
ンジスタを並列に接続することにより、図４の理論値通
りの安定したｇｍを有するアナログデバイスを提供する
ことができる。

【０１２５】図４５に示す半導体装置８０では、しきい
値電圧の低いＭＯＳトランジスタ８５と並列に接続され
たしきい値電圧の高いＭＯＳトランジスタ８６の素子形
成領域の面積が大きくなっているので、より安定したｇ
ｍを有し、ｆｍａｘおよびノイズがさらに改善された半
導体装置が提供される。

【０１２６】次に本発明にかかる半導体装置の第１２の
実施の形態について、図４６を参照しながら説明する。

【０１２７】本実施形態の特徴は、大きな面積を有する
ＭＯＳトランジスタにおいて、複数のゲートを形成し、
さらに、これらのゲートの一端をフィールド酸化膜３ｅ
上で接続することにより、素子形成領域の大きさに比例
してゲート抵抗が増加することを抑止した点にある。

【０１２８】図４６（ａ）は、本実施形態にかかる半導
体装置９０の略示部分断面図である。

【０１２９】同図に示すＭＯＳトランジスタ９６は、２
つのゲート７と、これらのゲート７間の半導体基板１の
表面部に形成されたドレインとなる不純物拡散領域９９
と、２つのゲート７の周辺の半導体基板１の表面部に形
成されたソースとなる不純物拡散領域９８，９８とを備
えている。また、このＭＯＳトランジスタ９６の２つの
チャンネルは、ともに同一の不純物濃度を有するチャネ
ル形成領域５内に形成されている。なお、このＭＯＳト
ランジスタ９６は、同一の半導体基板１上に形成され、
フィールド酸化膜３ａで隔離された図示しないＭＯＳト
ランジスタ９５と層間絶縁膜上の金属配線にてソース同
士またはドレイン同士が接続されることにより、並列に
接続されている。

【０１３０】図４６（ｂ）は、図４６（ａ）に示す半導
体装置９０のＭＯＳトランジスタ９６の略示平面図であ
る。

【０１３１】図４６（ｂ）に示すように、２つのゲート
７は、フィールド酸化膜３ｅ上で共通の配線によりそれ
ぞれの端部が接続されている。

【０１３２】図４６に示すＭＯＳトランジスタ９６は、
２つのチャンネルを有する大型のＭＯＳトランジスタで
ある一方、２つのゲート７がフィールド酸化膜３ｅ上で
結線されているので、素子形成領域の面積が大きくて
も、ゲート７の抵抗値を低減することができる。これに
より、高速動作の大型ＭＯＳトランジスタを形成し、図
示しないＭＯＳトランジスタ９５と並列に接続されるこ
とにより、より安定したｇｍを有し、ｆｔ、ｆｍａｘお
よびノイズ特性がさらに改善された半導体装置９０が提
供される。

【０１３３】次に、このような効果を奏する上述の半導
体装置の製造方法について、本発明にかかる半導体装置
の製造方法の実施の形態として図面を参照しながら説明
する。

【０１３４】図９ないし図１１は、本発明にかかる半導
体装置の製造方法の第１の実施の形態を説明するための
略示断面図であり、図１２に示す半導体装置１０ａの製
造方法である。

【０１３５】まず、図９に示すように、ｐ型の半導体基
板１の表面にフィールド酸化膜３を形成し、素子形成領
域を画定し、さらに、半導体基板１の表面部にｐ型の不
純物イオン、例えば、Ｂ（ボロン）を４．０×１０¹²cm
^-2のドーズ量、１００ＫｅＶの加速電圧でイオン注入
し、熱処理を経てｐウェル（図示せず）を形成する。

【０１３６】次に、同図に示すように、レジストパター
ン１８を形成し、これをマスクとして、半導体基板１の
表面部にｐ型の不純物イオン、例えば、Ｂ（ボロン）を
７．０×１０¹²cm^-2のドーズ量、３０ＫｅＶの加速電圧
でイオン注入する。

【０１３７】次に、図１０に示すように、レジストパタ
ーン１８を除去した後、レジストパターン１９を形成
し、これをマスクとして、半導体基板１の表面部に同一
のｐ型不純物イオンであるＢ（ボロン）を２．０×１０
¹²cm^-2のドーズ量、３０ＫｅＶの加速電圧でイオン注入
し、それぞれ異なる不純物濃度を有するチャネル形成領
域４，５を形成する。

【０１３８】次に、図１１に示すように、全面にシリコ
ン酸化膜６を形成し、さらに、ポリシリコンを堆積した
後、パターニングにより、ゲート酸化膜６およびゲート
７を形成する。その後、このゲート７をマスクとしてｎ
型の不純物イオン、例えば、Ａｓ（砒素）を２．０×１
０¹⁴cm^-2のドーズ量、１５ＫｅＶの加速電圧でイオン注
入し、低濃度の不純物拡散領域を形成する。

【０１３９】次に、全面に窒化膜を堆積し、パターニン
グにより、ゲート酸化膜６およびゲート７の側壁にゲー
ト側壁スペーサ１２を形成する。その後、このゲート側
壁スペーサ１２をマスクとしてＡｓ（砒素）を５．０×
１０¹⁵cm^-2のドーズ量、５０ＫｅＶの加速電圧でイオン
注入し、熱処理の工程を経て、ソースまたはドレインと
なる不純物拡散領域８，９を形成し、ＬＤＤ構造のＭＯ
Ｓトランジスタ１５，１６を形成する。

【０１４０】その後は、図１２に示すように、全面に層
間絶縁膜１３を堆積し、各不純物拡散領域８，９の表面
に達するコンタクトホール１０１を形成し、Ａｌ−Ｃｕ
等の導電性材料をスパッタ法にて各コンタクトホール１
０１を埋込むように堆積する。さらに、レジストを所定
の形状にパターニングしてＲＩＥにより、層間絶縁膜１
３上の導電性材料を選択的に除去して配線層１０２を形
成し、半導体装置１０ａを完成させる。

【０１４１】本実施形態にかかる半導体装置の製造方法
によれば、異なる条件でイオン注入をすることにより、
異なる不純物濃度のチャネル形成領域４，５を形成する
ので、それぞれしきい値電圧を異にし、並列に接続され
たＭＯＳトランジスタ１５，１６を備えた半導体装置を
単純な工程で製造することができる。これにより、入力
電圧の変動に拘らず、ｆｔ、ｆｍａｘ等の特性に優れ、
低ノイズで効率の高いアナログ素子を備えた半導体装置
を提供することができる。

【０１４２】次に、本発明にかかる半導体装置の製造方
法の第２の実施の形態について図１３ないし図１９を参
照しながら説明する。

【０１４３】本実施形態にかかる半導体装置の製造方法
は、前述の本発明にかかる半導体装置の第５の実施の形
態である半導体装置２０ａないし２０ｃの製造方法であ
る。

【０１４４】まず、図１３に示すように、ｐ型の半導体
基板１の表面に、素子分離用のフィールド酸化膜３を形
成し、素子形成領域を画定し、さらに、半導体基板１の
表面部にｐ型の不純物イオン、例えば、Ｂ（ボロン）を
４．０×１０¹²cm^-2のドーズ量、１００ＫｅＶの加速電
圧でイオン注入し、熱処理を経てｐウェル（図示せず）
を形成する。

【０１４５】次に、同図に示すように、レジストパター
ン２７を形成し、これをマスクとしてｐ型の不純物イオ
ン、例えば、Ｂ（ボロン）を７．０×１０¹²cm^-2のドー
ズ量、３０ＫｅＶの加速電圧でイオン注入し、チャネル
形成領域２１を形成する。

【０１４６】次に、図１４に示すように、全面に酸化膜
６を形成した後、ゲート電極材となるポリシリコンを堆
積する。その後、レジストパターン２８を形成し、これ
をマスクとして、ポリシリコン膜１４に第１のイオン注
入を行う。次に、図１５に示すように、レジストパター
ン２８を除去した後、レジストパターン２９を形成し、
これをマスクとして、ポリシリコン膜１４に第２のイオ
ン注入を行う。その後、熱処理の工程を経てそれぞれの
不純物を拡散させた後、レジストを用いたパターニング
により、ゲート酸化膜６、およびそれぞれ異なる仕事関
数を有するゲート２３ａ，２４ａをそれぞれ形成する。

【０１４７】その後、図１６に示すように、上述の本発
明にかかる半導体装置の第１の実施の形態と同一の工程
を用いてゲート側壁スペーサ１２およびＬＤＤ構造の不
純物拡散領域８，９を形成する。

【０１４８】その後は、図１７に示すように、層間絶縁
膜１３を堆積し、各不純物拡散領域８，９の表面に至る
コンタクトホール１０１を形成し、スパッタ法により導
電性材料を各コンタクトホール１０１に埋込むように堆
積し、レジストを用いたパターニングで、不要な導電性
材料を除去することにより、第１層配線層を形成して半
導体装置２０ａを完成させる。

【０１４９】本実施形態においては、上述の第１および
第２のイオン注入工程で、注入する不純物イオンの導電
型、またはイオン注入条件を適宜選択することにより、
ゲート電極材料の仕事関数を制御することができるの
で、異なる仕事関数を有するゲート２３ａ，２４ａを形
成することができる。

【０１５０】例えば、第１のイオン注入工程において、
ポリシリコン膜１４に、ｎ型の不純物イオンＰ（燐）を
１．０×１０¹⁵cm^-2のドーズ量、６０ＫｅＶの加速電圧
で注入し、また、第２のイオン注入工程において、ポリ
シリコン膜１４に、同一の不純物イオンであるＰ（燐）
を１．０×１０¹⁶cm^-2のドーズ量、６０ＫｅＶの加速電
圧で注入することにより、前述のしきい値電圧をそれぞ
れ異なる値に制御することができる。この条件によるイ
オン注入工程により、図１７に示す半導体装置２０ａが
提供される。

【０１５１】また、例えば、第１のイオン注入工程にお
いて、ポリシリコン膜１４に、ｐ型の不純物イオンＢ
（ボロン）を１．０×１０¹⁵cm^-2のドーズ量、２０Ｋｅ
Ｖの加速電圧で注入し、また、第２のイオン注入工程に
おいて、ポリシリコン膜１４に、ｐ型の不純物イオンＢ
（ボロン）を１．０×１０¹⁶cm^-2のドーズ量、２０Ｋｅ
Ｖの加速電圧で注入することにより、２つのＭＯＳトラ
ンジスタのしきい値電圧をそれぞれ異なる値に制御する
ことができる。この場合は、それぞれゲート電極材にド
ープされた不純物の導電性が異なるため、図１８に示す
ように、しきい値電圧が大幅に異なるＭＯＳトランジス
タ２５ｂ，２６ｂを備えた半導体装置２０ｂを提供する
ことができる。

【０１５２】さらに、Ｇｅイオンを第１のイオン注入工
程において、１．０×１０¹⁶cm^-2のドーズ量、２０Ｋｅ
Ｖの加速電圧でポリシリコン膜１４に注入し、また、第
２のイオン注入工程において、ポリシリコン膜１４に、
１．０×１０¹⁶cm^-2のドーズ量、２０ＫｅＶの加速電圧
で注入すれば、２つのゲート２３ａ，２４ａのフェルミ
レベルがそれぞれ異なるものとなり、これにより、２つ
のＭＯＳトランジスタのしきい値電圧をそれぞれ異なる
値に制御することができる。この条件によるイオン注入
によれば、図１９に示す半導体装置２０ｃを提供するこ
とができる。

【０１５３】次に、本発明にかかる半導体装置の製造方
法の第３の実施の形態について図２０ないし図２５を参
照しながら説明する。

【０１５４】本実施形態は、それぞれ異なる仕事関数を
有する導電性材料により、２つのＭＯＳトランジスタの
ゲートを形成することにより、それぞれ異なるしきい値
を有する２つのＭＯＳトランジスタを形成する点に特徴
がある。

【０１５５】まず、図２０に示すように、半導体基板１
の表面にフィールド酸化膜３を形成して素子形成領域を
画定し、さらに、半導体基板１の表面部にｐ型の不純物
イオン、例えば、Ｂ（ボロン）を４．０×１０¹²cm^-2の
ドーズ量、１００ＫｅＶの加速電圧でイオン注入し、熱
処理を経てｐウェル（図示せず）を形成する。

【０１５６】次に、同図に示すように、この素子形成領
域にゲート酸化膜６となる酸化膜を形成した後、仕事関
数０．９ｅＶを有するポリシリコン等の導電性材料３１
を堆積し、レジストを用いたパターニングにより、図２
１に示すように、第１のゲート３２を形成する。

【０１５７】次に、図２２に示すように、半導体基板１
上の全面に仕事関数０．５５ｅＶを有する導電性材料３
３を堆積し、レジストを用いたパターニングにより、図
２３に示すように、第２のゲート３４を形成する。

【０１５８】その後は、図２４に示すように、ゲート３
２，３４をマスクとしてｎ型の不純物イオンＡｓ（砒
素）を２．０×１０¹⁴cm^-2のドーズ量、１５ＫｅＶの加
速電圧で注入した後、窒化膜の堆積とパターニングによ
り、側壁スペーサ１２を形成し、さらにこの側壁スペー
サ１２をマスクとして、ｎ型の不純物イオンＡｓ（砒
素）を５．０×１０¹⁵cm^-2のドーズ量、５０ＫｅＶの加
速電圧で注入し、熱処理の工程を経て、ＬＤＤ構造のＭ
ＯＳトランジスタ３５，３６を形成する。

【０１５９】その後は、図２５に示すように、層間絶縁
膜１３を堆積し、コンタクトホール１０１を形成した
後、スパッタリングにより、コンタクトホール１０１を
埋込むように、Ａｌ−Ｃｕ等の金属材料を堆積し、レジ
ストを用いたパターニングにより、第１層配線を形成し
て半導体装置３０を完成させる。

【０１６０】本実施形態の半導体装置の製造方法によれ
ば、それぞれ異なる仕事関数を有するゲート３２，３４
を備え、かつ、ドレインまたはソースとなる不純物拡散
領域９を共有することにより、並列に接続された２つの
ＭＯＳトランジスタ３５，３６を備えた半導体装置が単
純な工程で提供される。これにより、安定したｇｍ特性
を有し、入力電圧の変動に拘らず、ｆｔ、ｆｍａｘ等の
特性に優れ、低ノイズで効率の高いアナログ素子を備え
た半導体装置を提供することができる。

【０１６１】次に、本発明にかかる半導体装置の製造方
法の第４の実施の形態について図２６ないし図３１を参
照しながら説明する。

【０１６２】本実施形態は、上述の図２５に示す半導体
装置３０の製造工程において、アナログ回路に一般的に
用いられる、異なる抵抗値を有する複数の抵抗体をＭＯ
Ｓトランジスタ３５，３６の製造と同時に形成する点に
特徴がある。

【０１６３】まず、図２６に示すように、第３の実施の
形態と同一の工程により、半導体基板１の表面に形成し
たフィールド酸化膜３ａ，３ｂにより画定された素子形
成領域にゲート酸化膜となるシリコン酸化膜６を形成し
た後、仕事関数０．５５ｅＶを有する導電性材料３１を
堆積させる。

【０１６４】次に、図２７に示すように、レジストを用
いたパターニングにより、酸化膜６上には、ゲート３２
を、また、フィールド酸化膜３ａ上には、抵抗体３７
を、同一の仕事関数を有する導電性材料３１で同時に形
成する。

【０１６５】次に、図２８に示すように、半導体基板１
上の全面に仕事関数０．９ｅＶを有する導電性材料３３
を堆積させた後、図２９に示すように、レジストを用い
たパターニングにより、酸化膜６上には、ゲート３４
を、また、フィールド酸化膜３ｂ上には、抵抗体３８を
同一の仕事関数０．９ｅＶを有する導電性材料３３で同
時に形成する。

【０１６６】その後は、図３０および図３１に示すよう
に、上述の第３の実施形態と同様の工程により、絶縁膜
の堆積およびパターニングと２度のイオン注入および熱
処理により、ＬＤＤ構造のＭＯＳトランジスタ３５，３
６を形成し、層間絶縁膜１３の堆積の後、ＭＯＳトラン
ジスタ３５，３６の各不純物拡散領域８，９および抵抗
体３７，３８の各電極コンタクト部分にコンタクトホー
ル１０１，１１１を形成した後、スパッタリングによる
導電性材料の堆積とレジストを用いたパターニングによ
る配線工程を経て、半導体装置３９を完成させる。

【０１６７】本実施形態より製造された抵抗体３７，３
８は、異なる仕事関数を有する半導体材料で形成される
ので、それぞれ異なる抵抗値を有する抵抗体３７，３８
を、それぞれ異なるしきい値電圧を有するＭＯＳトラン
ジスタ３５，３６と同時に製造することができる。これ
により、製造工程の工程数が低減し、上述の効果を奏す
るアナログデバイスと抵抗体とを備えた半導体装置の製
造コストを低減することができる。

【０１６８】次に、本発明にかかる半導体装置の製造方
法の第５の実施の形態について図面を参照しながら説明
する。

【０１６９】本実施形態は、本発明にかかる半導体装置
の第７の実施の形態を製造する方法である。

【０１７０】まず、図３２に示すように、半導体基板の
表面部にＳＴＩによる絶縁層４３ａ，４３ｂ，４３ｃを
形成し、第１の素子形成領域と第２の素子形成領域とを
画定する。

【０１７１】即ち、レジストを用いたパターニングによ
り、半導体基板１の表面部に異方性エッチングで浅い開
口を形成する。次に、全面に絶縁膜を堆積し、エッチバ
ックおよび化学的機械的研磨法により、表面を平坦化し
て、半導体基板１の表面部に絶縁層４３ａ，４３ｂ，４
３ｃを形成し、第１のＭＯＳトランジスタ４５の形成を
予定する領域と第２のＭＯＳトランジスタ４６の形成を
予定する領域とを分離する。

【０１７２】次に、前述した本発明にかかる半導体装置
の製造方法の第１ないし第３の実施の形態と同様にし
て、図示しないｐウェルを形成した後、各素子形成領域
について、それぞれしきい値電圧が異なるＭＯＳトラン
ジスタ４５，４６を形成する。

【０１７３】次に、ｎ型の不純物イオン、例えばＰ
（燐）がドープされたポリシリコン膜４１を半導体基板
１上の全面に堆積する。

【０１７４】次に、図３３に示すように、レジストを用
いたパターニングにより、半導体基板１の表面部の絶縁
層４３ｃを跨ってＭＯＳトランジスタ４５，４６の各不
純物拡散領域９ａ，９ｂを接続する導電膜４２を形成す
る。

【０１７５】本実施形態によれば、層間絶縁膜上の第１
層配線でなく、半導体基板１上の接続で、それぞれしき
い値電圧の異なる２つのＭＯＳトランジスタ４５，４６
を並列に接続することができる。これにより、前述した
効果を有する図３３に示す半導体装置４０を提供すると
ともに、第１層配線における接続を必要としないので、
設計の自由度が高く、実装密度の高い半導体装置を単純
な工程で提供することができる。

【０１７６】次に、本発明にかかる半導体装置の製造方
法の第６の実施の形態について図３５ないし図３８を参
照しながら説明する。

【０１７７】本実施形態の半導体装置の製造方法は、本
発明にかかる半導体装置の第９の実施の形態を製造する
方法を提供するものである。

【０１７８】まず、図３５に示すように、ｐ型の半導体
基板１の表面にフィールド酸化膜３ａ，３ｂ，３ｃを形
成し、低いしきい値電圧を有するＭＯＳトランジスタ６
５の形成を予定する第１の素子形成領域と、高いしきい
値電圧を有するＭＯＳトランジスタ６６の形成を予定す
る第２の素子形成領域を画定した後、半導体基板１の表
面部に図示しないｐウェルを形成する。

【０１７９】次に、図３６に示すように、第１の素子形
成領域にのみ、半導体基板１の表面のシリコン結晶を種
として、ｐ型不純物であるＢ（ボロン）イオンを低濃度
でドープしながらシリコンをエピタキシャル成長させ、
シリコン結晶膜を形成する。

【０１８０】その後は、図３７に示すように、酸化膜６
とゲート７を順次堆積した後、レジストを用いたパター
ニングによりゲート酸化膜６とゲート７を形成し、これ
をマスクとして各素子形成領域にＡｓイオンを２．０×
１０¹⁴cm^-2のドーズ量、１５ＫｅＶの加速電圧でイオン
注入し、低濃度の不純物拡散領域を形成する。

【０１８１】次に、全面に窒化膜を堆積し、レジストを
用いたパターニングにより、ゲート酸化膜６およびゲー
ト７の側壁にゲート側壁スペーサ１２を形成する。その
後、このゲート側壁スペーサ１２をマスクとしてＡｓを
５．０×１０¹⁵cm^-2のドーズ量、５０ＫｅＶの加速電圧
でイオン注入し、熱処理の工程を経て、ソースまたはド
レインとなる不純物拡散領域８ａ，９ｂ，８ａ，９ｂを
形成し、ＬＤＤ構造のＭＯＳトランジスタ６５，６６を
形成する。

【０１８２】その後は、図３８に示すように、全面に層
間絶縁膜１３を堆積し、各不純物拡散領域８ａ，９ａ，
８ｂ，９ｂの表面に達するコンタクトホール１０１を形
成し、Ａｌ−Ｃｕ等の導電性材料をスパッタ法にて各コ
ンタクトホール１０１を埋込むように堆積する。さら
に、レジストを所定の形状にパターニングしてＲＩＥに
より、層間絶縁膜１３上の導電性材料を選択的に除去し
て配線層を形成し、半導体装置６０を完成させる。

【０１８３】本実施形態の半導体装置の製造方法によれ
ば、第１の素子形成領域上に形成したエピタキシャルシ
リコン成長膜６１上にＭＯＳトランジスタ６５のゲート
酸化膜６およびゲート７を形成するので、しきい値電圧
が低いＭＯＳトランジスタ６５を形成できるのみなら
ず、不純物拡散領域８ａ，９ａがエピタキシャルシリコ
ン成長膜６１の下に形成されるので、不純物の散乱を低
減することができる。これにより、駆動力および増幅力
が向上するとともに、しきい値電圧の変動が減少するた
め、ｇｍ値がさらに安定したＭＯＳトランジスタ６５を
備えた半導体装置６０を提供することができる。

【０１８４】次に、本発明にかかる半導体装置の製造方
法の第７の実施の形態について図３９ないし図４１を参
照しながら説明する。

【０１８５】本実施形態にかかる半導体装置の製造方法
は、図４３に示す本発明にかかる半導体装置の第１０の
実施の形態を製造する方法を提供するものである。

【０１８６】まず、図３９に示すように、前述の本発明
にかかる半導体装置の第５の実施の形態と同様にして、
ｐ型の半導体基板１の表面にフィールド酸化膜３ａ，３
ｂ，３ｃを形成し、ＭＯＳトランジスタ７５を形成する
第１の素子形成領域とＭＯＳトランジスタ７６を形成す
る第２の素子形成領域とを画定した後、半導体基板１の
表面部に図示しないｐウェルを形成する。

【０１８７】次に、半導体基板１の全面にシリコン酸化
膜７１を２０ｎｍの膜厚で堆積する。

【０１８８】次に、図４０に示すように、レジストパタ
ーン７７を形成し、これをマスクとして第１の素子形成
領域におけるシリコン酸化膜７１を弗酸系の処理を経て
除去する。

【０１８９】次に、図４１に示すように、レジストパタ
ーン７７を除去した後、温度８００℃、４０分の条件で
再び酸化処理を行う。これにより、第１の素子形成領域
には、膜厚２５ｎｍのシリコン酸化膜７３、第２の素子
形成領域には、膜厚１５ｎｍのシリコン酸化膜７５を形
成する。

【０１９０】その後は、図４２に示すように、上述の第
５の実施の形態と同様にして、ポリシリコン膜を堆積し
た後、レジストを用いたパターニングによりゲート酸化
膜７２，７４とゲート７を形成し、これをマスクとして
各素子形成領域にＡｓ（砒素）イオンを２．０×１０¹⁴
cm^-2のドーズ量、１５ＫｅＶの加速電圧でイオン注入
し、熱処理により低濃度の不純物拡散領域を形成する。

【０１９１】次に、全面に窒化膜を堆積し、パターニン
グにより、ゲート酸化膜７２，７４およびゲート７の側
壁にゲート側壁スペーサ１２を形成する。その後、この
ゲート側壁スペーサ１２をマスクとしてＡｓ（砒素）を
５．０×１０¹⁵cm^-2のドーズ量、５０ＫｅＶの加速電圧
でイオン注入し、熱処理の工程を経て、ソースまたはド
レインとなる不純物拡散領域８ａ，９ｂ，８ａ，９ｂを
形成し、ＬＤＤ構造のＭＯＳトランジスタ７５，７６を
形成する。

【０１９２】その後は、図４３に示すように、全面に層
間絶縁膜１３を堆積し、各不純物拡散領域８ａ，９ａ，
８ｂ，９ｂの表面に達するコンタクトホール１０１を形
成し、Ａｌ−Ｃｕ等の導電性材料をスパッタ法にて各コ
ンタクトホール１０１を埋込むように堆積する。さら
に、レジストを所定の形状にパターニングしてＲＩＥに
より、層間絶縁膜１３上の導電性材料を選択的に除去し
て配線層を形成し、半導体装置７０を完成させる。

【０１９３】本実施形態によれば、それぞれ異なる膜厚
のゲート酸化膜７２，７４を有するＭＯＳトランジスタ
７５，７６を形成することができるので、それぞれ異な
るしきい値電圧を有するＭＯＳトランジスタ７５，７６
を備えた半導体装置７０を製造することができる。ま
た、第１層配線の形成工程により、不純物拡散領域９
ａ，９ｂをコンタクト電極１０２を介して層上配線１２
２により接続することができるので、しきい値電圧の異
なるＭＯＳトランジスタ７５，７６が並列に接続された
半導体装置７０を製造することができる。これにより、
安定したｇｍを有することにより、ｆｔ、ｆｍａｘの特
性に優れ、低ノイズで効率の高いアナログ素子を備えた
半導体装置を提供することができる。

【０１９４】また、本実施形態にかかる半導体装置の製
造方法によれば、図４２に示すように、それぞれ膜厚を
異にするゲート酸化膜７２，７４を備えたＭＯＳトラン
ジスタ７５，７６が提供されるので、特に、ゲート酸化
膜７４の膜厚の厚さにより、高い耐圧を有するＭＯＳト
ランジスタ７６を回路の用途に応じて高い電圧が印加さ
れる部分に用いることができる。例えば、３．３Ｖの外
部電圧が供給されるロジック回路において、内部の電圧
が２．５Ｖとなる場合がある。このような場合に、外部
電圧が印加される部分にゲート酸化膜が厚いＭＯＳトラ
ンジスタ７６を使用することにより、回路全体の耐圧性
能を向上させることができ、設計の柔軟性を向上するこ
とができる。

【０１９５】以上、本発明の実施の形態について説明し
たが、本発明は上記実施の形態に限定されるものではな
く、その要旨を変更しない範囲で種々変形して実施する
ことができる。上述の実施形態では、主としてｎチャネ
ルのＭＯＳトランジスタについて説明したが、ｐチャネ
ルのＭＯＳトランジスタにも適用できるのは勿論であ
る。また、ＭＯＳトランジスタは、デプレション型でも
エンハンスメント型でも良く、また、ＬＤＤ構造を有し
ないＭＯＳトランジスタでも良い。さらに、各部の材料
やイオン注入の条件等は仕様に応じて適宜変更すること
も可能である。

【０１９６】

【発明の効果】以上詳述したとおり、本発明は以下の効
果を奏する。

【０１９７】即ち、本発明によれば、それぞれ並列に接
続され、チャネル形成領域の不純物濃度、ゲート電極材
料の仕事関数またはゲート酸化膜の膜厚をそれぞれ異に
することにより、それぞれしきい値電圧を異にする同導
電型の複数のＭＯＳ型電界効果トランジスタを備えてい
るので、入力電圧の変動に拘らず、安定した相互コンダ
クタンスｇｍを有し、ｆｔ、ｆｍａｘ等の特性に優れ、
低ノイズで効率の高いアナログ素子を備えた半導体装置
が提供される。

【０１９８】また、本発明によれば、それぞれ異なる仕
事関数を有するゲート電極材料と同一の材料でなり、そ
れぞれ異なる抵抗値を有する抵抗体を備えているので、
製造コストの低い半導体装置が提供される。

【０１９９】また、本発明によれば、しきい値の高さに
比例して素子形成領域の面積が大きいＭＯＳトランジス
タを備えているので、相互コンダクタンスがより安定
し、ｆｔ、ｆｍａｘおよびノイズ等の特性において、よ
り優れたアナログ素子を備えた半導体装置が提供され
る。

【０２００】さらに、本発明によれば、しきい値が高
く、フィールド酸化膜上で共通の配線に接続された複数
のゲートを有するため、素子形成領域の大きさに拘ら
ず、ゲート抵抗値が低いことにより高速で動作するＭＯ
Ｓトランジスタを備えているので、相互コンダクタンス
がさらに安定し、ｆｔ、ｆｍａｘおよびノイズ等の特性
において、より一層優れたアナログ素子を備えた半導体
装置が提供される。

【０２０１】また、本発明によれば、それぞれ異なる仕
事関数を有する半導体材料でＭＯＳのゲートと抵抗体と
を同時に形成するので、それぞれ異なる抵抗値を有する
抵抗体をそれぞれ異なるしきい値を有するＭＯＳトラン
ジスタと同時に形成する半導体装置の製造方法が提供さ
れる。これにより、ｆｔ、ｆｍａｘの特性に優れ、低ノ
イズで効率の高いアナログ素子と抵抗体とを有する半導
体装置を少ない工程数で製造することができる。

【０２０２】また、本発明によれば、半導体基板の表面
部の絶縁層の上に形成される配線により並列に接続され
た複数のＭＯＳトランジスタを備えた半導体装置の製造
方法が提供されるので、設計の自由度が高く、実装密度
の高い半導体装置を単純な工程で提供することができ
る。

【０２０３】また、本発明によれば、エピタキシャルシ
リコン成長膜の下に不純物拡散領域を形成するので、不
純物の散乱を低減する半導体装置の製造方法が提供され
る。

【０２０４】これにより、駆動力および増幅力が向上す
るとともに、しきい値電圧の変動が減少するため、ｇｍ
値がさらに安定したＭＯＳトランジスタを備えた半導体
装置を製造する方法を提供することができる。

【０２０５】また、本発明によれば、ゲート酸化膜の膜
厚をそれぞれ異にする複数のＭＯＳトランジスタを備え
た半導体装置の製造方法が提供されるので、回路全体の
耐圧性能が高く設計の柔軟性が高い半導体装置を製造す
ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体装置の第１の実施の形態
を示す回路図である。

【図２】しきい値電圧がそれぞれ異なる２つのＭＯＳト
ランジスタにおける入力電圧Ｖｇ（Ｖ）とドレイン電流
Ｉｇ（Ａ）との関係を示す特性図である。

【図３】図２に示すＭＯＳトランジスタをアナログ素子
として用いた場合の相互コンダクタンスｇｍ（ｓ）を示
す特性図である。

【図４】図２に示すＭＯＳトランジスタを並列に接続し
た場合のｇｍ（ｓ）を示す特性図である。

【図５】図４に示すｇｍから予想される遮断周波数ｆｔ
（ＧＨｚ）と入力電圧Ｖｇ（Ｖ）との関係を従来技術に
よるＭＯＳトランジスタ単体の場合ととともに示す特性
図である。

【図６】図４に示すｇｍから予想される遮断周波数ｆｔ
（ＧＨｚ）とドレイン電流Ｉｄ（Ａ）との関係を従来技
術によるＭＯＳトランジスタ単体の場合ととともに示す
特性図である。

【図７】本発明にかかる半導体装置の第２の実施の形態
を示す略示断面図である。

【図８】本発明にかかる半導体装置の第３の実施の形態
を示す略示断面図である。

【図９】本発明にかかる半導体装置の製造方法の第１の
実施の形態を説明する略示断面図である。

【図１０】本発明にかかる半導体装置の製造方法の第１
の実施の形態を説明する略示断面図である。

【図１１】本発明にかかる半導体装置の製造方法の第１
の実施の形態を説明する略示断面図である。

【図１２】本発明にかかる半導体装置の第４の実施の形
態を示す略示断面図である。

【図１３】本発明にかかる半導体装置の製造方法の第２
の実施の形態を説明する略示断面図である。

【図１４】本発明にかかる半導体装置の製造方法の第２
の実施の形態を説明する略示断面図である。

【図１５】本発明にかかる半導体装置の製造方法の第２
の実施の形態を説明する略示断面図である。

【図１６】本発明にかかる半導体装置の製造方法の第２
の実施の形態を説明する略示断面図である。

【図１７】本発明にかかる半導体装置の第５の実施の形
態を示す略示断面図である。

【図１８】本発明にかかる半導体装置の第５の実施の形
態の変形例を示す略示断面図である。

【図１９】本発明にかかる半導体装置の第５の実施の形
態の他の変形例を示す略示断面図である。

【図２０】本発明にかかる半導体装置の製造方法の第３
の実施の形態を説明する略示断面図である。

【図２１】本発明にかかる半導体装置の製造方法の第３
の実施の形態を説明する略示断面図である。

【図２２】本発明にかかる半導体装置の製造方法の第３
の実施の形態を説明する略示断面図である。

【図２３】本発明にかかる半導体装置の製造方法の第３
の実施の形態を説明する略示断面図である。

【図２４】本発明にかかる半導体装置の製造方法の第３
の実施の形態を説明する略示断面図である。

【図２５】本発明にかかる半導体装置の第６の実施の形
態を示す略示断面図である。

【図２６】本発明にかかる半導体装置の製造方法の第４
の実施の形態を説明する略示断面図である。

【図２７】本発明にかかる半導体装置の製造方法の第４
の実施の形態を説明する略示断面図である。

【図２８】本発明にかかる半導体装置の製造方法の第４
の実施の形態を説明する略示断面図である。

【図２９】本発明にかかる半導体装置の製造方法の第４
の実施の形態を説明する略示断面図である。

【図３０】本発明にかかる半導体装置の製造方法の第４
の実施の形態を説明する略示断面図である。

【図３１】本発明にかかる半導体装置の製造方法の第４
の実施の形態を説明する略示断面図である。

【図３２】本発明にかかる半導体装置の製造方法の第５
の実施の形態を説明する略示断面図である。

【図３３】本発明にかかる半導体装置の第７の実施の形
態を示す略示断面図である。

【図３４】本発明にかかる半導体装置の第８の実施の形
態を示す略示断面図である。

【図３５】本発明にかかる半導体装置の製造方法の第６
の実施の形態を説明する略示断面図である。

【図３６】本発明にかかる半導体装置の製造方法の第６
の実施の形態を説明する略示断面図である。

【図３７】本発明にかかる半導体装置の製造方法の第６
の実施の形態を説明する略示断面図である。

【図３８】本発明にかかる半導体装置の第９の実施の形
態を示す略示断面図である。

【図３９】本発明にかかる半導体装置の製造方法の第７
の実施の形態を説明する略示断面図である。

【図４０】本発明にかかる半導体装置の製造方法の第７
の実施の形態を説明する略示断面図である。

【図４１】本発明にかかる半導体装置の製造方法の第７
の実施の形態を説明する略示断面図である。

【図４２】本発明にかかる半導体装置の製造方法の第７
の実施の形態を説明する略示断面図である。

【図４３】本発明にかかる半導体装置の第１０の実施の
形態を示す略示断面図である。

【図４４】しきい値電圧を異にする２つのＭＯＳトラン
ジスタの素子形成領域の面積とｇｍ（ｓ）との関係を説
明する特性図である。

【図４５】図４５（ａ）は、本発明にかかる半導体装置
の第１１の実施の形態を示す略示断面図であり、図４５
（ｂ）は、図４５（ａ）に示す半導体装置の略示平面図
である。

【図４６】図４６（ａ）は、本発明にかかる半導体装置
の第１２の実施の形態を示す略示部分断面図であり、図
４６（ｂ）は、図４６（ａ）に示す半導体装置の略示部
分平面図である。

【図４７】従来の技術によるＭＯＳトランジスタの製造
方法を説明する略示断面図である。

【図４８】従来の技術によるＭＯＳトランジスタの製造
方法を説明する略示断面図である。

【図４９】従来の技術によるＭＯＳトランジスタの製造
方法を説明する略示断面図である。

【図５０】図４９に示すＭＯＳトランジスタをアナログ
素子として使用した場合のゲート電圧Ｖｇ（Ｖ）とドレ
イン電流Ｉｄ（Ａ）との関係を示す特性図である。

【図５１】図４９に示すＭＯＳトランジスタのゲート電
圧Ｖｇ（Ｖ）と相互コンダクタンスｇｍ（ｓ）との関係
を示す特性図である。

【図５２】図４９に示すＭＯＳトランジスタのゲート電
圧Ｖｇ（Ｖ）と遮断周波数ｆｔ（ＧＨｚ）との関係を示
す特性図である。

【符号の説明】１半導体基板３，３ａ，３ｂ，３ｃ，３ｅフィールド酸化膜４，５，２１チャネル形成領域６，７２，７４ゲート酸化膜７１，７３酸化膜７，２３，２３ａ，２３ｂ，２３ｃ，２４ａ，２４ｂ，
２４ｃ，３２，３４ゲート８，８ａ，８ｂ，９，９ａ，９ｂ，９８，９９ソース
またはドレインとなる不純物拡散領域１０，１１，２０ａ，２０ｂ，２０ｃ，３０，４０，６
０，８０本発明にかかる半導体装置１２ゲート側壁スペーサ１３層間絶縁膜１４，４１，４２ポリシリコン膜１５，１６，２５ａ，２５ｂ，２５ｃ，２６ａ，２６
ｂ，２６ｃ，３５，３６，４５，４６，６５，６６，７
５，７６，８５，８６，９５，９６ＭＯＳトランジス
タ１８，１９，２６，２７，２８，２９，７７レジスト
パターン３１，３３導電性材料３７，３８抵抗体４１導電性材料４２導電膜４３ａ，４３ｂ，４３ｃ絶縁層（ＳＴＩ）６１エピタキシャルシリコン成長膜１００従来の技術による半導体装置１０１，１１１コンタクトホール１０２，１０２ａ，１０２ｂ，１０２ｃ，１１２コン
タクト電極１２２層上配線ｆｔ遮断周波数Ｉｄドレイン電流ｇｍ相互コンダクタンスＶｇゲート電圧Ｖin 入力端子Ｖout 出力端子Ｖss 接地端子Ｗ_x 素子形成領域の幅Ｗ_Y1，Ｗ_Y2 素子形成領域の奥行長

Claims

【特許請求の範囲】

【請求項１】並列に接続され、それぞれ異なるしきい値
電圧を有する同導電型の複数のＭＯＳ型電界効果トラン
ジスタを備えた半導体装置。
【請求項２】第１導電型の半導体基板の上に形成された
酸化膜の上に形成されたゲートと、前記ゲートの幅分離
隔して前記半導体基板の表面部に形成されたソースまた
はドレインとなる第２導電型の不純物拡散領域とをそれ
ぞれ備えたＭＯＳ型電界効果トランジスタを複数備え、前記ＭＯＳ型電界効果トランジスタは、それぞれ異なる
しきい値電圧を有し、並列に接続されたことを特徴とす
る半導体装置。
【請求項３】前記ＭＯＳ型電界効果トランジスタの各々
は、前記半導体基板の表面部の前記不純物拡散領域の間
に、それぞれ異なる濃度の第１導電型不純物がドープさ
れたチャネル形成領域を有することを特徴とする請求項
２に記載の半導体装置。
【請求項４】前記ゲートは、それぞれ異なる仕事関数の
導電性物質により形成されたことを特徴とする請求項２
または３に記載の半導体装置。
【請求項５】前記半導体基板の表面に形成され、各素子
形成領域を画定する素子分離絶縁膜を備え、前記導電性物質により形成され異なる抵抗値を有する抵
抗体を前記素子分離絶縁膜上にさらに備えたことを特徴
とする請求項４に記載の半導体装置。
【請求項６】前記ＭＯＳ型電界効果トランジスタのゲー
ト酸化膜の膜厚は、それぞれ異なることを特徴とする請
求項２ないし５のいずれかに記載の半導体装置。
【請求項７】前記半導体基板上に形成されたエピタキシ
ャルシリコン成長膜の上に前記酸化膜と前記ゲートが形
成されたＭＯＳ型電界効果トランジスタを含むことを特
徴とする請求項２ないし６のいずれかに記載の半導体装
置。
【請求項８】前記ＭＯＳ型電界効果トランジスタの素子
形成領域は、前記しきい値電圧の高さに比例した面積を
有することを特徴とする請求項２ないし７のいずれかに
記載の半導体装置。
【請求項９】前記素子分離絶縁膜上に形成された共通配
線に接続された複数のゲートを有するＭＯＳ型電界効果
トランジスタを含むことを特徴とする請求項２ないし７
のいずれかに記載の半導体装置。
【請求項１０】半導体基板の表面に素子分離絶縁膜を形
成し、素子形成領域を画定する工程と、前記半導体基板の全面にゲート酸化膜となる酸化膜を形
成した後、それぞれ異なる仕事関数を有する導電性材料
の堆積とパターニングを複数回行うことにより、前記素
子形成領域の前記酸化膜の上に前記異なる仕事関数をそ
れぞれ有する複数のゲートを形成すると同時に、前記素
子分離絶縁膜の上に前記異なる仕事関数をそれぞれ有す
る複数の抵抗体とをそれぞれ形成する工程と、前記ゲートをマスクとして前記半導体基板に不純物イオ
ンを注入し拡散させて、ソースまたはドレインとなる不
純物拡散領域を形成する工程とを含む半導体装置の製造
方法。
【請求項１１】半導体基板の表面に浅い溝を形成し、こ
の溝に絶縁膜を埋込んで浅い溝の絶縁層（ＳＴＩ：Ｓha
llow Ｔrench Ｉnsulator）を形成し、素子形成領域を
画定する工程と、レジストパターンを形成し、これをマスクとして第１導
電型の不純物を前記素子形成領域にそれぞれ異なる不純
物濃度で複数回イオン注入し、拡散させて、複数のチャ
ネル形成領域を前記半導体基板の表面部に形成する工程
と、全面に酸化膜と導電性物質を順次堆積させた後、パター
ニングにより前記チャネル形成領域の上にゲート酸化膜
となる酸化膜およびゲートを複数形成する工程と、前記ゲートをマスクとして第２導電型の不純物をイオン
注入し、拡散させて、前記半導体基板の表面部にソース
またはドレインとなる複数の不純物拡散領域を形成する
工程と、全面に導電性材料を堆積し、パターニングにより、前記
素子形成領域の間に形成された前記絶縁層の上から前記
絶縁層に隣接する前記複数の不純物拡散領域の表面に延
在してこれら複数の不純物拡散領域を相互に接続する導
電膜を形成する工程とを含む半導体装置の製造方法。
【請求項１２】半導体基板の表面に素子分離絶縁膜を形
成し、複数の素子形成領域を画定する工程と、レジストパターンを形成し、これをマスクとして第１導
電型の不純物を前記素子形成領域にイオン注入し、拡散
させて、前記半導体基板の表面部に複数のチャネル形成
領域を形成する工程と、全面にシリコン結晶をエピタキシャル成長させた後、パ
ターニングにより、前記素子領域の一部の領域の前記半
導体基板上にエピタキシャルシリコン成長膜を形成する
工程と、全面に酸化膜と導電性物質を堆積させた後、パターニン
グにより前記エピタキシャルシリコン成長膜および半導
体基板上の他の前記素子形成領域にゲート酸化膜となる
酸化膜およびゲートを複数形成する工程と、前記ゲートをマスクとして第２導電型の不純物をイオン
注入し、拡散させて、前記ゲートの幅分離隔して前記半
導体基板の表面部に複数の不純物拡散領域を形成する工
程とを含む半導体装置の製造方法。
【請求項１３】半導体基板の表面に素子分離絶縁膜を形
成し、複数の素子形成領域を画定する工程と、レジストパターンを形成し、これをマスクとして第１導
電型の不純物を前記複数の素子形成領域にイオン注入
し、拡散させて、前記半導体基板の表面部に複数のチャ
ネル形成領域を形成する工程と、全面に酸化膜を複数回形成し、レジストを用いたパター
ニングにより、前記複数の素子形成領域の半導体基板上
にそれぞれ異なる膜厚を有する複数の酸化膜を形成する
工程と、全面に導電性物質を堆積させた後、パターニングによ
り、複数のゲートおよびそれぞれ異なる膜厚を有する複
数のゲート酸化膜とをそれぞれ形成する工程と、前記複数のゲートをマスクとして第２導電型の不純物を
イオン注入し、前記ゲートの幅分離隔して前記半導体基
板の表面部に複数の不純物拡散領域を形成する工程とを
含む半導体導体装置の製造方法。