JPH04212465A - 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 - Google Patents
高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法Info
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/082—Ion implantation FETs/COMs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＩＳトランジ
スタ、およびこのトランジスタを有する相補型トランジ
スタの製造方法に関し、その電流駆動能力を向上するも
のである。
スタ、およびこのトランジスタを有する相補型トランジ
スタの製造方法に関し、その電流駆動能力を向上するも
のである。
【０００２】
【従来の技術】従来、図１８（ａ）に示す如く、例えば
ＰチャネルＭＯＳ型トランジスタを例にとって説明すれ
ば、そのドレインを高不純物濃度（Ｐ＋ ）領域１０１
とそれよりも低不純物濃度（Ｐ− ）のオフセット領域
１０３の２つの部分に分けて、ゲートエッジ部での電界
集中を抑制して、ドレイン耐圧を向上させるものが知ら
れている。この構造は、一般にオフセット・ゲート構造
と呼ばれている。
ＰチャネルＭＯＳ型トランジスタを例にとって説明すれ
ば、そのドレインを高不純物濃度（Ｐ＋ ）領域１０１
とそれよりも低不純物濃度（Ｐ− ）のオフセット領域
１０３の２つの部分に分けて、ゲートエッジ部での電界
集中を抑制して、ドレイン耐圧を向上させるものが知ら
れている。この構造は、一般にオフセット・ゲート構造
と呼ばれている。
【０００３】次に、このオフセット・ゲート構造をＮチ
ャネルトランジスタとＰチャネルトランジスタに用いた
ＣＭＯＳ（図１９参照）の製造方法について、図２０〜
図２３を用いて説明する。まず、ホトレジストにより、
Ｎチャネル，Ｐチャネル両トランジスタそれぞれオフセ
ット領域とドレイン領域とを選択し、イオン注入等によ
り形成する。
ャネルトランジスタとＰチャネルトランジスタに用いた
ＣＭＯＳ（図１９参照）の製造方法について、図２０〜
図２３を用いて説明する。まず、ホトレジストにより、
Ｎチャネル，Ｐチャネル両トランジスタそれぞれオフセ
ット領域とドレイン領域とを選択し、イオン注入等によ
り形成する。
【０００４】すなわち、図２０の如く、Ｓｉ基板にＮ−
ウェル１００，Ｐ− ウェル２００，ゲート酸化膜３
００，厚いフィールド酸化膜（ＬＯＣＯＳ膜）３０１、
必要があれば図１９の如くチャネルストッパ領域１０４
，２０４を形成する。次いで、ゲート電極３０２をパタ
ーニングしたのち、Ｎチャネルトランジスタのドレイン
領域のみ開口するようにホトレジストを選択露光し、Ｎ
− オフセット領域２０３を形成すべく、例えばリン（
Ｐｈｏｓ）等のＮ型ドーパントをイオン注入する（図２
０参照）。
ウェル１００，Ｐ− ウェル２００，ゲート酸化膜３
００，厚いフィールド酸化膜（ＬＯＣＯＳ膜）３０１、
必要があれば図１９の如くチャネルストッパ領域１０４
，２０４を形成する。次いで、ゲート電極３０２をパタ
ーニングしたのち、Ｎチャネルトランジスタのドレイン
領域のみ開口するようにホトレジストを選択露光し、Ｎ
− オフセット領域２０３を形成すべく、例えばリン（
Ｐｈｏｓ）等のＮ型ドーパントをイオン注入する（図２
０参照）。
【０００５】次に、Ｐチャネルトランジスタのドレイン
領域のみを開口するようにホトレジストを選択露光し、
Ｐ− オフセット領域１０３を形成すべく、例えばボロ
ン（Ｂｏｒｏｎ）等のＰ型ドーパントをイオン注入する
（図２１参照）。なお、Ｎ− オフセット領域２０３，
Ｐ− オフセット領域１０３の形成順序は逆としてもよ
い。 次に、Ｐチャネルトランジスタ，Ｎチャネルトランジス
タ各々のソース，ドレイン領域を、オフセット領域を残
すようにして選択露光されてパターニングされたホトレ
ジストをマスクとして、各々Ｐ型，Ｎ型ドーパントをイ
オン注入して形成する（図２２および図２３参照）。そ
して、活性化するための熱処理を行い、層間絶縁膜３０
３を形成し、電極とのコンタクト部を開口し、電極配線
３０４をパターニングして、図１９に示すオフセット・
ゲート構造のＣＭＯＳが製造される。
領域のみを開口するようにホトレジストを選択露光し、
Ｐ− オフセット領域１０３を形成すべく、例えばボロ
ン（Ｂｏｒｏｎ）等のＰ型ドーパントをイオン注入する
（図２１参照）。なお、Ｎ− オフセット領域２０３，
Ｐ− オフセット領域１０３の形成順序は逆としてもよ
い。 次に、Ｐチャネルトランジスタ，Ｎチャネルトランジス
タ各々のソース，ドレイン領域を、オフセット領域を残
すようにして選択露光されてパターニングされたホトレ
ジストをマスクとして、各々Ｐ型，Ｎ型ドーパントをイ
オン注入して形成する（図２２および図２３参照）。そ
して、活性化するための熱処理を行い、層間絶縁膜３０
３を形成し、電極とのコンタクト部を開口し、電極配線
３０４をパターニングして、図１９に示すオフセット・
ゲート構造のＣＭＯＳが製造される。
【０００６】このように、オフセット・ゲート構造によ
り耐圧構造とするためには、ゲート電極３０２形成後、
ホト工程４回、イオン注入工程４回（Ｎ−オフセット，
Ｐ− オフセット，Ｎ＋ ソース・ドレイン，Ｐ＋ ソ
ース・ドレイン）を必要としている。
り耐圧構造とするためには、ゲート電極３０２形成後、
ホト工程４回、イオン注入工程４回（Ｎ−オフセット，
Ｐ− オフセット，Ｎ＋ ソース・ドレイン，Ｐ＋ ソ
ース・ドレイン）を必要としている。
【０００７】
【発明が解決しようとする課題】ところで、図１８（ａ
）に示すオフセット・ゲート構造の素子を動作させた場
合、オフセット領域１０３がドレイン領域１０１より低
不純物濃度とされているため、図１８（ｂ）の等価回路
に示すように、このオフセット領域１０３が高抵抗成分
として作用し、電流駆動能力が低下してしまうという問
題がある。
）に示すオフセット・ゲート構造の素子を動作させた場
合、オフセット領域１０３がドレイン領域１０１より低
不純物濃度とされているため、図１８（ｂ）の等価回路
に示すように、このオフセット領域１０３が高抵抗成分
として作用し、電流駆動能力が低下してしまうという問
題がある。
【０００８】特に、図１９に示す如く、ＣＭＯＳにオフ
セット・ゲート構造を適用した場合、Ｐチャネルトラン
ジスタにおいてはもともとペア性をとるためにトランジ
スタサイズを大きくとる必要があるが、電流駆動能力が
低下するとそれが顕著になる。本発明は上記問題に鑑み
てなされたものであり、電流駆動能力の高い、オフセッ
ト・ゲート構造により高耐圧とされたＭＩＳトランジス
タを提供するものである。
セット・ゲート構造を適用した場合、Ｐチャネルトラン
ジスタにおいてはもともとペア性をとるためにトランジ
スタサイズを大きくとる必要があるが、電流駆動能力が
低下するとそれが顕著になる。本発明は上記問題に鑑み
てなされたものであり、電流駆動能力の高い、オフセッ
ト・ゲート構造により高耐圧とされたＭＩＳトランジス
タを提供するものである。
【０００９】さらに、この高耐圧ＭＩＳトランジスタを
有する相補型トランジスタをより少ない工程数で提供で
きる製造方法を提供するものである。
有する相補型トランジスタをより少ない工程数で提供で
きる製造方法を提供するものである。
【００１０】
【発明の概要】上記目的を達成するために、請求項１記
載の発明による高耐圧ＭＩＳトランジスタは、第１導電
型の半導体基板の一主面に、第２導電型の所定の不純物
濃度を有するソースおよびドレイン領域を備え、絶縁膜
を介して配設されたゲートによって導通制御されるＭＩ
Ｓ構造のトランジスタであって、前記ドレイン領域の前
記ゲートのエッジ部における電界集中を抑制すべく、前
記ゲートエッジ部と前記ドレイン領域との間に配設され
た前記ドレイン領域より低い不純物濃度の第２導電型の
オフセット領域と、このオフセット領域より広く、かつ
、深い拡散深さを有して、該オフセット領域を囲うよう
にして形成された第１導電型で前記半導体基板よりも高
い不純物濃度を有する２重オフセット領域とを具備する
ことを特徴としている。
載の発明による高耐圧ＭＩＳトランジスタは、第１導電
型の半導体基板の一主面に、第２導電型の所定の不純物
濃度を有するソースおよびドレイン領域を備え、絶縁膜
を介して配設されたゲートによって導通制御されるＭＩ
Ｓ構造のトランジスタであって、前記ドレイン領域の前
記ゲートのエッジ部における電界集中を抑制すべく、前
記ゲートエッジ部と前記ドレイン領域との間に配設され
た前記ドレイン領域より低い不純物濃度の第２導電型の
オフセット領域と、このオフセット領域より広く、かつ
、深い拡散深さを有して、該オフセット領域を囲うよう
にして形成された第１導電型で前記半導体基板よりも高
い不純物濃度を有する２重オフセット領域とを具備する
ことを特徴としている。
【００１１】すなわち、上記構造によれば、オフセット
領域によるドレイン耐圧は、このオフセット領域を囲う
ようにして形成された２重オフセット領域の不純物濃度
によって与えられることとなる。これは、一般にＰＮ接
合面における降状電圧が、該ＰＮ接合面を境界とする両
領域の不純物濃度の比によって決定されるためである。
領域によるドレイン耐圧は、このオフセット領域を囲う
ようにして形成された２重オフセット領域の不純物濃度
によって与えられることとなる。これは、一般にＰＮ接
合面における降状電圧が、該ＰＮ接合面を境界とする両
領域の不純物濃度の比によって決定されるためである。
【００１２】従って、ドレイン領域のゲートエッジ部に
おける電界集中を緩和するために形成されたオフセット
領域の不純物濃度は、ドレイン領域より低濃度で、かつ
、２重オフセット領域の不純物濃度とできまる耐圧構造
とする濃度にて設定される。ここで、該２重オフセット
領域の不純物は半導体基板のそれよりも高く設定されて
いるために、該２重オフセット領域を持たない従来のオ
フセット・ゲート構造のものに比べてオフセット領域の
不純物濃度をより高くすることができ、それに伴い、オ
フセット領域の抵抗成分を下げることができる。
おける電界集中を緩和するために形成されたオフセット
領域の不純物濃度は、ドレイン領域より低濃度で、かつ
、２重オフセット領域の不純物濃度とできまる耐圧構造
とする濃度にて設定される。ここで、該２重オフセット
領域の不純物は半導体基板のそれよりも高く設定されて
いるために、該２重オフセット領域を持たない従来のオ
フセット・ゲート構造のものに比べてオフセット領域の
不純物濃度をより高くすることができ、それに伴い、オ
フセット領域の抵抗成分を下げることができる。
【００１３】従って、請求項１記載の発明によれば、電
流駆動能力の高い、オフセット・ゲート構造により高耐
圧とされたＭＩＳトランジスタを提供することができる
という優れた効果がある。さらに、請求項２記載の発明
においては、基板に配設された第１導電型の第１半導体
領域と、前記基板に配設された第２導電型の第２半導体
領域との双方に対応して絶縁膜を形成するとともに該絶
縁膜を介してゲートを各々形成して、前記第１および第
２半導体領域の各々に、各々の前記ゲートと自己整合的
に、前記ゲートの両側に第１導電型で所定の拡散深さを
有し、かつ、前記第１半導体領域よりも不純物濃度の高
い第１拡散領域を形成する第１の工程と、前記第１半導
体領域に形成された少なくとも一方の前記第１拡散領域
を２重オフセット領域として、この２重オフセット領域
内に、選択的に、前記第１拡散領域の拡散深さより浅い
拡散深さを有して前記２重オフセット領域で囲まれるよ
うに、第２導電型で所定の不純物濃度のオフセット領域
を形成する第２の工程と、前記第１半導体領域に選択的
に、前記ゲートとの間に前記オフセット領域を携さえる
ようにして、第２導電型で、かつ、前記オフセット領域
よりも高不純物濃度のドレイン領域を形成するとともに
、前記第１半導体領域の他方の前記第１拡散領域側にも
第２導電型のソース領域を形成する第３の工程と、前記
第２半導体領域に選択的に、第１導電型で前記第１拡散
領域よりも高不純物濃度のドレイン領域及びソース領域
を形成する第４の工程とを含むことを特徴とする相補型
トランジスタの製造方法を提供する。
流駆動能力の高い、オフセット・ゲート構造により高耐
圧とされたＭＩＳトランジスタを提供することができる
という優れた効果がある。さらに、請求項２記載の発明
においては、基板に配設された第１導電型の第１半導体
領域と、前記基板に配設された第２導電型の第２半導体
領域との双方に対応して絶縁膜を形成するとともに該絶
縁膜を介してゲートを各々形成して、前記第１および第
２半導体領域の各々に、各々の前記ゲートと自己整合的
に、前記ゲートの両側に第１導電型で所定の拡散深さを
有し、かつ、前記第１半導体領域よりも不純物濃度の高
い第１拡散領域を形成する第１の工程と、前記第１半導
体領域に形成された少なくとも一方の前記第１拡散領域
を２重オフセット領域として、この２重オフセット領域
内に、選択的に、前記第１拡散領域の拡散深さより浅い
拡散深さを有して前記２重オフセット領域で囲まれるよ
うに、第２導電型で所定の不純物濃度のオフセット領域
を形成する第２の工程と、前記第１半導体領域に選択的
に、前記ゲートとの間に前記オフセット領域を携さえる
ようにして、第２導電型で、かつ、前記オフセット領域
よりも高不純物濃度のドレイン領域を形成するとともに
、前記第１半導体領域の他方の前記第１拡散領域側にも
第２導電型のソース領域を形成する第３の工程と、前記
第２半導体領域に選択的に、第１導電型で前記第１拡散
領域よりも高不純物濃度のドレイン領域及びソース領域
を形成する第４の工程とを含むことを特徴とする相補型
トランジスタの製造方法を提供する。
【００１４】すなわち、上記製造方法によれば、第１の
工程において、第１拡散領域は第１半導体領域および第
２半導体領域の各々に各々のゲートと自己整合的に形成
するようにしており、選択的に第１半導体領域のみに第
１拡散領域が形成されるように第２半導体領域にホトレ
ジストを被着させるホト工程を必要としない。これは、
第１半導体領域において第１拡散領域は２重オフセット
領域として用いられ、その導電型は、相補型トランジス
タの第２半導体領域におけるソース・ドレイン領域と同
じ第１導電型であるからである。
工程において、第１拡散領域は第１半導体領域および第
２半導体領域の各々に各々のゲートと自己整合的に形成
するようにしており、選択的に第１半導体領域のみに第
１拡散領域が形成されるように第２半導体領域にホトレ
ジストを被着させるホト工程を必要としない。これは、
第１半導体領域において第１拡散領域は２重オフセット
領域として用いられ、その導電型は、相補型トランジス
タの第２半導体領域におけるソース・ドレイン領域と同
じ第１導電型であるからである。
【００１５】従って、請求項２記載の発明によれば、よ
り少ない工程数で相補型トランジスタを製造できるとい
う優れた効果がある。
り少ない工程数で相補型トランジスタを製造できるとい
う優れた効果がある。
【００１６】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１には本発明をＰチャネルＭＯＳトランジス
タに適用した第１実施例の縦断面図を示す。図において
、１００は１〜５×１０１６の不純物濃度を有するＮ型
Ｓｉ基板であり、高濃度（１０１９〜１０２０／ｃｍ３
）にＰ型不純物がドープされたソース領域１０２およ
びドレイン領域１０１、電界集中を緩和すべく比較的低
濃度（１０１７〜１０１８／ｃｍ３ ）にＰ型不純物が
ドープされたゲート・オフセット用の（Ｐ− ）オフセ
ット領域１０３を備え、ゲート酸化膜３００、ゲート電
極３０２、層間絶縁膜３０３、電極配線３０４を構成し
たオフセット・ゲート構造のＰチャネルＭＯＳトランジ
スタが形成されている。そして、このＭＯＳトランジス
タのオフセット領域１０３およびドレイン領域１０１は
、これら領域よりも広く深い拡散深さを有し、そして逆
の導電型であるＮ− 領域１０５により囲まれた構造（
以下２重オフセット構造という）となっている。なお、
このＮ− 領域１０５はＮ型Ｓｉ基板１００より高い不
純物濃度（１０１７〜１０１８の範囲内の例えば１０１
７／ｃｍ３ 程度）とされている。以下、このＮ− 領
域１０５を（Ｎ− ）２重オフセット領域という。
明する。図１には本発明をＰチャネルＭＯＳトランジス
タに適用した第１実施例の縦断面図を示す。図において
、１００は１〜５×１０１６の不純物濃度を有するＮ型
Ｓｉ基板であり、高濃度（１０１９〜１０２０／ｃｍ３
）にＰ型不純物がドープされたソース領域１０２およ
びドレイン領域１０１、電界集中を緩和すべく比較的低
濃度（１０１７〜１０１８／ｃｍ３ ）にＰ型不純物が
ドープされたゲート・オフセット用の（Ｐ− ）オフセ
ット領域１０３を備え、ゲート酸化膜３００、ゲート電
極３０２、層間絶縁膜３０３、電極配線３０４を構成し
たオフセット・ゲート構造のＰチャネルＭＯＳトランジ
スタが形成されている。そして、このＭＯＳトランジス
タのオフセット領域１０３およびドレイン領域１０１は
、これら領域よりも広く深い拡散深さを有し、そして逆
の導電型であるＮ− 領域１０５により囲まれた構造（
以下２重オフセット構造という）となっている。なお、
このＮ− 領域１０５はＮ型Ｓｉ基板１００より高い不
純物濃度（１０１７〜１０１８の範囲内の例えば１０１
７／ｃｍ３ 程度）とされている。以下、このＮ− 領
域１０５を（Ｎ− ）２重オフセット領域という。
【００１７】ここで、本発明の対象となる高耐圧トラン
ジスタは、高耐圧にする事が要求されないいわゆる低電
圧トランジスタとは構造的に区別できるものである。例
えばゲート長Ｌにおいては低電圧トランジスタでは１μ
ｍ以下であるのに対し、高耐圧トランジスタでは１μｍ
より長く、一般に２μｍ以上である。尚、ゲート長が２
μｍ以上であると低電圧トランジスタのようにパンチス
ルーが起きることはなく、アバランシェブレークダウン
による降状が支配的となる。又、オフセット長ＯＬにお
いては低電圧トランジスタでは０．１〜０．２μｍであ
るのに対し、高耐圧トランジスタでは１μｍ以上である
。
ジスタは、高耐圧にする事が要求されないいわゆる低電
圧トランジスタとは構造的に区別できるものである。例
えばゲート長Ｌにおいては低電圧トランジスタでは１μ
ｍ以下であるのに対し、高耐圧トランジスタでは１μｍ
より長く、一般に２μｍ以上である。尚、ゲート長が２
μｍ以上であると低電圧トランジスタのようにパンチス
ルーが起きることはなく、アバランシェブレークダウン
による降状が支配的となる。又、オフセット長ＯＬにお
いては低電圧トランジスタでは０．１〜０．２μｍであ
るのに対し、高耐圧トランジスタでは１μｍ以上である
。
【００１８】公知の如く、一般に素子の耐圧はＰＮ接合
面におけるＰ型不純物濃度とＮ型不純物濃度の比によっ
て決定される。従って、本実施例において、従来の図１
８（ａ）に示すオフセット構造と同じドレイン耐圧を得
るためには、Ｎ型の２重オフセット領域１０５によりＰ
型のオフセット領域１０３およびドレイン領域１０１を
囲んでいることから、この２重オフセット領域１０５の
不純物濃度に対して耐圧構造のオフセット領域１０３の
不純物濃度を決めてやればよい。すなわち、２重オフセ
ット領域１０５の不純物濃度はＮ型Ｓｉ基板１００の不
純物濃度より高い濃度に設定されているために、その分
オフセット領域１０３内のキャリアを高濃度とすること
ができ、この抵抗層として働くオフセット領域１０３の
抵抗値を下げることができる。
面におけるＰ型不純物濃度とＮ型不純物濃度の比によっ
て決定される。従って、本実施例において、従来の図１
８（ａ）に示すオフセット構造と同じドレイン耐圧を得
るためには、Ｎ型の２重オフセット領域１０５によりＰ
型のオフセット領域１０３およびドレイン領域１０１を
囲んでいることから、この２重オフセット領域１０５の
不純物濃度に対して耐圧構造のオフセット領域１０３の
不純物濃度を決めてやればよい。すなわち、２重オフセ
ット領域１０５の不純物濃度はＮ型Ｓｉ基板１００の不
純物濃度より高い濃度に設定されているために、その分
オフセット領域１０３内のキャリアを高濃度とすること
ができ、この抵抗層として働くオフセット領域１０３の
抵抗値を下げることができる。
【００１９】すなわち、本実施例の如く２重オフセット
構造とすることにより、ドレイン耐圧を維持した上で、
オフセット領域１０３の不純物濃度を高くすることがで
き、電流駆動能力の高い高耐圧素子を得ることができる
。また、ドレイン耐圧・電流駆動能力等の電気特性は、
基板（ウェル）１００の濃度に関係なく、提供できる。 これは、２重オフセット構造とすれば、ブレークダウン
する箇所が、オフセット領域１０３、ドレイン領域１０
１および２重オフセット領域１０５の濃度分布、接合深
さによって決定されるからである。基板（ウェル）１０
０の不純物濃度を高くするとブレークダウン電圧が下が
ったり、接合容量・ゲート容量が大きくなるために動作
スピード（アクセスタイム）が低下してしまうという不
具合があるために、その濃度はある程度制限を受けてし
まうが、２重オフセット構造による高耐圧化は、どのよ
うなウェル濃度、基板濃度にも適用することができるの
で、デバイス設計における自由度が増大する。
構造とすることにより、ドレイン耐圧を維持した上で、
オフセット領域１０３の不純物濃度を高くすることがで
き、電流駆動能力の高い高耐圧素子を得ることができる
。また、ドレイン耐圧・電流駆動能力等の電気特性は、
基板（ウェル）１００の濃度に関係なく、提供できる。 これは、２重オフセット構造とすれば、ブレークダウン
する箇所が、オフセット領域１０３、ドレイン領域１０
１および２重オフセット領域１０５の濃度分布、接合深
さによって決定されるからである。基板（ウェル）１０
０の不純物濃度を高くするとブレークダウン電圧が下が
ったり、接合容量・ゲート容量が大きくなるために動作
スピード（アクセスタイム）が低下してしまうという不
具合があるために、その濃度はある程度制限を受けてし
まうが、２重オフセット構造による高耐圧化は、どのよ
うなウェル濃度、基板濃度にも適用することができるの
で、デバイス設計における自由度が増大する。
【００２０】以下、上述の作用を実際に試作した例を用
いて説明する。実際に試作した試料諸元について示す。 試料は、表面濃度２．３×１０１６／ｃｍ３ のＮ−
ウェル１００内に高耐圧Ｐチャネルトランジスタを作成
したもので、ソース領域１０２、ドレイン領域１０１の
表面濃度は１．５×１０１９／ｃｍ３ 、（Ｎ− ）２
重オフセット領域１０５の濃度は３×１０１７／ｃｍ３
、（Ｐ− ）オフセット領域１０３は濃度４．０×１
０１７〜１．０×１０１８／ｃｍ３ にて作成した。な
お、ゲート酸化膜３００は３００Å、トランジスタサイ
ズはＬ／Ｗ（ゲート長／ゲート幅）＝２．６２５μｍ／
６μｍ、オフセット長ＯＬは１．５μｍである。
いて説明する。実際に試作した試料諸元について示す。 試料は、表面濃度２．３×１０１６／ｃｍ３ のＮ−
ウェル１００内に高耐圧Ｐチャネルトランジスタを作成
したもので、ソース領域１０２、ドレイン領域１０１の
表面濃度は１．５×１０１９／ｃｍ３ 、（Ｎ− ）２
重オフセット領域１０５の濃度は３×１０１７／ｃｍ３
、（Ｐ− ）オフセット領域１０３は濃度４．０×１
０１７〜１．０×１０１８／ｃｍ３ にて作成した。な
お、ゲート酸化膜３００は３００Å、トランジスタサイ
ズはＬ／Ｗ（ゲート長／ゲート幅）＝２．６２５μｍ／
６μｍ、オフセット長ＯＬは１．５μｍである。
【００２１】この試作したものを用いてドレイン耐圧お
よび移動度を実測してみたところ、各々図２（ａ），（
ｂ）に示す特性が得られた（図中、黒丸のプロット）。 比較のために、従来の図１８（ａ）に示すオフセット・
ゲート構造（Ｐ− オフセット領域の濃度は２×１０１
７／ｃｍ３ としている）のドレイン耐圧、移動度を図
中白丸のプロットにて記した。
よび移動度を実測してみたところ、各々図２（ａ），（
ｂ）に示す特性が得られた（図中、黒丸のプロット）。 比較のために、従来の図１８（ａ）に示すオフセット・
ゲート構造（Ｐ− オフセット領域の濃度は２×１０１
７／ｃｍ３ としている）のドレイン耐圧、移動度を図
中白丸のプロットにて記した。
【００２２】図２（ａ）に示す如く、Ｐ− オフセット
領域１０３の不純物濃度を高くしても、２重オフセット
構造としていることにより従来のものと同様のドレイン
耐圧を確保することができている。一方、移動度に関し
ては、図２（ｂ）に示す如く、Ｐ− オフセット領域１
０３の不純物濃度が高くされているため、従来構造に比
べ、１．１〜１．４倍向上しており、電流駆動能力が向
上していることがわかる。
領域１０３の不純物濃度を高くしても、２重オフセット
構造としていることにより従来のものと同様のドレイン
耐圧を確保することができている。一方、移動度に関し
ては、図２（ｂ）に示す如く、Ｐ− オフセット領域１
０３の不純物濃度が高くされているため、従来構造に比
べ、１．１〜１．４倍向上しており、電流駆動能力が向
上していることがわかる。
【００２３】尚、図２（ａ）において、Ｐ− オフセッ
ト領域１０３の不純物濃度を７．４×１０１７ｃｍ−３
以上にすることによりドレイン耐圧が飽和するのでバラ
ツキがない耐圧を得ることができる。ここで、ドレイン
耐圧が飽和する理由は、このような濃度範囲にするとＰ
Ｎ接合部における空乏層の延びが均一になり、アバラン
シェブレークダウンする位置が素子の一定の位置になる
からであると推察できる。
ト領域１０３の不純物濃度を７．４×１０１７ｃｍ−３
以上にすることによりドレイン耐圧が飽和するのでバラ
ツキがない耐圧を得ることができる。ここで、ドレイン
耐圧が飽和する理由は、このような濃度範囲にするとＰ
Ｎ接合部における空乏層の延びが均一になり、アバラン
シェブレークダウンする位置が素子の一定の位置になる
からであると推察できる。
【００２４】また、Ｐ− オフセット領域１０３濃度が
１．０×１０１８／ｃｍ３ の試料のＩ−Ｖ特性、ドレ
イン耐圧特性を各々図３（ｂ），図４（ｂ）に示す。な
お、各々図（ａ）には、図１８（ａ）に示す従来のオフ
セット・ゲート構造のものの特性を併せて示す。図３（
ａ），（ｂ）に示すＩ−Ｖ特性は、Ｖｇを−２Ｖステッ
プで０Ｖから−１６Ｖまで変化させたときのドレイン電
流ＩＤ とドレイン電圧ＶＤ との特性を示している。 図３（ａ），（ｂ）を比較しても明らかなように、電流
立ち上がりは本実施例の２重オフセット構造とすること
により急峻となっており、電流駆動能力は向上し、オフ
セット領域１０３の抵抗成分はかなり低減できている。 また、オフセット領域の濃度を高くしているにもかかわ
らず、図４（ａ），（ｂ）に示す如く、従来構造に比べ
ドレイン耐圧は劣化しておらず、充分使用に耐え得るも
のである。
１．０×１０１８／ｃｍ３ の試料のＩ−Ｖ特性、ドレ
イン耐圧特性を各々図３（ｂ），図４（ｂ）に示す。な
お、各々図（ａ）には、図１８（ａ）に示す従来のオフ
セット・ゲート構造のものの特性を併せて示す。図３（
ａ），（ｂ）に示すＩ−Ｖ特性は、Ｖｇを−２Ｖステッ
プで０Ｖから−１６Ｖまで変化させたときのドレイン電
流ＩＤ とドレイン電圧ＶＤ との特性を示している。 図３（ａ），（ｂ）を比較しても明らかなように、電流
立ち上がりは本実施例の２重オフセット構造とすること
により急峻となっており、電流駆動能力は向上し、オフ
セット領域１０３の抵抗成分はかなり低減できている。 また、オフセット領域の濃度を高くしているにもかかわ
らず、図４（ａ），（ｂ）に示す如く、従来構造に比べ
ドレイン耐圧は劣化しておらず、充分使用に耐え得るも
のである。
【００２５】次に、Ｐ− オフセット領域１０３の濃度
、すなわち不純物ドーズ量の最適値について検討する。 図２（ｂ）に示す如く、不純物濃度を高く、すなわちド
ーズ量が多くなる程、移動度は向上し、電流駆動能力は
向上している。一方、図２（ａ）に示す如く、ドレイン
耐圧特性においては、ドーズ量が２重オフセット領域１
０５に対して少なすぎればＰ− オフセット領域１０３
が形成できず耐圧は低くなり、逆に多すぎればオフセッ
ト領域１０３の濃度は高くなり過ぎ、耐圧構造としての
オフセット効果が失われてしまうことになる。従って、
Ｐ− オフセット領域１０３の不純物ドーズ量には最適
値があることが考察される。次に、実際に試作した上述
の試料諸元を用いて、Ｐ− オフセット領域１０３の濃
度を変化させたとき、すなわちＮ− ２重オフセット領
域１０５へのＰ型不純物ドーズ量を変化させた場合のシ
ミュレーション結果を図５を用いて説明する。
、すなわち不純物ドーズ量の最適値について検討する。 図２（ｂ）に示す如く、不純物濃度を高く、すなわちド
ーズ量が多くなる程、移動度は向上し、電流駆動能力は
向上している。一方、図２（ａ）に示す如く、ドレイン
耐圧特性においては、ドーズ量が２重オフセット領域１
０５に対して少なすぎればＰ− オフセット領域１０３
が形成できず耐圧は低くなり、逆に多すぎればオフセッ
ト領域１０３の濃度は高くなり過ぎ、耐圧構造としての
オフセット効果が失われてしまうことになる。従って、
Ｐ− オフセット領域１０３の不純物ドーズ量には最適
値があることが考察される。次に、実際に試作した上述
の試料諸元を用いて、Ｐ− オフセット領域１０３の濃
度を変化させたとき、すなわちＮ− ２重オフセット領
域１０５へのＰ型不純物ドーズ量を変化させた場合のシ
ミュレーション結果を図５を用いて説明する。
【００２６】図５（ａ），（ｂ）はゲート電極、ソース
領域を基板（ＧＮＤ）電位として、ドレイン領域に−１
６Ｖの電位を印加した際の電界分布すなわち空乏層の拡
がりを示すシミュレーション結果図であり、図６はＰチ
ャネルトランジスタのＰ− オフセット濃度とドレイン
耐圧の関係を示す特性図である。図５（ａ）はオフセッ
ト領域１０３濃度が低い場合（Ｐ型不純物ドーズ量０．
８×１０１３ｄｏｓｅ）の空乏層の拡がりを示す図であ
る。この場合、オフセット領域１０３とドレイン領域１
０１との間に電界が集中しており、図５（ａ）中Ａ−Ａ
´間にてブレークダウンしている。シミュレーションに
よる計算耐圧は−１５．８Ｖである。 図５（ｂ）は
オフセット領域１０３濃度が高い場合（Ｐ型不純物ドー
ズ量２．０×１０１３ｄｏｓｅ）の空乏層の拡がりを示
す図である。この場合、オフセット領域１０３とゲート
電極との境界、ゲートエッジ部に電界が集中しており、
図５（ｂ）中Ｂ−Ｂ´間にてブレークダウンしている。 シミュレーションによる計算耐圧は−１４．５Ｖであっ
た。
領域を基板（ＧＮＤ）電位として、ドレイン領域に−１
６Ｖの電位を印加した際の電界分布すなわち空乏層の拡
がりを示すシミュレーション結果図であり、図６はＰチ
ャネルトランジスタのＰ− オフセット濃度とドレイン
耐圧の関係を示す特性図である。図５（ａ）はオフセッ
ト領域１０３濃度が低い場合（Ｐ型不純物ドーズ量０．
８×１０１３ｄｏｓｅ）の空乏層の拡がりを示す図であ
る。この場合、オフセット領域１０３とドレイン領域１
０１との間に電界が集中しており、図５（ａ）中Ａ−Ａ
´間にてブレークダウンしている。シミュレーションに
よる計算耐圧は−１５．８Ｖである。 図５（ｂ）は
オフセット領域１０３濃度が高い場合（Ｐ型不純物ドー
ズ量２．０×１０１３ｄｏｓｅ）の空乏層の拡がりを示
す図である。この場合、オフセット領域１０３とゲート
電極との境界、ゲートエッジ部に電界が集中しており、
図５（ｂ）中Ｂ−Ｂ´間にてブレークダウンしている。 シミュレーションによる計算耐圧は−１４．５Ｖであっ
た。
【００２７】以上より、Ｐ− オフセット領域１０３は
、Ｎ−２重オフセット領域１０５より導電型を反転させ
てＰ型領域とするとともにドレイン領域１０１より不純
物濃度を低く設定し、かつ、空乏層の拡がりが局所的に
集中しないように設計することが望まれる。次に、シミ
ュレーションにより得られたＰ− オフセット濃度とド
レイン耐圧との関係について図６を用いて説明する。諸
元は、上述の試料諸元を用いて、オフセット領域１０３
のＰ型不純物のドーズ量を変化させたものである（Ｎ−
２重オフセット領域１０５は濃度３×１０１７／ｃｍ
３ ）。 特性線Ａは、図５（ａ）に示すように、Ｐ− オフセッ
ト領域とドレイン領域との間のブレークダウンにより耐
圧が決定される特性線である。特性線Ｃは、図５（ｂ）
に示すように、ゲートエッジにてブレークダウンする場
合の特性線である。特性線Ｂは、該トランジスタをＬＯ
ＣＯＳによる厚いフィールド酸化膜（ＬＯＣＯＳ膜）で
囲んで形成した際、ドレイン領域からみてゲート電極と
は逆のＬＯＣＯＳ膜側エッジ部にてブレークダウンする
場合の特性線を示し、Ｐ−オフセット領域濃度には依存
していない。
、Ｎ−２重オフセット領域１０５より導電型を反転させ
てＰ型領域とするとともにドレイン領域１０１より不純
物濃度を低く設定し、かつ、空乏層の拡がりが局所的に
集中しないように設計することが望まれる。次に、シミ
ュレーションにより得られたＰ− オフセット濃度とド
レイン耐圧との関係について図６を用いて説明する。諸
元は、上述の試料諸元を用いて、オフセット領域１０３
のＰ型不純物のドーズ量を変化させたものである（Ｎ−
２重オフセット領域１０５は濃度３×１０１７／ｃｍ
３ ）。 特性線Ａは、図５（ａ）に示すように、Ｐ− オフセッ
ト領域とドレイン領域との間のブレークダウンにより耐
圧が決定される特性線である。特性線Ｃは、図５（ｂ）
に示すように、ゲートエッジにてブレークダウンする場
合の特性線である。特性線Ｂは、該トランジスタをＬＯ
ＣＯＳによる厚いフィールド酸化膜（ＬＯＣＯＳ膜）で
囲んで形成した際、ドレイン領域からみてゲート電極と
は逆のＬＯＣＯＳ膜側エッジ部にてブレークダウンする
場合の特性線を示し、Ｐ−オフセット領域濃度には依存
していない。
【００２８】図６より明らかなように、所望するドレイ
ン耐圧に対して、Ｐ− オフセット領域１０３を形成す
る際の不純物ドーズ量には最適な値があり、Ｎ− ２重
オフセット領域１０５の不純物濃度に対して最適な不純
物濃度となるようにドーズ量を決定することが望まれる
。図２４（ａ），（ｂ）はそれぞれＮチャネルトランジ
スタにおけるオフセット長ＯＬとしきい値電圧ＶＴ と
の関係図、及びオフセット長ＯＬとドレイン耐圧との関
係図である。図２５（ａ），（ｂ）はそれぞれＰチャネ
ルトランジスタにおけるオフセット長ＯＬとしきい値電
圧ＶＴ との関係図、及びオフセット長ＯＬとドレイン
耐圧との関係図である。尚、図２４及び図２５における
データは、ゲート幅ｗ＝６μｍ、ゲート長Ｌ＝２．６２
５μｍ、ドレイン電流ＩＤ ＝ＩμＡの条件にて試作し
た１０個のサンプルについて測定した結果の平均値及び
３σｎ−１ データである。図２４（ａ）及び図２５（
ａ）によりオフセット長を変化させてもしきい値ＶＴ
が変化しない事がわかる。又、図２４（ｂ）及び図２５
（ｂ）によりオフセット長が１．５μｍ以上になるとド
レイン耐圧がほぼ一定になるので耐圧設計がし易くなる
という効果がある。
ン耐圧に対して、Ｐ− オフセット領域１０３を形成す
る際の不純物ドーズ量には最適な値があり、Ｎ− ２重
オフセット領域１０５の不純物濃度に対して最適な不純
物濃度となるようにドーズ量を決定することが望まれる
。図２４（ａ），（ｂ）はそれぞれＮチャネルトランジ
スタにおけるオフセット長ＯＬとしきい値電圧ＶＴ と
の関係図、及びオフセット長ＯＬとドレイン耐圧との関
係図である。図２５（ａ），（ｂ）はそれぞれＰチャネ
ルトランジスタにおけるオフセット長ＯＬとしきい値電
圧ＶＴ との関係図、及びオフセット長ＯＬとドレイン
耐圧との関係図である。尚、図２４及び図２５における
データは、ゲート幅ｗ＝６μｍ、ゲート長Ｌ＝２．６２
５μｍ、ドレイン電流ＩＤ ＝ＩμＡの条件にて試作し
た１０個のサンプルについて測定した結果の平均値及び
３σｎ−１ データである。図２４（ａ）及び図２５（
ａ）によりオフセット長を変化させてもしきい値ＶＴ
が変化しない事がわかる。又、図２４（ｂ）及び図２５
（ｂ）によりオフセット長が１．５μｍ以上になるとド
レイン耐圧がほぼ一定になるので耐圧設計がし易くなる
という効果がある。
【００２９】次に、上記第１実施例をＣＭＯＳのＰチャ
ネルトランジスタに適用して２重オフセット構造とした
場合（図７参照）の製造方法を図８〜図１１を用いて説
明する。まず、Ｐ− 基板を用意し、このＰ− 基板の
主表面上に酸化膜を形成する。その後、後述するＮ−
ウェル１００を形成すべき領域上を選択的にレジストに
てマスクし、Ｐ− 基板内にボロン（Ｂ）を導入するこ
とによりＰ− ウェル２００を形成する。そして、この
Ｐ− ウェル２００上を選択的にレジストにてマスクし
、Ｐ− 基板内にリン（Ｐ）を導入することによりＮ−
ウェル１００を形成する。そうした上でドライブインを
行うことによりＰ− ウェル２００及びＮ− ウェル１
００の拡散深さを制御する。尚、図はこれらのＰ− ウ
ェル２００及びＮ− ウェル１００を選択的にぬき出し
て描いている。
ネルトランジスタに適用して２重オフセット構造とした
場合（図７参照）の製造方法を図８〜図１１を用いて説
明する。まず、Ｐ− 基板を用意し、このＰ− 基板の
主表面上に酸化膜を形成する。その後、後述するＮ−
ウェル１００を形成すべき領域上を選択的にレジストに
てマスクし、Ｐ− 基板内にボロン（Ｂ）を導入するこ
とによりＰ− ウェル２００を形成する。そして、この
Ｐ− ウェル２００上を選択的にレジストにてマスクし
、Ｐ− 基板内にリン（Ｐ）を導入することによりＮ−
ウェル１００を形成する。そうした上でドライブインを
行うことによりＰ− ウェル２００及びＮ− ウェル１
００の拡散深さを制御する。尚、図はこれらのＰ− ウ
ェル２００及びＮ− ウェル１００を選択的にぬき出し
て描いている。
【００３０】次に、いわゆるＬＯＣＯＳ酸化を行うこと
によりフィールド酸化膜３０１を形成する。その際に形
成した窒化膜及び前述のウェル領域を形成する前に形成
した酸化膜を除去し、３００Å〜４００Åの膜厚のゲー
ト酸化膜３００を形成する。次にＬＰＣＶＤ法により多
結晶シリコンを堆積し、パターニングすることによりゲ
ート電極３０２を形成し、このゲート電極３０２の表面
を酸化する。尚、必要に応じてチャネルストッパ領域１
０４，２０４を形成しておいても良い。
によりフィールド酸化膜３０１を形成する。その際に形
成した窒化膜及び前述のウェル領域を形成する前に形成
した酸化膜を除去し、３００Å〜４００Åの膜厚のゲー
ト酸化膜３００を形成する。次にＬＰＣＶＤ法により多
結晶シリコンを堆積し、パターニングすることによりゲ
ート電極３０２を形成し、このゲート電極３０２の表面
を酸化する。尚、必要に応じてチャネルストッパ領域１
０４，２０４を形成しておいても良い。
【００３１】次に、Ｎ− オフセット領域１０５，２０
３をゲート電極３０２と自己整合的に形成すべく、基板
全面にイオン注入（例えば隣、Ｐ）を行う。そして、接
合深さが後に形成するドレイン領域の接合深さより深く
なるように、活性化も兼ねて熱処理を行う。なお、この
熱処理はゲート電極３０２上に酸化膜を形成する熱処理
を兼ねてもよい。なお、イオン注入における加速電圧だ
けで接合深さがドレイン領域より深く設定できれば、こ
の限りではない。前述した試作デバイスは、隣（Ｐｈｏ
ｓ．）を９０ｋｅＶ，７×１０１２ｄｏｓｅイオン注入
したのち、１０００℃４０分の熱処理を行っている（図
８参照）。
３をゲート電極３０２と自己整合的に形成すべく、基板
全面にイオン注入（例えば隣、Ｐ）を行う。そして、接
合深さが後に形成するドレイン領域の接合深さより深く
なるように、活性化も兼ねて熱処理を行う。なお、この
熱処理はゲート電極３０２上に酸化膜を形成する熱処理
を兼ねてもよい。なお、イオン注入における加速電圧だ
けで接合深さがドレイン領域より深く設定できれば、こ
の限りではない。前述した試作デバイスは、隣（Ｐｈｏ
ｓ．）を９０ｋｅＶ，７×１０１２ｄｏｓｅイオン注入
したのち、１０００℃４０分の熱処理を行っている（図
８参照）。
【００３２】次に、Ｐ− オフセット領域１０３を形成
すべく、ホトレジストにより選択的に開口形成し、イオ
ン注入（例えばＢｏｒｏｎ）を行う（図９参照）。尚、
このホトレジスト形成工程は、レジストを全面に塗布し
た後に選択的に露光・現象を行うホト工程により行われ
る。Ｐ− オフセット領域１０３の接合深さがＮ− ２
重オフセット領域１０５より浅くなるよう加速電圧を設
定し、ドーズ量は導電型がＰ− に反転し、かつ、所望
のドレイン耐圧が得られるように設定する。前述した試
作デバイスは、ボロン（Ｂｏｒｏｎ）を３０ｋｅＶ，１
．６×１０１３ｄｏｓｅとし、活性化等熱処理を経て、
最終的には、Ｐ− オフセット領域１０３，Ｎ− ２重
オフセット領域１０５の接合深さはそれぞれ０．１μｍ
，０．３μｍ程度とした。
すべく、ホトレジストにより選択的に開口形成し、イオ
ン注入（例えばＢｏｒｏｎ）を行う（図９参照）。尚、
このホトレジスト形成工程は、レジストを全面に塗布し
た後に選択的に露光・現象を行うホト工程により行われ
る。Ｐ− オフセット領域１０３の接合深さがＮ− ２
重オフセット領域１０５より浅くなるよう加速電圧を設
定し、ドーズ量は導電型がＰ− に反転し、かつ、所望
のドレイン耐圧が得られるように設定する。前述した試
作デバイスは、ボロン（Ｂｏｒｏｎ）を３０ｋｅＶ，１
．６×１０１３ｄｏｓｅとし、活性化等熱処理を経て、
最終的には、Ｐ− オフセット領域１０３，Ｎ− ２重
オフセット領域１０５の接合深さはそれぞれ０．１μｍ
，０．３μｍ程度とした。
【００３３】次に、ＰチャネルトランジスタのＰ＋ ソ
ース・ドレイン領域１０２，１０１を形成すべく、ホト
レジストを選択露光し、イオン注入（例えばＢｏｒｏｎ
）を行い（図１０参照）、Ｎチャネルトランジスタも同
様に、Ｎ＋ ソース・ドレイン領域２０１，２０２を形
成すべくホトレジストを選択露光し、イオン注入（例え
ばヒ素、Ａｓ）する（図１１参照）。そして、活性化し
たのち、層間絶縁膜３０３、コンタクト穴開口，電極配
線３０４のパターニングを行なって、図７に示すＣＭＯ
Ｓが製造される。
ース・ドレイン領域１０２，１０１を形成すべく、ホト
レジストを選択露光し、イオン注入（例えばＢｏｒｏｎ
）を行い（図１０参照）、Ｎチャネルトランジスタも同
様に、Ｎ＋ ソース・ドレイン領域２０１，２０２を形
成すべくホトレジストを選択露光し、イオン注入（例え
ばヒ素、Ａｓ）する（図１１参照）。そして、活性化し
たのち、層間絶縁膜３０３、コンタクト穴開口，電極配
線３０４のパターニングを行なって、図７に示すＣＭＯ
Ｓが製造される。
【００３４】なお、Ｐ＋ ソース・ドレイン領域１０２
，１０１の接合深さは、０．２５μｍ程度とした。この
ように、上記製造方法によれば、Ｐチャネルトランジス
タのＮ− ２重オフセット領域１０５とＮチャネルトラ
ンジスタのＮ− オフセット領域２０３を同時に形成で
きるため、ホト工程３回、イオン注入工程４回で高耐圧
化されたＣＭＯＳが提供でき、上述の図２０〜図２３に
示すオフセット・ゲート構造の製造方法に比べ、ホト工
程回数を１回削減できる。
，１０１の接合深さは、０．２５μｍ程度とした。この
ように、上記製造方法によれば、Ｐチャネルトランジス
タのＮ− ２重オフセット領域１０５とＮチャネルトラ
ンジスタのＮ− オフセット領域２０３を同時に形成で
きるため、ホト工程３回、イオン注入工程４回で高耐圧
化されたＣＭＯＳが提供でき、上述の図２０〜図２３に
示すオフセット・ゲート構造の製造方法に比べ、ホト工
程回数を１回削減できる。
【００３５】また、ＣＭＯＳを構成する場合、一般に高
耐圧Ｐチャネルトランジスタの方が高耐圧Ｎチャネルト
ランジスタに比べて電流駆動能力は低く、トランジスタ
サイズを大きくすることにより、両トランジスタのバラ
ンスをとっているのが現状である。従って、上記第１実
施例の如く、ＣＭＯＳにおいてＰチャネルトランジスタ
を２重オフセット構造とすれば、トランジスタサイズを
小さくしても電流駆動能力を向上させることが可能であ
るため、小さいトランジスタサイズで両トランジスタの
ペア性がとれることとなり、集積化に有利となる。
耐圧Ｐチャネルトランジスタの方が高耐圧Ｎチャネルト
ランジスタに比べて電流駆動能力は低く、トランジスタ
サイズを大きくすることにより、両トランジスタのバラ
ンスをとっているのが現状である。従って、上記第１実
施例の如く、ＣＭＯＳにおいてＰチャネルトランジスタ
を２重オフセット構造とすれば、トランジスタサイズを
小さくしても電流駆動能力を向上させることが可能であ
るため、小さいトランジスタサイズで両トランジスタの
ペア性がとれることとなり、集積化に有利となる。
【００３６】次に、図１２〜図１７に本発明の他の実施
例の断面構造図を示す。図１２は、高耐圧用のＰ− オ
フセット領域１０３をドレイン領域１０１側のみならず
、ソース領域１０２側にも配置し、さらに、ソース・ド
レイン共にＮ− オフセット領域１０５により２重オフ
セット構造とした高耐圧Ｐチャネルトランジスタ例であ
る。
例の断面構造図を示す。図１２は、高耐圧用のＰ− オ
フセット領域１０３をドレイン領域１０１側のみならず
、ソース領域１０２側にも配置し、さらに、ソース・ド
レイン共にＮ− オフセット領域１０５により２重オフ
セット構造とした高耐圧Ｐチャネルトランジスタ例であ
る。
【００３７】図１３は、ドレイン領域１０１のＬＯＣＯ
Ｓ膜３０１エッジ部からのブークダウンを考慮して、Ｌ
ＯＣＯＳ膜３０１側にもＰ− オフセット領域１０３を
配設して、Ｎ− オフセット領域１０５により２重オフ
セット構造とした高耐圧Ｐチャネルトランジスタ例であ
る。 上述の種々の実施例においては、高耐圧Ｐチャネルトラ
ンジスタに２重オフセット構造を適用した例を示したが
、高耐圧Ｎチャネルトランジスタにも適用することがで
きる。例えば、ＥＰＲＯＭ等不揮発性メモリの書き込み
回路においては、高耐圧Ｎチャネルトランジスタの電流
駆動能力を高くすれば、書き込み特性が向上することが
提唱されており、その点においても２重オフセット構造
は有利である。尚、ＥＰＲＯＭやＥＥＰＲＯＭ用の高耐
圧トランジスタとしては信号の書き込み電圧が１２±０
．５Ｖであるので一般に１８Ｖ以上の耐圧が要求される
。
Ｓ膜３０１エッジ部からのブークダウンを考慮して、Ｌ
ＯＣＯＳ膜３０１側にもＰ− オフセット領域１０３を
配設して、Ｎ− オフセット領域１０５により２重オフ
セット構造とした高耐圧Ｐチャネルトランジスタ例であ
る。 上述の種々の実施例においては、高耐圧Ｐチャネルトラ
ンジスタに２重オフセット構造を適用した例を示したが
、高耐圧Ｎチャネルトランジスタにも適用することがで
きる。例えば、ＥＰＲＯＭ等不揮発性メモリの書き込み
回路においては、高耐圧Ｎチャネルトランジスタの電流
駆動能力を高くすれば、書き込み特性が向上することが
提唱されており、その点においても２重オフセット構造
は有利である。尚、ＥＰＲＯＭやＥＥＰＲＯＭ用の高耐
圧トランジスタとしては信号の書き込み電圧が１２±０
．５Ｖであるので一般に１８Ｖ以上の耐圧が要求される
。
【００３８】図１４に上記第１実施例に対応してＮチャ
ネルトランジスタに適用した例、図１５，１６には上述
の図１２，１３に対応してＮチャネルトランジスタに適
用した例を示す。なお、図中、２０５はＰ− ２重オフ
セット領域である。また、上述した種々の実施例におい
ては、高耐圧用のＰ− あるいはＮ− オフセット領域
１０３，２０３のみならず高濃度ソース・ドレイン領域
も２重オフセット領域１０５，２０５にて囲むような構
造としているが、例えばＰチャネルトランジスタを例に
とれば、図１７に示す如く、Ｐ− オフセット領域１０
３のみを囲む構造としてもドレイン耐圧を確保するとと
もに電流駆動能力を向上させることができる。尚、この
図１７に示すように２重オフセット領域１０５がＰ−
オフセット領域１０３のみを囲む構造とした場合には、
耐圧設計を行う際に、Ｐ− オフセット領域１０３と２
重オフセット領域１０５との不純物濃度の関係、ドレイ
ン領域１０１と２重オフセット領域１０５との不純物濃
度の関係、ドレイン領域１０１とＮ型Ｓｉ基板１００と
の不純物濃度の関係の全てを考慮しなければならないが
、図１に示す構造のように２重オフセット領域１０５が
ドレイン領域１０１をも囲むようにする場合には、Ｐ−
オフセット領域１０３と２重オフセット領域１０５と
の不純物濃度の関係及びドレイン領域１０１と２重オフ
セット領域１０５との不純物濃度の関係を考慮しさえす
れば良いので、その分耐圧設計がし易くなるという効果
がある。
ネルトランジスタに適用した例、図１５，１６には上述
の図１２，１３に対応してＮチャネルトランジスタに適
用した例を示す。なお、図中、２０５はＰ− ２重オフ
セット領域である。また、上述した種々の実施例におい
ては、高耐圧用のＰ− あるいはＮ− オフセット領域
１０３，２０３のみならず高濃度ソース・ドレイン領域
も２重オフセット領域１０５，２０５にて囲むような構
造としているが、例えばＰチャネルトランジスタを例に
とれば、図１７に示す如く、Ｐ− オフセット領域１０
３のみを囲む構造としてもドレイン耐圧を確保するとと
もに電流駆動能力を向上させることができる。尚、この
図１７に示すように２重オフセット領域１０５がＰ−
オフセット領域１０３のみを囲む構造とした場合には、
耐圧設計を行う際に、Ｐ− オフセット領域１０３と２
重オフセット領域１０５との不純物濃度の関係、ドレイ
ン領域１０１と２重オフセット領域１０５との不純物濃
度の関係、ドレイン領域１０１とＮ型Ｓｉ基板１００と
の不純物濃度の関係の全てを考慮しなければならないが
、図１に示す構造のように２重オフセット領域１０５が
ドレイン領域１０１をも囲むようにする場合には、Ｐ−
オフセット領域１０３と２重オフセット領域１０５と
の不純物濃度の関係及びドレイン領域１０１と２重オフ
セット領域１０５との不純物濃度の関係を考慮しさえす
れば良いので、その分耐圧設計がし易くなるという効果
がある。
【００３９】上述の説明では、ゲート絶縁膜として酸化
膜を形成するＭＯＳトランジスタに本発明に採用した例
を示したが、本発明はゲート絶縁膜として窒化膜等の他
の絶縁膜を形成したＭＩＳトランジスタに採用可能であ
る。
膜を形成するＭＯＳトランジスタに本発明に採用した例
を示したが、本発明はゲート絶縁膜として窒化膜等の他
の絶縁膜を形成したＭＩＳトランジスタに採用可能であ
る。
【図１】本発明第１実施例を適用したＰチャネルトラン
ジスタの断面構造図である。
ジスタの断面構造図である。
【図２】図（ａ）は図１に示すもののドレイン耐圧を示
す特性図、図（ｂ）は図１に示すものの移動度を示す特
性図である。
す特性図、図（ｂ）は図１に示すものの移動度を示す特
性図である。
【図３】図（ａ）は従来構造のＩ−Ｖ特性図、図（ｂ）
は、第１実施例構造のＩ−Ｖ特性図である。
は、第１実施例構造のＩ−Ｖ特性図である。
【図４】図（ａ）は従来構造のドレイン耐圧特性図、図
（ｂ）は、第１実施例構造のドレイン耐圧特性図である
。
（ｂ）は、第１実施例構造のドレイン耐圧特性図である
。
【図５】図（ａ），（ｂ）は共に第１実施例における電
界分布を示すシミュレーション結果図である。
界分布を示すシミュレーション結果図である。
【図６】ドレイン耐圧特性図である。
【図７】第１実施例をＣＭＯＳデバイスに適用した断面
構造図である。
構造図である。
【図８】図７に示すものの製造工程を説明するための断
面構造図である。
面構造図である。
【図９】図７に示すものの製造工程を説明するための断
面構造図である。
面構造図である。
【図１０】図７に示すものの製造工程を説明するための
断面構造図である。
断面構造図である。
【図１１】図７に示すものの製造工程を説明するための
断面構造図である。
断面構造図である。
【図１２】本発明の他の実施例を示す断面構造図である
。
。
【図１３】本発明の他の実施例を示す断面構造図である
。
。
【図１４】本発明の他の実施例を示す断面構造図である
。
。
【図１５】本発明の他の実施例を示す断面構造図である
。
。
【図１６】本発明の他の実施例を示す断面構造図である
。
。
【図１７】本発明の他の実施例を示す断面構造図である
。
。
【図１８】図（ａ）は従来の耐圧構造を示す縦断構造図
、図（ｂ）はその等価回路図である。
、図（ｂ）はその等価回路図である。
【図１９】図１８の従来構造をＣＭＯＳデバイスに適用
した断面構造図である。
した断面構造図である。
【図２０】図１９に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図２１】図１９に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図２２】図１９に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図２３】図１９に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図２４】図（ａ）はＮチャネルトランジスタのオフセ
ット長としきい値電圧との関係図、図（ｂ）はオフセッ
ト長とドレイン耐圧との関係図である。
ット長としきい値電圧との関係図、図（ｂ）はオフセッ
ト長とドレイン耐圧との関係図である。
【図２５】図（ａ）はＰチャネルトランジスタのオフセ
ット長としきい値電圧との関係図、図（ｂ）はオフセッ
ト長とドレイン耐圧との関係図である。
ット長としきい値電圧との関係図、図（ｂ）はオフセッ
ト長とドレイン耐圧との関係図である。
１０１ ドレイン領域
１０２ ソース領域
１０３ オフセット領域
１０５ ２重オフセット領域
３０２ ゲート電極
Claims (2)
- 【請求項１】 第１導電型の半導体基板の一主面に、
第２導電型の所定の不純物濃度を有するソースおよびド
レイン領域を備え、絶縁膜を介して配設されたゲートに
よって導通制御されるＭＩＳ構造のトランジスタであっ
て、前記ドレイン領域の前記ゲートのエッジ部における
電界集中を抑制すべく、前記ゲートエッジ部と前記ドレ
イン領域との間に配設された前記ドレイン領域より低い
不純物濃度の第２導電型のオフセット領域と、このオフ
セット領域より広く、かつ、深い拡散深さを有して、該
オフセット領域を囲うようにして形成された第１導電型
で前記半導体基板よりも高い不純物濃度を有する２重オ
フセット領域とを具備することを特徴とする高耐圧ＭＩ
Ｓトランジスタ。 - 【請求項２】 基板に配設された第１導電型の第１半
導体領域と、前記基板に配設された第２導電型の第２半
導体領域との双方に対応して絶縁膜を形成するとともに
該絶縁膜を介してゲートを各々形成して、前記第１およ
び第２半導体領域の各々に、各々の前記ゲートと自己整
合的に、前記ゲートの両側に第１導電型で所定の拡散深
さを有し、かつ、前記第１半導体領域よりも不純物濃度
の高い第１拡散領域を形成する第１の工程と、前記第１
半導体領域に形成された少なくとも一方の前記第１拡散
領域を２重オフセット領域として、この２重オフセット
領域内に、選択的に、前記第１拡散領域の拡散深さより
浅い拡散深さを有して前記２重オフセット領域で囲まれ
るように、第２導電型で所定の不純物濃度のオフセット
領域を形成する第２の工程と、前記第１半導体領域に選
択的に、前記ゲートとの間に前記オフセット領域を携さ
えるようにして、第２導電型で、かつ、前記オフセット
領域よりも高不純物濃度のドレイン領域を形成するとと
もに、前記第１半導体領域の他方の前記第１拡散領域側
にも第２導電型のソース領域を形成する第３の工程と、
前記第２半導体領域に選択的に、第１導電型で前記第１
拡散領域よりも高不純物濃度のドレイン領域及びソース
領域を形成する第４の工程とを含むことを特徴とする相
補型トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005974A JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
| US07/680,148 US5216272A (en) | 1990-04-13 | 1991-04-03 | High withstanding voltage MIS transistor |
| DE4112072A DE4112072C2 (de) | 1990-04-13 | 1991-04-12 | MIS-Transistor mit hoher Stehspannung und Verfahren zu seiner Herstellung |
| US08/047,543 US5342802A (en) | 1990-04-13 | 1993-02-24 | Method of manufacturing a complementary MIS transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9789890 | 1990-04-13 | ||
| JP2-97898 | 1990-04-13 | ||
| JP3005974A JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212465A true JPH04212465A (ja) | 1992-08-04 |
| JP2545762B2 JP2545762B2 (ja) | 1996-10-23 |
Family
ID=26340020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005974A Expired - Lifetime JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5216272A (ja) |
| JP (1) | JP2545762B2 (ja) |
| DE (1) | DE4112072C2 (ja) |
Cited By (1)
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| JP2008507140A (ja) * | 2004-07-15 | 2008-03-06 | フェアチャイルド・セミコンダクター・コーポレーション | 非対称なヘテロドープされた高電圧のｍｏｓｆｅｔ（ａｈ２ｍｏｓ） |
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