JPH11214534A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11214534A JPH11214534A JP10011325A JP1132598A JPH11214534A JP H11214534 A JPH11214534 A JP H11214534A JP 10011325 A JP10011325 A JP 10011325A JP 1132598 A JP1132598 A JP 1132598A JP H11214534 A JPH11214534 A JP H11214534A
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- mos transistor
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Links
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 インバータを連結してなるインバータチェイ
ン回路のソース配線を多層配線とし、回路の微細化を達
成する。 【解決手段】 n段目インバータの出力部をチタン等の
高融点金属で形成し、ドレイン配線と、n+1段目インバ
ータの入力部のゲート電極への接続を高融点金属とポリ
シリコンとのシリサイドとする。これによって、ソース
領域配線をゲート電極及びドレイン領域の上方に配置す
ることができ、また、コンタクトの個数を減らすことが
でき、インバータチェインの微細化を達成できる。
ン回路のソース配線を多層配線とし、回路の微細化を達
成する。 【解決手段】 n段目インバータの出力部をチタン等の
高融点金属で形成し、ドレイン配線と、n+1段目インバ
ータの入力部のゲート電極への接続を高融点金属とポリ
シリコンとのシリサイドとする。これによって、ソース
領域配線をゲート電極及びドレイン領域の上方に配置す
ることができ、また、コンタクトの個数を減らすことが
でき、インバータチェインの微細化を達成できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、さらに詳しく言えば、MO
Sトランジスタを組み合わせてなるインバータ回路を、
多段に連結してなるインバータチェインの微細化に関す
るものである。
製造方法に関するものであり、さらに詳しく言えば、MO
Sトランジスタを組み合わせてなるインバータ回路を、
多段に連結してなるインバータチェインの微細化に関す
るものである。
【０００２】
【従来の技術】インバータ回路は否定の論理回路であ
り、二つのトランジスタを組み合わせて構成することが
できる。このインバータ回路を１０段乃至２０段程度の
多段に連結することによって、遅延（delay）回路とし
たり、数段連結することによって、バッファ回路として
用いることがある。この様に連結したインバータ回路を
インバータチェインと呼ぶ。インバータチェインの等価
回路を図８に示す。各段のインバータ回路はゲート電極
を互いに接続したnチャネルMOSトランジスタ（以降n-MO
Sと記す）とpチャネルMOSトランジスタ（以降p-MOSと記
す）よりなり、それぞれのドレイン領域は互いに配線に
よって接続され、次段のインバータのゲート電極と接続
されている。入力信号は１段目のゲート電極に入力さ
れ、出力信号は最後段のドレイン領域より出力される。
各段のn-MOSのソース拡散層領域はそれぞれ配線によっ
て接続され、接地電圧Vssが印加される。各段のp-MOSの
ソース拡散層領域は、それぞれ配線によって接続され、
電源電圧Vccが印加される。
り、二つのトランジスタを組み合わせて構成することが
できる。このインバータ回路を１０段乃至２０段程度の
多段に連結することによって、遅延（delay）回路とし
たり、数段連結することによって、バッファ回路として
用いることがある。この様に連結したインバータ回路を
インバータチェインと呼ぶ。インバータチェインの等価
回路を図８に示す。各段のインバータ回路はゲート電極
を互いに接続したnチャネルMOSトランジスタ（以降n-MO
Sと記す）とpチャネルMOSトランジスタ（以降p-MOSと記
す）よりなり、それぞれのドレイン領域は互いに配線に
よって接続され、次段のインバータのゲート電極と接続
されている。入力信号は１段目のゲート電極に入力さ
れ、出力信号は最後段のドレイン領域より出力される。
各段のn-MOSのソース拡散層領域はそれぞれ配線によっ
て接続され、接地電圧Vssが印加される。各段のp-MOSの
ソース拡散層領域は、それぞれ配線によって接続され、
電源電圧Vccが印加される。
【０００３】次にMOSトランジスタを用いたインバータ
チェイン回路の平面図を図９（a）に示す。また、図９
（a）における回路のＡ−Ａ'断面図を図９（b）に示
す。半導体基板５１の表面の所定領域にSiO2よりなる素
子分離膜５２がある。素子分離膜５２の形成されていな
い半導体基板５１表面は活性領域となっている。図中
の、紙面上側の半導体基板５１表面には、n型の不純物
が添加されており、nウエル５３が形成されている。紙
面下側の半導体基板５１表面には、p型の不純物が添加
されており、pウエル５４が形成されている。活性領域
上方に、ゲート絶縁膜５５を介して、ポリシリコンより
なるゲート電極５６があり、ゲート電極５６はnウエル
上の活性領域とpウエル上の活性領域の、二つの活性領
域にまたがって延在し、入力もしくは前段との接続のた
めの接続部５６aを有する。半導体基板５１のnウエル５
３上にはp型の不純物が添加されたソース領域５７及び
ドレイン領域５８があり、pウエル５４上には、n型の不
純物が添加されたソース領域５７及びドレイン領域５８
がある。全面にSiO2及びSOG（Spin On Grass）等よりな
る層間絶縁膜５９が形成されている。nウエル５３上の
ソース領域５７は、層間絶縁膜５９上に活性領域を迂回
して形成された、Al合金よりなる電源電圧Vccに接続さ
れたソース配線６０に、コンタクト６２を介して接続さ
れており、pウエル５４上のソース領域５７は同じく接
地電圧Vssに接続されたソース配線６１に、それぞれ接
続されている。ドレイン領域５８は、層間絶縁膜５９上
に形成されたAl合金よりなるドレイン配線６３にコンタ
クト６４を介して接続されており、ドレイン配線６３は
さらに、コンタクト６５を介して前記ゲート電極５６の
接続部５６aと接続されている。最終段の配線から出力
がなされる。
チェイン回路の平面図を図９（a）に示す。また、図９
（a）における回路のＡ−Ａ'断面図を図９（b）に示
す。半導体基板５１の表面の所定領域にSiO2よりなる素
子分離膜５２がある。素子分離膜５２の形成されていな
い半導体基板５１表面は活性領域となっている。図中
の、紙面上側の半導体基板５１表面には、n型の不純物
が添加されており、nウエル５３が形成されている。紙
面下側の半導体基板５１表面には、p型の不純物が添加
されており、pウエル５４が形成されている。活性領域
上方に、ゲート絶縁膜５５を介して、ポリシリコンより
なるゲート電極５６があり、ゲート電極５６はnウエル
上の活性領域とpウエル上の活性領域の、二つの活性領
域にまたがって延在し、入力もしくは前段との接続のた
めの接続部５６aを有する。半導体基板５１のnウエル５
３上にはp型の不純物が添加されたソース領域５７及び
ドレイン領域５８があり、pウエル５４上には、n型の不
純物が添加されたソース領域５７及びドレイン領域５８
がある。全面にSiO2及びSOG（Spin On Grass）等よりな
る層間絶縁膜５９が形成されている。nウエル５３上の
ソース領域５７は、層間絶縁膜５９上に活性領域を迂回
して形成された、Al合金よりなる電源電圧Vccに接続さ
れたソース配線６０に、コンタクト６２を介して接続さ
れており、pウエル５４上のソース領域５７は同じく接
地電圧Vssに接続されたソース配線６１に、それぞれ接
続されている。ドレイン領域５８は、層間絶縁膜５９上
に形成されたAl合金よりなるドレイン配線６３にコンタ
クト６４を介して接続されており、ドレイン配線６３は
さらに、コンタクト６５を介して前記ゲート電極５６の
接続部５６aと接続されている。最終段の配線から出力
がなされる。
【０００４】
【発明が解決しようとする課題】従来のインバータチェ
インは、ソース配線及びドレイン配線に１層のAl配線を
用いているため、これらの配線は互いに交差して配置す
ることができず、トランジスタを迂回してパターニング
しなければならない。また、各配線は絶縁のために他の
配線とは一定の距離を置いて形成する必要があった。さ
らにまた、各配線は電気抵抗を低減するために一定以上
の太さが必要である。これらの点は、素子の微細化の観
点から問題となっていた。
インは、ソース配線及びドレイン配線に１層のAl配線を
用いているため、これらの配線は互いに交差して配置す
ることができず、トランジスタを迂回してパターニング
しなければならない。また、各配線は絶縁のために他の
配線とは一定の距離を置いて形成する必要があった。さ
らにまた、各配線は電気抵抗を低減するために一定以上
の太さが必要である。これらの点は、素子の微細化の観
点から問題となっていた。
【０００５】ところで、種々の素子でAl配線を多層化し
て面積を縮小する技術が提案されている。例えばソース
配線６０、ソース配線６１とドレイン配線のAl配線を多
層化することによって、配線を交差して配置できるた
め、素子の縮小化に寄与することができる。インバータ
チェインのAl配線を単純に多層化した場合、図１０に示
すようになる。ソース配線６１のコンタクトプラグ７０
は、半導体基板５１表面に形成されたソース領域５７に
とらなければならないため、コンタクトプラグ７０のア
スペクト比、即ちコンタクト開口部の面積と深さの比が
大きくなってしまい、Al等の金属をスパッタ法を用いて
コンタクトプラグ７０を形成しようとしても、コンタク
トホール内にボイドが形成されてしまい、良好な接続を
得ることが困難であるという問題が生じていた。
て面積を縮小する技術が提案されている。例えばソース
配線６０、ソース配線６１とドレイン配線のAl配線を多
層化することによって、配線を交差して配置できるた
め、素子の縮小化に寄与することができる。インバータ
チェインのAl配線を単純に多層化した場合、図１０に示
すようになる。ソース配線６１のコンタクトプラグ７０
は、半導体基板５１表面に形成されたソース領域５７に
とらなければならないため、コンタクトプラグ７０のア
スペクト比、即ちコンタクト開口部の面積と深さの比が
大きくなってしまい、Al等の金属をスパッタ法を用いて
コンタクトプラグ７０を形成しようとしても、コンタク
トホール内にボイドが形成されてしまい、良好な接続を
得ることが困難であるという問題が生じていた。
【０００６】従って、上記の問題を回避するためには、
コンタクトプラグを形成する際にはコンタクトホールの
大きさを確保する必要があることに加えて、コンタクト
ホールの形成位置の誤差のためのマージンを確保する必
要があり、インバータチェイン回路の微細化の観点から
問題となっていた。
コンタクトプラグを形成する際にはコンタクトホールの
大きさを確保する必要があることに加えて、コンタクト
ホールの形成位置の誤差のためのマージンを確保する必
要があり、インバータチェイン回路の微細化の観点から
問題となっていた。
【０００７】
【課題を解決するための手段】本発明は上記の問題に鑑
みて成されたものであり、n段目インバータの出力部を
チタン等の高融点金属で形成し、ドレイン配線と、n+1
段目インバータの入力部のゲート電極への接続を高融点
金属とポリシリコンとのシリサイドとし、ソース領域の
配線をゲート電極及びドレイン領域の上方に配置するこ
とによって、インバータチェイン回路の微細化を達成す
るものである。また、コンタクトの個数を減らすことに
よって、インバータチェイン回路の微細化を達成するも
のである。
みて成されたものであり、n段目インバータの出力部を
チタン等の高融点金属で形成し、ドレイン配線と、n+1
段目インバータの入力部のゲート電極への接続を高融点
金属とポリシリコンとのシリサイドとし、ソース領域の
配線をゲート電極及びドレイン領域の上方に配置するこ
とによって、インバータチェイン回路の微細化を達成す
るものである。また、コンタクトの個数を減らすことに
よって、インバータチェイン回路の微細化を達成するも
のである。
【０００８】
【発明の実施の形態】以下に本発明の１実施の形態につ
いて説明する。本実施形態のインバータチェインの回路
の平面図を図１（a）に示す。また、図（a）における回
路のＡ−Ａ'断面図を図１（b）に示す。半導体基板１の
表面の所定領域にSiO2よりなる素子分離膜２がある。素
子分離膜２の形成されていない半導体基板１は活性領域
となっている。図中の、紙面上側の半導体基板１表面に
は、n型の不純物が添加されており、nウエル３が形成さ
れている。紙面下側の半導体基板１表面には、p型の不
純物が添加されており、pウエル４が形成されている。p
ウエル４とnウエル３とはそれぞれ一列に並んでおり、
並ぶ個数は所望する出力電圧や遅延時間によって異な
る。活性領域上方に、ゲート絶縁膜５を介して、ポリシ
リコンよりなるゲート電極７があり、ゲート電極７はn
ウエル上の活性領域とpウエル上の活性領域の、二つの
活性領域にまたがって延在している。半導体基板１のn
ウエル３上にはp型の不純物が添加されたソース領域８
及びドレイン領域９があり、pウエル４上には、n型の不
純物が添加されたソース領域８及びドレイン領域９があ
る。全面にSiO2及びSOG（Spin On Grass）等よりなる層
間絶縁膜１３が形成されている。nウエル３上のソース
領域８は層間絶縁膜１３上に形成されたAl合金よりなる
Vccに接続されたソース配線１５に、コンタクトを介し
て接続され、pウエル４上のソース領域８は同様にVssに
接続されたソース配線１６に接続されている。ソース配
線１５はnウエル上の、ソース配線１６はpウエル上の、
それぞれソース領域８とドレイン領域９及びゲート電極
７の上方に形成されている。ドレイン領域９は、半導体
基板１上に形成された例えばチタン等の高融点金属より
なるドレイン配線１１に接続されており、接続箇所はチ
タンと半導体基板１のポリシリコンとが反応したシリサ
イドによって形成されている。チタン配線はさらに、前
記ゲート電極の接続部とシリサイドで接続されている。
最終段のチタン配線から出力がなされる。
いて説明する。本実施形態のインバータチェインの回路
の平面図を図１（a）に示す。また、図（a）における回
路のＡ−Ａ'断面図を図１（b）に示す。半導体基板１の
表面の所定領域にSiO2よりなる素子分離膜２がある。素
子分離膜２の形成されていない半導体基板１は活性領域
となっている。図中の、紙面上側の半導体基板１表面に
は、n型の不純物が添加されており、nウエル３が形成さ
れている。紙面下側の半導体基板１表面には、p型の不
純物が添加されており、pウエル４が形成されている。p
ウエル４とnウエル３とはそれぞれ一列に並んでおり、
並ぶ個数は所望する出力電圧や遅延時間によって異な
る。活性領域上方に、ゲート絶縁膜５を介して、ポリシ
リコンよりなるゲート電極７があり、ゲート電極７はn
ウエル上の活性領域とpウエル上の活性領域の、二つの
活性領域にまたがって延在している。半導体基板１のn
ウエル３上にはp型の不純物が添加されたソース領域８
及びドレイン領域９があり、pウエル４上には、n型の不
純物が添加されたソース領域８及びドレイン領域９があ
る。全面にSiO2及びSOG（Spin On Grass）等よりなる層
間絶縁膜１３が形成されている。nウエル３上のソース
領域８は層間絶縁膜１３上に形成されたAl合金よりなる
Vccに接続されたソース配線１５に、コンタクトを介し
て接続され、pウエル４上のソース領域８は同様にVssに
接続されたソース配線１６に接続されている。ソース配
線１５はnウエル上の、ソース配線１６はpウエル上の、
それぞれソース領域８とドレイン領域９及びゲート電極
７の上方に形成されている。ドレイン領域９は、半導体
基板１上に形成された例えばチタン等の高融点金属より
なるドレイン配線１１に接続されており、接続箇所はチ
タンと半導体基板１のポリシリコンとが反応したシリサ
イドによって形成されている。チタン配線はさらに、前
記ゲート電極の接続部とシリサイドで接続されている。
最終段のチタン配線から出力がなされる。
【０００９】次に、本実施形態のインバータチェインの
製造方法について図２〜図６を用いて説明する。尚、図
２〜図６において、図（a）は回路の平面図を表し、図
（b）は回路の図（a）におけるＡ−Ａ'断面図を表して
いる。 工程１：図２に示すように、半導体基板１上にSiO2より
なる素子分離膜２をLOCOS法を用いてを形成する。素子
分離膜２にはトランジスタを形成する領域に開口部が形
成されている。次に、図（a）の上半分に当たる領域に
図示しないマスクを形成し、紙面下段の開口部にボロン
などのp型イオンを注入して、pウエル４を形成する。マ
スクを除去した後、同様にして、上段の開口部にリンも
しくはヒ素などのn型イオンを注入して、nウエル３を形
成する。次に全面に例えば厚さ100ÅのSiO2よりなるゲ
ート絶縁膜５を熱酸化法を用いて形成する。 工程２：図３に示すように、全面にポリシリコン膜をCV
D（Chemical Vapor Deposition）法を用いて厚さ1500Å
に形成し、全面にn型イオンを注入して導電膜６を形成
する。 工程３：図４に示すように、導電膜６をパターニングし
て、ゲート電極７を形成する。次に、ゲート電極７をマ
スクとして、上段のウエルにp型イオンを、下段のウエ
ルにn型イオンをそれぞれ注入して、ソース領域８、ド
レイン領域９を形成する。次に、全面にCVD法を用いて
厚さ1500ÅのSiO2膜を形成し、これを全面エッチバック
することによってサイドウォール１０を形成する。ただ
し、図（a）では、簡単のため、サイドウォール１０は
省略する。 工程４：図５に示すように、CVD法を用いて全面に厚さ5
00Åのチタン膜を形成し、温度800℃、30秒間程度のア
ニール処理を行う。これによって、ポリシリコン上のチ
タン膜、即ち、ゲート電極７上及びソース領域８ドレイ
ン領域９上のチタン膜がチタンシリサイド膜１２とな
る。次にドレイン配線１１となる、点でハッチングした
領域にマスクを形成する。次に、SCl等のウェットエッ
チによってシリサイドとなっていないチタンを除去し、
その後上記マスクを除去する。以上により、図５に斜線
で示した領域にチタンよりなるドレイン配線１１及びチ
タンシリサイド膜１２が形成される。 工程５：図６に示すように、CVD法を用いて全面にSiO2
膜を厚さ5000Åに、さらにSOG膜を2000Å形成して、層
間絶縁膜１３を形成する。ソース領域８の上方の層間絶
縁膜１３にコンタクトホールを形成し、スパッタ法を用
いてAlよりなるコンタクトプラグ１４を形成する。次に
スパッタ法を用いて全面にAl膜を形成し、これをパター
ニングして、Vcc配線１５及びVss配線１６を形成する。 以上のようにして多層配線のインバータチェインが形成
される。
製造方法について図２〜図６を用いて説明する。尚、図
２〜図６において、図（a）は回路の平面図を表し、図
（b）は回路の図（a）におけるＡ−Ａ'断面図を表して
いる。 工程１：図２に示すように、半導体基板１上にSiO2より
なる素子分離膜２をLOCOS法を用いてを形成する。素子
分離膜２にはトランジスタを形成する領域に開口部が形
成されている。次に、図（a）の上半分に当たる領域に
図示しないマスクを形成し、紙面下段の開口部にボロン
などのp型イオンを注入して、pウエル４を形成する。マ
スクを除去した後、同様にして、上段の開口部にリンも
しくはヒ素などのn型イオンを注入して、nウエル３を形
成する。次に全面に例えば厚さ100ÅのSiO2よりなるゲ
ート絶縁膜５を熱酸化法を用いて形成する。 工程２：図３に示すように、全面にポリシリコン膜をCV
D（Chemical Vapor Deposition）法を用いて厚さ1500Å
に形成し、全面にn型イオンを注入して導電膜６を形成
する。 工程３：図４に示すように、導電膜６をパターニングし
て、ゲート電極７を形成する。次に、ゲート電極７をマ
スクとして、上段のウエルにp型イオンを、下段のウエ
ルにn型イオンをそれぞれ注入して、ソース領域８、ド
レイン領域９を形成する。次に、全面にCVD法を用いて
厚さ1500ÅのSiO2膜を形成し、これを全面エッチバック
することによってサイドウォール１０を形成する。ただ
し、図（a）では、簡単のため、サイドウォール１０は
省略する。 工程４：図５に示すように、CVD法を用いて全面に厚さ5
00Åのチタン膜を形成し、温度800℃、30秒間程度のア
ニール処理を行う。これによって、ポリシリコン上のチ
タン膜、即ち、ゲート電極７上及びソース領域８ドレイ
ン領域９上のチタン膜がチタンシリサイド膜１２とな
る。次にドレイン配線１１となる、点でハッチングした
領域にマスクを形成する。次に、SCl等のウェットエッ
チによってシリサイドとなっていないチタンを除去し、
その後上記マスクを除去する。以上により、図５に斜線
で示した領域にチタンよりなるドレイン配線１１及びチ
タンシリサイド膜１２が形成される。 工程５：図６に示すように、CVD法を用いて全面にSiO2
膜を厚さ5000Åに、さらにSOG膜を2000Å形成して、層
間絶縁膜１３を形成する。ソース領域８の上方の層間絶
縁膜１３にコンタクトホールを形成し、スパッタ法を用
いてAlよりなるコンタクトプラグ１４を形成する。次に
スパッタ法を用いて全面にAl膜を形成し、これをパター
ニングして、Vcc配線１５及びVss配線１６を形成する。 以上のようにして多層配線のインバータチェインが形成
される。
【００１０】以下に本発明の第２の実施形態について説
明する。 工程１乃至工程２：第１の製法の工程１乃至工程２と同
様である。 工程３：図７に示すように、導電膜６をパターニングし
て、ゲート電極７及びドレイン配線１１を形成する。次
に、第１の製造方法の工程３と同様に、ソース領域８、
ドレイン領域９を形成し、サイドウォール１０を形成す
る。 工程４：第１の製造方法と同様に、CVD法を用いて全面
に厚さ500Åのチタン膜を形成し、温度800℃、30秒間程
度のアニール処理を行う。これによって、ポリシリコン
上のチタン膜、即ち、ゲート電極７上及びソース領域
８、ドレイン領域９、ドレイン配線１１上のチタン膜が
チタンシリサイド膜１２となる。次に第１の製造方法と
同様に、シリサイドとなっていないチタンを除去する。
以上により、図５に斜線で示した領域にチタンよりなる
ドレイン配線１１及びチタンシリサイド膜１２が形成さ
れる。本製造方法によれば、第１の製造方法でドレイン
配線１１を形成するために用いたマスクが不要であり、
工程数が削減できる。ただし、ドレイン配線１１のポリ
シリコンに不純物を添加すると、p-MOSもしくはn-MOSの
いずれかのドレイン領域でp-n接合が形成されるため、
そこに導電性がなくなってしまう。従って、ドレイン領
域８とドレイン配線１１のポリシリコンとが重なる領域
は、接続が得られる範囲でなるべく小さくとる必要があ
る。 工程５：第１の製造方法の工程５と同様である。 以上のようにして多層配線のインバータチェインが形成
される。
明する。 工程１乃至工程２：第１の製法の工程１乃至工程２と同
様である。 工程３：図７に示すように、導電膜６をパターニングし
て、ゲート電極７及びドレイン配線１１を形成する。次
に、第１の製造方法の工程３と同様に、ソース領域８、
ドレイン領域９を形成し、サイドウォール１０を形成す
る。 工程４：第１の製造方法と同様に、CVD法を用いて全面
に厚さ500Åのチタン膜を形成し、温度800℃、30秒間程
度のアニール処理を行う。これによって、ポリシリコン
上のチタン膜、即ち、ゲート電極７上及びソース領域
８、ドレイン領域９、ドレイン配線１１上のチタン膜が
チタンシリサイド膜１２となる。次に第１の製造方法と
同様に、シリサイドとなっていないチタンを除去する。
以上により、図５に斜線で示した領域にチタンよりなる
ドレイン配線１１及びチタンシリサイド膜１２が形成さ
れる。本製造方法によれば、第１の製造方法でドレイン
配線１１を形成するために用いたマスクが不要であり、
工程数が削減できる。ただし、ドレイン配線１１のポリ
シリコンに不純物を添加すると、p-MOSもしくはn-MOSの
いずれかのドレイン領域でp-n接合が形成されるため、
そこに導電性がなくなってしまう。従って、ドレイン領
域８とドレイン配線１１のポリシリコンとが重なる領域
は、接続が得られる範囲でなるべく小さくとる必要があ
る。 工程５：第１の製造方法の工程５と同様である。 以上のようにして多層配線のインバータチェインが形成
される。
【００１１】
【発明の効果】本実施形態のインバータチェインはドレ
イン配線１１をチタン等の高融点金属膜によって形成
し、ドレイン領域９とゲート電極７との接続をシリサイ
ドとしたので、ドレイン配線１１をゲート電極７と同じ
層に形成することができる。従って、ソース配線１５及
び１６のソース領域へのコンタクトのアスペクト比が高
くなることを防止できるので、ソース配線１５及び１６
を多層配線としてドレイン領域９、ゲート電極７の上方
に配置でき、インバータチェインの回路面積を縮小する
ことができる。
イン配線１１をチタン等の高融点金属膜によって形成
し、ドレイン領域９とゲート電極７との接続をシリサイ
ドとしたので、ドレイン配線１１をゲート電極７と同じ
層に形成することができる。従って、ソース配線１５及
び１６のソース領域へのコンタクトのアスペクト比が高
くなることを防止できるので、ソース配線１５及び１６
を多層配線としてドレイン領域９、ゲート電極７の上方
に配置でき、インバータチェインの回路面積を縮小する
ことができる。
【００１２】また、ドレイン配線１１がゲート電極７と
同じ層であるのでドレイン領域９とゲート電極７へのコ
ンタクトを形成する必要がなく、コンタクトのためのマ
ージンを確保する必要がないので、インバータチェイン
の回路面積を縮小することができる。また、ドレイン配
線１１が金属配線であるので、ここの抵抗が低く、イン
バータチェインをバッファ回路として用いる場合には、
動作速度を速くすることができる。
同じ層であるのでドレイン領域９とゲート電極７へのコ
ンタクトを形成する必要がなく、コンタクトのためのマ
ージンを確保する必要がないので、インバータチェイン
の回路面積を縮小することができる。また、ドレイン配
線１１が金属配線であるので、ここの抵抗が低く、イン
バータチェインをバッファ回路として用いる場合には、
動作速度を速くすることができる。
【図１】本発明のインバータチェイン回路の図である。
【図２】本発明のインバータチェイン回路の製造工程の
図である。
図である。
【図３】本発明のインバータチェイン回路の製造工程の
図である。
図である。
【図４】本発明のインバータチェイン回路の製造工程の
図である。
図である。
【図５】本発明のインバータチェイン回路の製造工程の
図である。
図である。
【図６】本発明のインバータチェイン回路の製造工程の
図である。
図である。
【図７】本発明のインバータチェイン回路の製造工程の
図である。
図である。
【図８】インバータチェインの等価回路図である。
【図９】従来のインバータチェイン回路の図である。
【図１０】従来のインバータチェイン回路を多層配線と
した場合の断面図である。
した場合の断面図である。
Claims (2)
- 【請求項１】 pチャネルMOSトランジスタとnチャネルM
OSトランジスタとからなるCMOSインバータ回路を同一半
導体基板上に複数個直列に接続してなる半導体装置にお
いて、前記各pチャネルMOSトランジスタのドレイン拡散
層領域上に形成された第１の高融点金属シリサイド層
と、前記各nチャネルMOSトランジスタのドレイン拡散層
領域上に形成された第２の高融点金属シリサイド層と、
前記各pチャネルMOSトランジスタ及び各nチャネルMOSト
ランジスタのゲート電極を構成する高融点金属シリサイ
ド層と、前記第１の高融点金属シリサイド層と前記第２
の高融点金属シリサイド層と一体に形成され、前記ゲー
ト電極を構成する高融点金属シリサイド層と接続する第
１の配線層と、前記各pチャネルMOSトランジスタのソー
ス拡散層領域及びドレイン拡散層領域上に層間絶縁膜を
介して延在し、前記各pチャネルMOSトランジスタのソー
ス拡散層領域に接続された第２の配線層と、前記各nチ
ャネルMOSトランジスタのソース拡散層領域及びドレイ
ン拡散層領域上に層間絶縁膜を介して延在し、前記各n
チャネルMOSトランジスタのソース拡散層領域に接続さ
れた第３の配線層とを有することを特徴とする半導体装
置。 - 【請求項２】 半導体基板上に、サイドウォールを備え
たポリシリコンよりなるゲート電極を共有し、ソース領
域、ドレイン領域をそれぞれ有するpチャネルMOSトラン
ジスタとnチャネルMOSトランジスタの組を複数用意する
工程と、全面に高融点金属膜を形成する工程と、前記高
融点金属を前記ソース領域、前記ドレイン領域と前記ゲ
ート電極のポリシリコンを反応させてシリサイドとする
工程と、前記pチャネルMOSトランジスタと前記pチャネ
ルMOSトランジスタとゲート電極を共有するnチャネルMO
Sトランジスタのドレイン領域を接続し、かつ他の前記p
チャネルMOSトランジスタとnチャネルMOSトランジスタ
の共有するゲート電極に接続する配線を残存させて、前
記高融点金属のシリサイドとなっていない領域を除去す
る工程と、全面に層間絶縁膜を形成する工程と、前記層
間絶縁膜の、各トランジスタのソース領域上にコンタク
トを形成する工程と、各nチャネルMOSトランジスタのソ
ース領域を接続する配線及び、各pチャネルMOSトランジ
スタのソース領域を接続する配線を形成する工程を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011325A JPH11214534A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011325A JPH11214534A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214534A true JPH11214534A (ja) | 1999-08-06 |
Family
ID=11774884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10011325A Pending JPH11214534A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214534A (ja) |
-
1998
- 1998-01-23 JP JP10011325A patent/JPH11214534A/ja active Pending
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