JPH11214645A

JPH11214645A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH11214645A
Application number: JP10014421A
Authority: JP
Inventors: Hideaki Kuroda; 英明黒田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-01-27
Filing date: 1998-01-27
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】メモリキャパシタ（記憶ノード電極）を有する
半導体記憶装置において、キャパシタの上層に絶縁膜を
積層させてもボイドを生じにくく、また、蓄積容量を増
加させることができる半導体記憶装置及びその製造方法
を提供する。【解決手段】記憶ノード電極ＭＮを持つメモリキャパシ
タを有するメモリセルが複数個配置された半導体記憶装
置であって、記憶ノード電極ＭＮが少なくともメモリセ
ル間において順テーパ状に広がった形状を有する構成と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、特に、ＤＲＡＭなど、記憶ノード
電極を有する半導体記憶装置及びその製造方法に関す
る。

【０００２】

【従来の技術】近年のＶＬＳＩ等の半導体装置において
は、３年で７割の縮小化を実現し、高集積化及び高性能
化を達成してきた。例えば、ＤＲＡＭ（Dynamic Random
Access Memory）は、スイッチング用のメタル−酸化物
−半導体積層体を有する電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）とメモリキャパシタとを有するメモリセル構
造を持っており、半導体デバイスにおけるプロセスドラ
イバーとして、学会レベルにおいては１Ｇｂの記憶容量
を持つＤＲＡＭの発表も行われているなど、近年ますま
す微細化、縮小化され、大容量化、高集積化が進められ
ている。その微細化に伴いメモリセル面積は縮小化さ
れ、メモリキャパシタの占有面積も縮小化している。

【０００３】しかしながら、動作マージンを確保し、ア
ルファー線によるソフトエラー耐性を確保して記憶した
データの信頼性を高めるために、メモリキャパシタの蓄
積容量ＣｓはＤＲＡＭの世代にかかわらず１ビットあた
り２０〜３０ｆＦと一定値に保たれている。

【０００４】従って、メモリキャパシタは微細化するに
従いその占有面積を縮小化しているにもかかわらず、そ
の蓄積容量Ｃｓは必要量確保する必要があり、そのため
の様々な工夫がなされてきた。

【０００５】例えば、キャパシタ絶縁膜の膜厚を薄くす
ることにより蓄積容量を増加させる方法の他、キャパシ
タ絶縁膜として窒化シリコンを酸化シリコンで挟んだ複
合膜であるＯＮＯ膜に代わって、比誘電率の高いＴａ₂
Ｏ₅や、ＢＳＴ、ＳＴＯなどを用い、キャパシタ絶縁膜
の構成材料を改良することによりキャパシタの蓄積容量
を増加させるなどの方法が開発されている。

【０００６】一方で、キャパシタの電極構造も工夫が加
えられており、様々な構造を有するものが開発されてい
る。メモリ・キャパシタは記憶ノード電極（キャパシタ
のトランジスタに接続している電極）とプレート電極
（キャパシタの接地している電極）とその間のキャパシ
タ絶縁膜とを有しており、記憶ノード電極とプレート電
極の表面積を増加することによりキャパシタの蓄積容量
を増加させることができる。

【０００７】従来は平面的な構造を持つプレーナ型が使
用されていたが、現在では記憶ノード電極を立体化して
複雑な形状とし、記憶ノード電極の側壁面などを利用
し、キャパシタの占有面積は増加させずに記憶ノード電
極の表面積を増加させて蓄積容量を増加させることが一
般的となっている。立体化した記憶ノード電極として、
例えば、スタック型及びトレンチ型などがある。トレン
チ型は基板に対して深さ方向に記憶ノード電極を形成し
たもので、基板を掘ることによる弊害を検討する必要が
ある。一方スタック型はＣＯＢ（capacitor over bitli
ne）とＣＵＢ（capacitor under bitline ）という２タ
イプに分類でき、中でもＣＯＢのスタック型の場合、ビ
ット線よりも後にキャパシタ（記憶ノード電極）を形成
するため、セル領域上に微細加工で決まる最大のキャパ
シタ（記憶ノード電極）を形成することができる利点が
ある。

【０００８】上記のようなＣＯＢのスタック型には、ペ
デスタルスタック（Pedestal Stack）型、フィン（Fin
）型、シリンダ（Cylinder）型（クラウン（Crown ）
型）などの様々なタイプが開発されている。シリンダ型
には、円筒部分が１重構造のタイプのほか２重構造のタ
イプも開発されている。また、同じく表面積を増やす目
的で記憶ノード電極表面を粗面化する方法や、ポリシリ
コン電極の形成温度を制御して表面に半円球の凹凸を設
ける方法も開発されている。なかでも、シリンダ型記憶
ノード電極は電極の周囲長を有効に表面積として使用で
きるため、その占有面積の縮小化の中においても、蓄積
容量を確保しやすく、半導体記憶装置の微細化、高集積
化及び縮小化に最も適した電極構造の一つである。

【０００９】上記の従来方法によるシングルシリンダ型
の記憶ノード電極を有する半導体記憶装置の製造方法に
ついて図７〜１０を参照して説明する。

【００１０】まず、図７（ａ）に至るまでの工程につい
て説明する。半導体基板１０に例えばＬＯＣＯＳ法によ
り素子分離絶縁膜２０を形成し、活性領域において例え
ば熱酸化法により酸化シリコンからなるゲート絶縁膜２
１を形成し、その上層に例えばＣＶＤ（Chemical Vapor
Deposition ）法により導電性不純物を含有するポリシ
リコン層３０ａとタングステンシリサイド３０ｂの積層
体を形成して、ゲート電極パターンに加工し、ポリサイ
ド構造のゲート電極３０を形成する。次に、ゲート電極
３０をマスクにしてイオン注入を行い、ソース・ドレイ
ン拡散層１１を形成し、トランジスタを形成する。

【００１１】次に、図７（ｂ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフロー、エッ
チバックあるいはＣＭＰ（Chemical Mechanical Polish
ing）法などにより平坦化して、第１層間絶縁膜２２を
形成する。次に、フォトリソグラフィー工程によりビッ
トコンタクトの開口パターンのレジスト膜を形成し、例
えばＲＩＥ（反応性イオンエッチング）などのエッチン
グを施して、トランジスタのソース・ドレイン拡散層１
１に達するビットコンタクトＢＣを第１層間絶縁膜２２
に開口する。次に、例えば導電性不純物を含有するポリ
シリコンでビットコンタクトＢＣ内を埋め込むように堆
積させ、エッチバックなどによりビットコンタクトＢＣ
の外部のポリシリコンを除去してビットコンタクトプラ
グ３１を形成する。次に、例えばＣＶＤ法により導電性
不純物を含有するポリシリコン層３２ａとタングステン
シリサイド３２ｂの積層体を形成して、ビット線パター
ンに加工して、ポリサイド構造のビット線３２を形成す
る。

【００１２】次に、図７（ｃ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフローなどに
より平坦化して、第２層間絶縁膜２３を形成し、その上
層に例えばＣＶＤ法により窒化シリコンを堆積させ、第
３層間絶縁膜（エッチングストッパ）２４を形成する。
次に、フォトリソグラフィー工程により記憶ノードコン
タクトの開口パターンのレジスト膜を形成し、例えばＲ
ＩＥなどのエッチングを施して、トランジスタのソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣを第１〜第３層間絶縁膜２２〜２４に開口する。次
に、例えば導電性不純物を含有するポリシリコンで記憶
ノードコンタクトＭＮＣを埋め込むように堆積させ、エ
ッチバックなどにより記憶ノードコンタクトＭＮＣの外
部のポリシリコンを除去して記憶ノードコンタクトプラ
グ３３を形成する。

【００１３】次に、図８（ｄ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを数１００ｎｍ〜１μｍ程度
の膜厚で堆積させ、第１記憶ノード形成用層２５を形成
する。

【００１４】次に、図８（ｅ）に示すように、フォトリ
ソグラフィー工程により記憶ノード電極パターンのレジ
スト膜を形成し、例えばＲＩＥなどのエッチングを施す
ことにより、記憶ノード電極の型となる開口部Ｈを有す
る第１記憶ノード形成用層２５ａに加工する。以下の工
程においては、上記の記憶ノード電極の型となる開口部
Ｈの内壁に電極を形成して記憶ノード電極とする、いわ
ゆるネガ型のシリンダ型記憶ノード電極の形成方法を示
している。記憶ノード電極の型となる開口部Ｈの形成に
おいては、開口部Ｈ内に記憶ノードコンタクトプラグ３
３が露出するようにして形成する。

【００１５】次に、図９（ｆ）に示すように、例えば、
ＣＶＤ法により記憶ノード電極の型となる開口部Ｈの側
壁を被覆して全面に導電性不純物を含有するポリシリコ
ンを数１０ｎｍの膜厚で堆積させ、記憶ノードコンタク
トプラグ３３と接続する記憶ノード電極用層３４を形成
する。次に、例えばＣＶＤ法により記憶ノード電極用層
３４の上層に、記憶ノード電極の型となる開口部Ｈを埋
め込んで酸化シリコンを数１００ｎｍの膜厚で堆積さ
せ、第２記憶ノード形成用層２６を形成する。

【００１６】次に、図９（ｇ）に示すように、例えば上
方から第２記憶ノード形成用層２６と記憶ノード電極用
層３４を順次エッチバックする、あるいはＣＭＰ法によ
り上方から研磨することにより、個々に分割された記憶
ノード電極３４ａ（ＭＮ）および第２記憶ノード形成用
層２６ａとする。

【００１７】次に、図１０（ｈ）に示すように、フッ酸
系のウェットエッチングを施して、第１記憶ノード形成
用層２５ａおよび第２記憶ノード形成用層２６ａを除去
する。このとき、第３層間絶縁膜２４はエッチングスト
ッパとして機能する。

【００１８】次に、図１０（ｉ）に示すように、例えば
ＣＶＤ法によりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層体）を積層させてキャパシタ絶縁膜２７を形成し、次
に例えばＣＶＤ法により不純物を含有するポリシリコン
を１００〜数１００ｎｍの膜厚で堆積させてプレート電
極３６を形成し、キャパシタを完成させる。以下の工程
としては、キャパシタなどの被覆して全面に上層絶縁膜
を形成し、必要に応じて上層配線を形成するなどして、
所望の半導体記憶装置を製造することができる。

【００１９】上記のシングルシリンダ型の記憶ノード電
極を有するキャパシタよりも蓄積容量に寄与する表面積
を増加させてキャパシタの占有面積を縮小できるダブル
シリンダ型の記憶ノード電極を有するキャパシタが開発
されている。以下にダブルシリンダ型の記憶ノード電極
を有する半導体装置の製造方法について図１１，１２を
参照して説明する。

【００２０】第２記憶ノード形成用層２６を形成するま
での工程は、上記のシングルシリンダ型の記憶ノード電
極を有する半導体装置の製造方法において、図９（ｆ）
に示す装置までの製造工程と同様にして形成する。第２
記憶ノード形成用層２６を形成した後、例えばＲＩＥな
どのエッチングにより、記憶ノード電極の型となる開口
部Ｈ内における記憶ノード電極用層３４の側壁部分を残
して第２記憶ノード形成用層２６を除去することでサイ
ドウォール２６ｃを形成し、図１１（ａ）に示す装置と
する。

【００２１】次に、図１１（ｂ）に示すように、例えば
ＣＶＤ法により不純物を含有するポリシリコンを数１０
ｎｍの膜厚で堆積させ、第２記憶ノード電極用層３５を
形成する。次に、例えばＣＶＤ法により第２記憶ノード
電極用層３５の上層に全面に酸化シリコンを数１００ｎ
ｍの膜厚で堆積させ、第３記憶ノード形成用層２９を形
成する。

【００２２】次に、図１２（ｃ）に示すように、例えば
上方から第３記憶ノード形成用層２９、第２記憶ノード
電極用層３５および第１記憶ノード電極用層３４を順次
エッチバックする、あるいはＣＭＰ法により上方から研
磨することで、個々に分割された第１記憶ノード電極３
４ａおよび第２記憶ノード電極３５ａからなる記憶ノー
ド電極ＭＮとする。次に、フッ酸系のウェットエッチン
グにより記憶ノード電極ＭＮ間などに残された第３記憶
ノード形成用層２９、サイドウォール２６ｃおよび第１
記憶ノード形成用層２５ａを除去する。このとき、第３
層間絶縁膜２４はエッチングストッパとして機能する。

【００２３】次に、図１２（ｄ）に示すように、例えば
ＣＶＤ法によりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層体）を積層させてキャパシタ絶縁膜２７を形成し、次
に例えばＣＶＤ法により導電性不純物を含有するポリシ
リコンを１００〜数１００ｎｍの膜厚で堆積させてプレ
ート電極３６を形成し、キャパシタを完成させる。以下
の工程としては、キャパシタなどの被覆して全面に上層
絶縁膜を形成し、必要に応じて上層配線を形成するなど
して、所望の半導体記憶装置を製造することができる。

【００２４】

【発明が解決しようとする課題】しかしながら、上記の
従来のシングルシリンダ型の記憶ノード電極ＭＮは上方
ほど広がっている順テーパ形状を有しており、各記憶ノ
ード電極ＭＮ間の形状は上方ほど狭くなる逆テーパ形状
となる。従って、記憶ノード電極ＭＮの上層にキャパシ
タ絶縁膜２７およびプレート電極３６を形成したときに
も各キャパシタ間が逆テーパ形状となる。この後の工程
で、図１３（ａ）に示すように、例えばＣＶＤ法により
全面に酸化シリコンを数１００ｎｍの膜厚で堆積させ、
上層絶縁膜２８を形成したときに、逆テーパ形状である
各キャパシタ間が完全に酸化シリコンで埋め込まれず、
ボイドＶが発生することがある。ボイドＶが形成される
と、後工程で高温の熱処理（８００〜１０００℃）を行
う際にボイドＶ内に閉じ込められたガスが爆発する危険
がある。

【００２５】また、ダブルシリンダ型の記憶ノード電極
の場合も事態は同様であり、図１３（ｂ）に示すよう
に、例えばＣＶＤ法により全面に酸化シリコンを数１０
０ｎｍの膜厚で堆積させ、上層絶縁膜２８を形成したと
きに、逆テーパ形状である各キャパシタ間が完全に酸化
シリコンで埋め込まれず、ボイドＶが発生することがあ
る。また、シリンダを２重構造として記憶ノード電極の
表面積を増加させているものの、２枚目のシリンダを１
枚目のシリンダの内側に形成するため、シングルシリン
ダ型の場合よりも工程数が大幅に増加している割りには
記憶ノード電極の表面積の増加分が小さく、蓄積容量Ｃ
ｓの大きな増加が得られないという欠点がある。

【００２６】本発明は、上記の問題を鑑みなされたもの
で、従って、メモリキャパシタを有する半導体記憶装置
の記憶ノード電極において、その上層にキャパシタ絶縁
膜、プレート電極及び上層絶縁膜などを積層させてもボ
イドを生じにくい構造を有して安定に製造することがで
き、また、記憶ノード電極の表面積を増加させて蓄積容
量を増加させることができる半導体記憶装置及びその製
造方法を提供することを目的とする。

【００２７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置は、記憶ノード電極を持つ
メモリキャパシタを有するメモリセルが複数個配置され
た半導体記憶装置であって、前記記憶ノード電極が少な
くとも前記メモリセル間において順テーパ状に広がった
形状を有する。

【００２８】上記の本発明の半導体記憶装置によれば、
記憶ノード電極が少なくともメモリセル間において順テ
ーパ状に広がった形状を有していることから、その上層
にキャパシタ絶縁膜やプレート電極を形成しても記憶ノ
ード電極間の間口が狭くならないで済む。これにより、
その上層に上層絶縁膜などを形成しても上層絶縁膜中に
ボイドが発生しがたい構造である。従って半導体記憶装
置を安定に製造することが可能である。また、記憶ノー
ド電極が少なくともメモリセル間において順テーパ状に
広がった形状部分を有する構造は、記憶ノード電極の表
面積を大幅に増加させることが可能であり、蓄積容量を
増加させることができる。

【００２９】上記の本発明の半導体記憶装置は、好適に
は、前記記憶ノード電極がシリンダ型である。シリンダ
型は電極の周囲長を有効に表面積として使用できるた
め、占有面積を縮小化しても蓄積容量を確保しやすく、
微細化、高集積化及び縮小化に適している。

【００３０】上記の本発明の半導体記憶装置は、好適に
は、前記記憶ノード電極が、基板側ほど狭まる順テーパ
状の第１記憶ノード電極と、前記第１記憶ノード電極に
接続して形成された前記メモリセル間において順テーパ
状の形状を有する第２記憶ノード電極とを有する。記憶
ノード電極を構成する第１および第２記憶ノード電極が
ともに順テーパ状であり、その上層にキャパシタ絶縁膜
やプレート電極を形成しても記憶ノード間の間口が狭く
ならないで済む。これにより、その上層に上層絶縁膜な
どを形成しても上層絶縁膜中にボイドが発生しがたい構
造である。

【００３１】上記の本発明の半導体記憶装置は、好適に
は、前記第１記憶ノード電極および前記第２記憶ノード
電極がともにシリンダ型である。シリンダ型は電極の周
囲長を有効に表面積として使用できるため、占有面積を
縮小化しても蓄積容量を確保しやすく、微細化、高集積
化及び縮小化に適している。

【００３２】また、上記の目的を達成するため、本発明
の半導体記憶装置の製造方法は、記憶ノード電極を持つ
メモリキャパシタを有するメモリセルが複数個配置され
た半導体記憶装置の製造方法であって、基板に第１記憶
ノード形成用層を形成する工程と、前記第１記憶ノード
形成用層に第１記憶ノード電極の型となる第１開口部を
形成する工程と、少なくとも前記第１開口部の内壁を被
覆する第１記憶ノード電極を形成する工程と、第２記憶
ノード電極の型となり、各メモリセル間において基板側
ほど狭まる順テーパ状の第２開口部を前記第１記憶ノー
ド形成用層に形成する工程と、少なくとも前記第２開口
部の内壁を被覆する第２記憶ノード電極を前記第１記憶
ノード電極に接続させて形成する工程とを有する。

【００３３】上記の本発明の半導体記憶装置の製造方法
は、基板に第１記憶ノード形成用層を形成し、第１記憶
ノード形成用層に第１記憶ノード電極の型となる第１開
口部を形成し、少なくとも第１開口部の内壁を被覆する
第１記憶ノード電極を形成する。次に、第２記憶ノード
電極の型となり、各メモリセル間において基板側ほど狭
まる順テーパ状の第２開口部を第１記憶ノード形成用層
に形成し、少なくとも第２開口部の内壁を被覆する第２
記憶ノード電極を第１記憶ノード電極に接続させて形成
する。

【００３４】上記の本発明の半導体記憶装置の製造方法
によれば、各メモリセル間において第１記憶ノード形成
用層に形成された基板側ほど狭まる順テーパ状の第２開
口部を型として第２記憶ノード電極を形成することで、
第１記憶ノード電極に接続する第２記憶ノード電極をメ
モリセル間において順テーパ状に広がった形状となるよ
うに形成することができる。これにより、記憶ノード電
極の上層にキャパシタ絶縁膜やプレート電極を形成して
も記憶ノード電極間の間口が狭くならないで済み、その
上層に上層絶縁膜などを形成しても上層絶縁膜中にボイ
ドが発生しがたく、半導体記憶装置を安定に製造するこ
とが可能である。また、記憶ノード電極がメモリセル間
において順テーパ状に広がった形状部分を有する構造
は、記憶ノード電極の表面積を大幅に増加させることが
可能であり、蓄積容量を増加させることができる。

【００３５】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記第１記憶ノード電極および前記第２
記憶ノード電極をともにシリンダ型に形成する。シリン
ダ型は電極の周囲長を有効に表面積として使用できるた
め、占有面積を縮小化しても蓄積容量を確保しやすく、
微細化、高集積化及び縮小化に適している。

【００３６】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記第１記憶ノード電極を形成する工程
が、前記第１開口部の内壁を被覆して全面に第１記憶ノ
ード電極用層を形成する工程と、前記第１記憶ノード電
極用層の上層に前記第１開口部を埋め込んで全面に第２
記憶ノード形成用層を形成する工程と、前記第１記憶ノ
ード電極用層を個々の第１記憶ノード電極に分割するよ
うに上方から前記第２記憶ノード形成用層および前記第
１記憶ノード電極用層を除去する工程とを含む。これに
より、個々に分割された第１記憶ノード電極を容易に形
成することができる。

【００３７】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記第２開口部を形成する工程において
は、前記第１記憶ノード形成用層の膜厚よりも浅く前記
第２開口部を形成し、前記第２記憶ノード電極を形成す
る工程が、前記第２開口部の内壁を被覆して全面に第２
記憶ノード電極用層を形成する工程と、前記第２開口部
底面部分の前記第２記憶ノード電極用層を除去して個々
の第２記憶ノード電極に分割する工程とを含む。これに
より、個々に分割された第２記憶ノード電極を容易に形
成することができる。第２開口部を第１記憶ノード形成
用層の膜厚よりも浅く形成することで、第２記憶ノード
電極の裏面側（基板側）の表面も蓄積容量に寄与する表
面とするように形成することができる。

【００３８】

【発明の実施の形態】以下に、本発明の半導体記憶装置
及びその製造方法の実施の形態について図面を参照して
説明する。

【００３９】まず、本発明の半導体記憶装置について説
明する。図１に示すように、半導体基板１０上の素子分
離絶縁膜２０に区切られた活性領域上に薄膜の酸化シリ
コンであるゲート絶縁膜２１、ポリシリコン層３０ａと
タングステンシリサイド３０ｂの積層体であるポリサイ
ド構造のゲート電極３０及びソース・ドレイン拡散層１
１などからなるトランジスタなどがあり、その上層に例
えば酸化シリコンからなる第１層間絶縁膜２２が形成さ
れている。層間絶縁膜２１にはソース・ドレイン拡散層
１１に達するビットコンタクトＢＣが開口されており、
例えば導電性不純物を含有するポリシリコンからなるビ
ットコンタクトプラグ３１が埋め込まれており、ポリシ
リコン層３２ａとタングステンシリサイド３２ｂの積層
体であるポリサイド構造のビット線３２に接続してい
る。ビット線３２を被覆して例えば酸化シリコンからな
る第２層間絶縁膜２３と、例えば窒化シリコンからなる
第３層間絶縁膜２４が形成されており、ソース・ドレイ
ン拡散層１１に達する記憶ノードコンタクトＭＮＣが開
口されており、例えば導電性不純物を含有するポリシリ
コンからなる記憶ノードコンタクトプラグ３３が埋め込
まれている。

【００４０】さらに、記憶ノードコンタクトプラグ３３
の上方には、例えば導電性不純物を含有するポリシリコ
ンからなる記憶ノード電極ＭＮが形成されている。記憶
ノード電極ＭＮの表面を被覆して、例えばＯＮＯ膜（酸
化膜−窒化膜−酸化膜の積層体）からなるキャパシタ絶
縁膜２７が形成されており、その上層には例えば導電性
不純物を含有するポリシリコンからなるプレート電極３
６が形成されており、記憶ノード電極ＭＮ、キャパシタ
絶縁膜２７、及びプレート電極３６からなるキャパシタ
が形成されている。キャパシタの上層には、例えば酸化
シリコンからなる上層絶縁膜２８が形成されている。

【００４１】かかる半導体記憶装置は、記憶ノード電極
ＭＮがメモリセル間において順テーパ状に広がった形状
を有していることから、その上層にキャパシタ絶縁膜２
７やプレート電極３６を形成しても記憶ノード電極間の
間口が狭くならず、その上層に形成された上層絶縁膜２
８中にボイドが形成されていない。従って半導体記憶装
置を安定に製造することが可能である。また、記憶ノー
ド電極ＭＮがメモリセル間において順テーパ状に広がっ
た形状部分を有する構造は、記憶ノード電極ＭＮの表面
積を大幅に増加させることが可能であり、蓄積容量を増
加させることができる。

【００４２】次に、本発明の半導体記憶装置の製造方法
について、図２〜図６の断面図を参照して説明する。

【００４３】まず、図２（ａ）に至るまでの工程につい
て説明する。半導体基板１０に例えばＬＯＣＯＳ法によ
り素子分離絶縁膜２０を形成し、活性領域において例え
ば熱酸化法により酸化シリコンからなるゲート絶縁膜２
１を形成し、その上層に例えばＣＶＤ（Chemical Vapor
Deposition ）法により導電性不純物を含有するポリシ
リコン層３０ａとタングステンシリサイド３０ｂの積層
体を形成して、ゲート電極パターンに加工し、ポリサイ
ド構造のゲート電極３０を形成する。次に、ゲート電極
３０をマスクにしてイオン注入を行い、ソース・ドレイ
ン拡散層１１を形成し、トランジスタを形成する。

【００４４】次に、図２（ｂ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフロー、エッ
チバックあるいはＣＭＰ（Chemical Mechanical Polish
ing）法などにより平坦化して、第１層間絶縁膜２２を
形成する。次に、フォトリソグラフィー工程によりビッ
トコンタクトの開口パターンのレジスト膜を形成し、例
えばＲＩＥ（反応性イオンエッチング）などのエッチン
グを施して、トランジスタのソース・ドレイン拡散層１
１に達するビットコンタクトＢＣを第１層間絶縁膜２２
に開口する。次に、例えば導電性不純物を含有するポリ
シリコンでビットコンタクトＢＣ内を埋め込むように堆
積させ、エッチバックなどによりビットコンタクトＢＣ
の外部のポリシリコンを除去してビットコンタクトプラ
グ３１を形成する。次に、例えばＣＶＤ法により導電性
不純物を含有するポリシリコン層３２ａとタングステン
シリサイド３２ｂの積層体を形成して、ビット線パター
ンに加工して、ポリサイド構造のビット線３２を形成す
る。

【００４５】次に、図２（ｃ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフローなどに
より平坦化して、第２層間絶縁膜２３を形成し、その上
層に例えばＣＶＤ法により窒化シリコンを堆積させ、第
３層間絶縁膜（エッチングストッパ）２４を形成する。
次に、フォトリソグラフィー工程により記憶ノードコン
タクトの開口パターンのレジスト膜を形成し、例えばＲ
ＩＥなどのエッチングを施して、トランジスタのソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣを第１〜第３層間絶縁膜２２〜２４に開口する。次
に、例えば導電性不純物を含有するポリシリコンで記憶
ノードコンタクトＭＮＣを埋め込むように堆積させ、エ
ッチバックなどにより記憶ノードコンタクトＭＮＣの外
部のポリシリコンを除去して記憶ノードコンタクトプラ
グ３３を形成する。

【００４６】次に、図３（ｄ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを数１００ｎｍ〜１μｍ程度
の膜厚で堆積させ、第１記憶ノード形成用層２５を形成
する。

【００４７】次に、図３（ｅ）に示すように、フォトリ
ソグラフィー工程により第１記憶ノード電極パターンの
レジスト膜を形成し、例えばＲＩＥなどのエッチングを
施すことにより、第１記憶ノード電極の型となる基板側
ほど狭まる順テーパ状の第１開口部Ｈ１を有する第１記
憶ノード形成用層２５ａに加工する。第１開口部Ｈ１の
形成においては、第１開口部Ｈ１内に記憶ノードコンタ
クトプラグ３３が露出するようにして形成する。

【００４８】次に、図４（ｆ）に示すように、例えば、
ＣＶＤ法により第１開口部Ｈ１の側壁を被覆して全面に
導電性不純物を含有するポリシリコンを数１０ｎｍの膜
厚で堆積させ、記憶ノードコンタクトプラグ３３と接続
する第１記憶ノード電極用層３４を形成する。次に、例
えばＣＶＤ法により第１記憶ノード電極用層３４の上層
に、第１開口部Ｈ１を埋め込んで全面に酸化シリコンを
数１００ｎｍの膜厚で堆積させ、第２記憶ノード形成用
層２６を形成する。

【００４９】次に、図４（ｇ）に示すように、例えば上
方から第２記憶ノード形成用層２６と第１記憶ノード電
極用層３４を順次エッチバックする、あるいはＣＭＰ法
により上方から研磨することにより、個々に分割された
第１記憶ノード電極３４ａおよび第２記憶ノード形成用
層２６ａとする。

【００５０】次に、図５（ｈ）に示すように、順テーパ
状に傾斜して形成されている第１記憶ノード電極３４ａ
をマスクとして、例えば（エッチャントガス種類および
流量：Ar/C₄F₈/CO=200/10/60sccm、圧力：５Ｐａ、ＲＦ
パワー：１６００Ｗ）という堆積性（Deposition性）の
強いエッチング条件で異方性エッチングを行い、各第１
記憶ノード電極３４ａ間の第１記憶ノード形成用層２５
ａを第２記憶ノード電極の型となる基板ほど狭まる順テ
ーパ状の第２開口部Ｈ２を有する第１記憶ノード形成用
層２５ｂに加工する。第２開口部Ｈ２の形成において
は、第３層間絶縁膜２４が露出しないようにエッチング
時間などの条件を調節して形成する。このエッチングに
おいて、第２記憶ノード形成用層２６ｂも第１記憶ノー
ド形成用層２５ｂと同様の深さまでエッチングされる。

【００５１】次に、図５（ｉ）に示すように、例えば酸
素を含むガスをエッチャントガスとするプラズマエッチ
ングにより上記のエッチング工程において堆積された堆
積膜を除去し、希フッ酸系のウェットエッチングを行っ
た後、例えばＣＶＤ法により第２開口部Ｈ２内を被覆し
て全面に導電性不純物を含有するポリシリコンを数１０
ｎｍの膜厚で堆積させ、第２記憶ノード電極用層３５を
形成する。基板側ほど狭まった第２開口部を型として形
成したので、第１記憶ノード電極用層３４ａの外側部分
において、第２記憶ノード電極用層３５は順テーパ状に
広がった形状とすることができる。

【００５２】次に、図６（ｊ）に示すように、例えばＲ
ＩＥなどの異方性エッチングを施して、第２開口部Ｈ２
の底部部分の第２記憶ノード電極用層３５を除去し、個
々に分割された内側第２記憶ノード電極３５ａおよび外
側第２記憶ノード電極３５ｂとする。内側第２記憶ノー
ド電極３５ａおよび外側第２記憶ノード電極３５ｂはそ
れぞれ第１記憶ノード電極３４ａに接続しており、記憶
ノード電極ＭＮを構成する。このエッチングにおいて、
第２記憶ノード形成用層２６ｂの上層部分に形成された
第２記憶ノード電極用層３５も除去される。

【００５３】次に、図６（ｋ）に示すように、例えばフ
ッ酸系のウェットエッチングを施して、第１記憶ノード
形成用層２５ｂおよび第２記憶ノード形成用層２６ｂを
除去する。このとき、第３層間絶縁膜２４はエッチング
ストッパとして機能する。次に、例えばＣＶＤ法により
ＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）を積層さ
せるなど、誘電体膜であるキャパシタ絶縁膜２７を形成
し、次に例えばＣＶＤ法により不純物を含有するポリシ
リコンを１００〜数１００ｎｍの膜厚で堆積させてプレ
ート電極３６を形成し、キャパシタを完成させる。

【００５４】次に、例えばＣＶＤ法により全面に酸化シ
リコンを数１００ｎｍの膜厚で堆積させ、上層絶縁膜２
８を形成して、図１に示す半導体記憶装置に至る。以下
の工程としては、必要に応じて上層配線を形成するなど
して、所望の半導体記憶装置を製造することができる。

【００５５】本実施形態の半導体記憶装置の製造方法に
よれば、第１記憶ノード電極３４ａ間の第１記憶ノード
形成用層２５ｂに形成された基板側ほど狭まる順テーパ
状の第２開口部Ｈ２を型として形成することにより、第
１記憶ノード電極３４ａに接続する外側第２記憶ノード
電極３５ｂをメモリセル間において順テーパ状に広がっ
た形状となるように形成することができる。これによ
り、記憶ノード電極の上層にキャパシタ絶縁膜２７やプ
レート電極３６を形成しても記憶ノード電極間の間口が
狭くならないで済み、その上層に上層絶縁膜などを形成
しても上層絶縁膜中にボイドが発生しがたく、半導体記
憶装置を安定に製造することが可能である。また、従来
のダブルシリンダ型の記憶ノードは、シングルシリンダ
型の製造方法に４工程も追加しているのに蓄積容量の大
幅な増加は得られないのに対し、本実施形態の記憶ノー
ドはシングルシリンダ型の製造方法に比べて第１記憶ノ
ード形成用層へ第２開口部を形成するエッチング工程、
第２記憶ノード電極用層のＣＶＤ工程、第２電極用層の
エッチング工程の３工程を追加するだけで、外側第２記
憶ノード電極３５ｂをメモリセル間において順テーパ状
に広がった形状となるように形成でき、記憶ノード電極
の表面積、即ち蓄積容量をシングルシリンダ型の２倍程
度と大幅に増加させることが可能である。

【００５６】本発明の半導体記憶装置及びその製造方法
は、メモリキャパシタを有するＤＲＡＭやＶＲＡＭな
ど、キャパシタ（記憶ノード）を有する半導体記憶装置
であれば適用可能である。

【００５７】本発明の半導体装置及びその製造方法は、
上記の実施の形態に限定されない。例えば、記憶ノード
電極としてはポリシリコン以外にもアモルファスシリコ
ンなどの導電体により形成してもよい。また、記憶ノー
ドコンタクト電極を形成するための記憶ノードコンタク
トホールは、レジストをパターニングして絶縁膜の途中
まで開口し、開口部の側壁に開口径を狭める層を形成し
て、フォトリソグラフィーの解像度以上に微細な径のコ
ンタクトホールとしてもよい。また、トランジスタ部分
の構造および製造方法などは特に限定されず、ポリサイ
ドなどのゲート電極、ＬＤＤ構造のソース・ドレイン拡
散層など、様々な構造をとることが可能である。さら
に、ロジックＬＳＩやその他の半導体素子あるいは装置
との混載も可能である。その他、本発明の要旨を逸脱し
ない範囲で種々の変更が可能である。

【００５８】

【発明の効果】本発明の半導体記憶装置によれば、記憶
ノード電極が少なくともメモリセル間において順テーパ
状に広がった形状を有していることから、その上層にキ
ャパシタ絶縁膜やプレート電極を形成しても記憶ノード
電極間の間口が狭くならないで済む。これにより、その
上層に上層絶縁膜などを形成しても上層絶縁膜中にボイ
ドが発生しがたい構造である。従って半導体記憶装置を
安定に製造することが可能である。また、記憶ノード電
極が少なくともメモリセル間において順テーパ状に広が
った形状部分を有する構造は、記憶ノード電極の表面積
を大幅に増加させることが可能であり、蓄積容量を増加
させることができる。

【００５９】また、本発明の半導体記憶装置の製造方法
によれば、本発明の半導体記憶装置を容易に製造するこ
とが可能である。各メモリセル間において第１記憶ノー
ド形成用層に形成された基板側ほど狭まる順テーパ状の
第２開口部を型として第２記憶ノード電極を形成するこ
とで、第１記憶ノード電極に接続する第２記憶ノード電
極をメモリセル間において順テーパ状に広がった形状と
なるように形成することができる。これにより、記憶ノ
ード電極の上層にキャパシタ絶縁膜やプレート電極を形
成しても記憶ノード電極間の間口が狭くならないで済
み、その上層に上層絶縁膜などを形成しても上層絶縁膜
中にボイドが発生しがたく、半導体記憶装置を安定に製
造することが可能である。また、記憶ノード電極がメモ
リセル間において順テーパ状に広がった形状部分を有す
る構造は、記憶ノード電極の表面積を大幅に増加させる
ことが可能であり、蓄積容量を増加させることができ
る。

【図面の簡単な説明】

【図１】図１は本発明の半導体記憶装置の断面図であ
る。

【図２】図２は本発明の半導体記憶装置の製造方法の製
造工程を示す断面図であり、（ａ）はソース・ドレイン
拡散層の形成工程まで、（ｂ）はビット線の形成工程ま
で、（ｃ）はビットコンタクトプラグの形成工程までを
示す。

【図３】図３は図２の続きの工程を示す断面図であり、
（ｄ）は第１記憶ノード形成用層の形成工程まで、
（ｅ）は第１開口部の形成工程までを示す。

【図４】図４は図３の続きの工程を示す断面図であり、
（ｆ）は第２記憶ノード形成用層の形成工程まで、
（ｇ）は個々の第１記憶ノード電極に分離する工程まで
を示す。

【図５】図５は図４の続きの工程を示す断面図であり、
（ｈ）は第２開口部の形成工程まで、（ｉ）は第２記憶
ノード電極用層の形成工程までを示す。

【図６】図６は図５の続きの工程を示す断面図であり、
（ｊ）は個々の第２記憶ノード電極に分離する工程ま
で、（ｋ）はプレート電極の形成工程までを示す。

【図７】図７は第１従来例の半導体記憶装置の製造方法
の製造工程を示す断面図であり、（ａ）はソース・ドレ
イン拡散層の形成工程まで、（ｂ）はビット線の形成工
程まで、（ｃ）はビットコンタクトプラグの形成工程ま
でを示す。

【図８】図８は図７の続きの工程を示す断面図であり、
（ｄ）は記憶ノード形成用層の形成工程まで、（ｅ）は
開口部の形成工程までを示す。

【図９】図９は図８の続きの工程を示す断面図であり、
（ｆ）は第２記憶ノード形成用層の形成工程まで、
（ｇ）は個々の記憶ノード電極に分離する工程までを示
す。

【図１０】図１０は図９の続きの工程を示す断面図であ
り、（ｈ）は第１および第２記憶ノード形成用層の除去
工程まで、（ｉ）はプレート電極の形成工程までを示
す。

【図１１】図１１は第２従来例の半導体記憶装置の製造
方法の製造工程を示す断面図であり、（ａ）はサイドウ
ォール（第２記憶ノード形成用層）の形成工程まで、
（ｂ）は第３記憶ノード形成用層の形成工程までを示
す。

【図１２】図１２は図１１の続きの工程を示す断面図で
あり、（ｃ）は第１〜第３記憶ノード形成用層の除去工
程まで、（ｄ）はプレート電極の形成工程までを示す。

【図１３】図１３（ａ）および（ｂ）は、それぞれ第１
および第２従来例において上層絶縁膜を形成したときの
断面図である。

【符号の説明】

１０…半導体基板、１１…ソース・ドレイン拡散層、２
０…素子分離絶縁膜、２１…ゲート絶縁膜、２２…第１
層間絶縁膜、２３…第２層間絶縁膜、２４…第３層間絶
縁膜（エッチングストッパ）、２５，２５ａ，２５ｂ…
第１記憶ノード形成用層、２６，２６ａ，２６ｂ…第２
記憶ノード形成用層、２６ｃ…サイドウォール、２７…
キャパシタ絶縁膜、２８…上層絶縁膜、２９…第３記憶
ノード形成用層、３０ａ…ポリシリコン層、３０ｂ…タ
ングステンシリサイド、３０…ゲート電極、３１…ビッ
トコンタクトプラグ、３２ａ…ポリシリコン層、３２ｂ
…タングステンシリサイド、３２…ビット線、３３…記
憶ノードコンタクトプラグ、３４…（第１）記憶ノード
電極用層、３４ａ…（第１）記憶ノード電極、３５…第
２記憶ノード電極用層、３５ａ…内側第２記憶ノード電
極、３５ｂ…外側第２記憶ノード電極、３６…プレート
電極、ＭＮ…記憶ノード電極、ＭＮＣ…記憶ノードコン
タクト、ＢＣ…ビットコンタクト、Ｈ…開口部、Ｈ１…
第１開口部、Ｈ２…第２開口部。

Claims

【特許請求の範囲】

【請求項１】記憶ノード電極を持つメモリキャパシタを
有するメモリセルが複数個配置された半導体記憶装置で
あって、前記記憶ノード電極が少なくとも前記メモリセル間にお
いて順テーパ状に広がった形状を有する半導体記憶装
置。
【請求項２】前記記憶ノード電極がシリンダ型である請
求項１記載の半導体記憶装置。
【請求項３】前記記憶ノード電極が、基板側ほど狭まる
順テーパ状の第１記憶ノード電極と、前記第１記憶ノー
ド電極に接続して形成された前記メモリセル間において
順テーパ状の形状を有する第２記憶ノード電極とを有す
る請求項１記載の半導体記憶装置。
【請求項４】前記第１記憶ノード電極および前記第２記
憶ノード電極がともにシリンダ型である請求項３記載の
半導体記憶装置。
【請求項５】記憶ノード電極を持つメモリキャパシタを
有するメモリセルが複数個配置された半導体記憶装置の
製造方法であって、基板に第１記憶ノード形成用層を形成する工程と、前記第１記憶ノード形成用層に第１記憶ノード電極の型
となる第１開口部を形成する工程と、少なくとも前記第１開口部の内壁を被覆する第１記憶ノ
ード電極を形成する工程と、第２記憶ノード電極の型となり、各メモリセル間におい
て基板側ほど狭まる順テーパ状の第２開口部を前記第１
記憶ノード形成用層に形成する工程と、少なくとも前記第２開口部の内壁を被覆する第２記憶ノ
ード電極を前記第１記憶ノード電極に接続させて形成す
る工程とを有する半導体記憶装置の製造方法。
【請求項６】前記第１記憶ノード電極および前記第２記
憶ノード電極をともにシリンダ型に形成する請求項５記
載の半導体記憶装置の製造方法。
【請求項７】前記第１記憶ノード電極を形成する工程
が、前記第１開口部の内壁を被覆して全面に第１記憶ノ
ード電極用層を形成する工程と、前記第１記憶ノード電
極用層の上層に前記第１開口部を埋め込んで全面に第２
記憶ノード形成用層を形成する工程と、前記第１記憶ノ
ード電極用層を個々の第１記憶ノード電極に分割するよ
うに上方から前記第２記憶ノード形成用層および前記第
１記憶ノード電極用層を除去する工程とを含む請求項５
記載の半導体記憶装置の製造方法。
【請求項８】前記第２開口部を形成する工程において
は、前記第１記憶ノード形成用層の膜厚よりも浅く前記
第２開口部を形成し、前記第２記憶ノード電極を形成する工程が、前記第２開
口部の内壁を被覆して全面に第２記憶ノード電極用層を
形成する工程と、前記第２開口部底面部分の前記第２記
憶ノード電極用層を除去して個々の第２記憶ノード電極
に分割する工程とを含む請求項５記載の半導体記憶装
置。