JPH11214809A - 多層プリント配線基板 - Google Patents
多層プリント配線基板Info
- Publication number
- JPH11214809A JPH11214809A JP10013981A JP1398198A JPH11214809A JP H11214809 A JPH11214809 A JP H11214809A JP 10013981 A JP10013981 A JP 10013981A JP 1398198 A JP1398198 A JP 1398198A JP H11214809 A JPH11214809 A JP H11214809A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- multilayer printed
- power supply
- wiring board
- printed wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
- H05K1/0262—Arrangements for regulating voltages or for using plural voltages
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09336—Signal conductors in same plane as power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 多層プリント配線基板から放射される電磁波
放射ノイズを低減する。 【解決手段】 多層プリント配線基板では、５Ｖ電源プ
レーン１４および３．３Ｖ電源プレーン１５ａ，１５ｂ
を有する電源層１３が、単一平面状に形成されたグラウ
ンド層（不図示）と互いに対向して設けられている。電
源層１３の、二つに分割された３．３Ｖ電源プレーン１
５ａ，１５ｂ同士の間には、電磁波放射ノイズ源となる
信号を伝送するための５Ｖクロック信号用配線パターン
４ｂが形成されている。
放射ノイズを低減する。 【解決手段】 多層プリント配線基板では、５Ｖ電源プ
レーン１４および３．３Ｖ電源プレーン１５ａ，１５ｂ
を有する電源層１３が、単一平面状に形成されたグラウ
ンド層（不図示）と互いに対向して設けられている。電
源層１３の、二つに分割された３．３Ｖ電源プレーン１
５ａ，１５ｂ同士の間には、電磁波放射ノイズ源となる
信号を伝送するための５Ｖクロック信号用配線パターン
４ｂが形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、供給電圧が互いに
異なる複数の電源プレーンが設けられた電源層を有する
多層プリント配線基板に関する。
異なる複数の電源プレーンが設けられた電源層を有する
多層プリント配線基板に関する。
【０００２】
【従来の技術】従来、多層プリント配線基板を設計する
場合、信号層以外に電源層およびグランド層をそれぞれ
少なくとも１層づつ配設する手法が一般的にとられてい
た。特に、従来のデジタル系のロジック回路で動作する
電子機器では、電源層で使用される電源電圧は５Ｖが主
流であるため、電源層は全面が５Ｖの単一電源プレーン
で構成されている場合がほとんどであった。しかしなが
ら、近年ではデジタルＩＣの低電圧化、低消費電力化が
進み、デジタル系のロジック回路は、３．３Ｖ系やそれ
以下の電源電圧のＩＣと５Ｖ系の電源電圧のＩＣとが１
枚のプリント配線基板に混在して実装されるようになっ
てきた。
場合、信号層以外に電源層およびグランド層をそれぞれ
少なくとも１層づつ配設する手法が一般的にとられてい
た。特に、従来のデジタル系のロジック回路で動作する
電子機器では、電源層で使用される電源電圧は５Ｖが主
流であるため、電源層は全面が５Ｖの単一電源プレーン
で構成されている場合がほとんどであった。しかしなが
ら、近年ではデジタルＩＣの低電圧化、低消費電力化が
進み、デジタル系のロジック回路は、３．３Ｖ系やそれ
以下の電源電圧のＩＣと５Ｖ系の電源電圧のＩＣとが１
枚のプリント配線基板に混在して実装されるようになっ
てきた。
【０００３】また、コンピュータに組み込まれる基板で
は、パワーマネージメント機能を持たせて製品の低消費
電力化を図るために、５Ｖや３．３Ｖの電源をさらに複
数に分割し、例えば５Ｖ−Ａ、５Ｖ−Ｂ、５Ｖ−Ｃ、
３．３Ｖ−Ａ、３．３Ｖ−Ｂ、３．３Ｖ−Ｃ等とし、よ
り多くの電源が混在する場合もある。
は、パワーマネージメント機能を持たせて製品の低消費
電力化を図るために、５Ｖや３．３Ｖの電源をさらに複
数に分割し、例えば５Ｖ−Ａ、５Ｖ−Ｂ、５Ｖ−Ｃ、
３．３Ｖ−Ａ、３．３Ｖ−Ｂ、３．３Ｖ−Ｃ等とし、よ
り多くの電源が混在する場合もある。
【０００４】その結果、多層プリント配線基板の電源層
には、従来のように５Ｖの電源プレーンが単一面として
構成されずに、５Ｖの部分と３．３Ｖの部分との二つの
電源プレーン、あるいはそれ以上の数の電源プレーンに
分割されて構成され、電源電圧が互いに異なる各々のＩ
Ｃに電源を供給する手法がとられていた。
には、従来のように５Ｖの電源プレーンが単一面として
構成されずに、５Ｖの部分と３．３Ｖの部分との二つの
電源プレーン、あるいはそれ以上の数の電源プレーンに
分割されて構成され、電源電圧が互いに異なる各々のＩ
Ｃに電源を供給する手法がとられていた。
【０００５】ここで、従来の多層プリント配線基板を図
１１から図１４を参照して説明する。
１１から図１４を参照して説明する。
【０００６】図１１は、従来の多層プリント配線基板に
おける第１の導体層の構成を示す平面図である。
おける第１の導体層の構成を示す平面図である。
【０００７】第１の導体層は、多層プリント配線基板の
表面側に設けられた第１の信号層１０１である。多層プ
リント配線基板に実装される電子デバイスとして、第１
の信号層１０１の上には、５Ｖの電源電圧で動作する第
１の出力側ＩＣ１０２、および３．３Ｖの電源電圧で動
作する第２の出力側ＩＣ１０３が実装されている。
表面側に設けられた第１の信号層１０１である。多層プ
リント配線基板に実装される電子デバイスとして、第１
の信号層１０１の上には、５Ｖの電源電圧で動作する第
１の出力側ＩＣ１０２、および３．３Ｖの電源電圧で動
作する第２の出力側ＩＣ１０３が実装されている。
【０００８】第１の出力側ＩＣ１０２の一つの端子は、
５Ｖの振幅でクロック信号が伝送される５Ｖクロック信
号用配線パターン１０４ａの一方の端部に接続されてい
る。５Ｖ用配線パターン１０４ａの他方の端部は、第２
の信号層１１６に設けられた５Ｖクロック信号用配線パ
ターン１０４ｂ（図１４参照）の一方の端部に層間接続
されたスルーホール１０５に接続されている。第１の出
力側ＩＣ１０２の他の一つの端子は、第１の出力側ＩＣ
１０２に５Ｖの電源を供給するために電源層１１２（図
１３参照）に層間接続されたスルーホール１０６に接続
されている。
５Ｖの振幅でクロック信号が伝送される５Ｖクロック信
号用配線パターン１０４ａの一方の端部に接続されてい
る。５Ｖ用配線パターン１０４ａの他方の端部は、第２
の信号層１１６に設けられた５Ｖクロック信号用配線パ
ターン１０４ｂ（図１４参照）の一方の端部に層間接続
されたスルーホール１０５に接続されている。第１の出
力側ＩＣ１０２の他の一つの端子は、第１の出力側ＩＣ
１０２に５Ｖの電源を供給するために電源層１１２（図
１３参照）に層間接続されたスルーホール１０６に接続
されている。
【０００９】また、第２の出力側ＩＣ１０３の一つの端
子は、３．３Ｖの振幅でクロック信号が伝送される３．
３Ｖクロック信号用配線パターン１０７の一方の端部に
接続されている。３．３Ｖクロック信号用配線パターン
１０７の他方の端部は、第２の信号層１１６に実装され
た第２の入力側ＩＣ１１８（図１４参照）の入力端子に
接続されるスルーホール１０８に接続されている。第２
の出力側ＩＣ１０３の他の一つの端子は、第２の出力側
ＩＣ１０３に電源を供給するために電源層１１２に層間
接続されたスルーホール１０９に接続されている。
子は、３．３Ｖの振幅でクロック信号が伝送される３．
３Ｖクロック信号用配線パターン１０７の一方の端部に
接続されている。３．３Ｖクロック信号用配線パターン
１０７の他方の端部は、第２の信号層１１６に実装され
た第２の入力側ＩＣ１１８（図１４参照）の入力端子に
接続されるスルーホール１０８に接続されている。第２
の出力側ＩＣ１０３の他の一つの端子は、第２の出力側
ＩＣ１０３に電源を供給するために電源層１１２に層間
接続されたスルーホール１０９に接続されている。
【００１０】図１２は、従来の多層プリント配線基板に
おける第２の導体層の構成を示す平面図である。
おける第２の導体層の構成を示す平面図である。
【００１１】第２の導体層は、第１の信号層１０１の下
の内層に設けられたグラウンド層１１０である。グラウ
ンド層１１０は、単一の平面状に形成されている。
の内層に設けられたグラウンド層１１０である。グラウ
ンド層１１０は、単一の平面状に形成されている。
【００１２】図１３は、従来の多層プリント配線基板に
おける第３の導体層の構成を示す平面図である。
おける第３の導体層の構成を示す平面図である。
【００１３】第３の導体層は、グラウンド層１１０の下
の内層に設けられた電源層１１２である。電源層１１２
には、５Ｖ電源プレーン１１３と３．３Ｖ電源プレーン
１１４とが設けられている。前述のスルーホール１０６
は５Ｖ電源プレーン１１３に接続され、スルーホール１
０９は３．３Ｖ電源プレーン１１４に接続されている。
の内層に設けられた電源層１１２である。電源層１１２
には、５Ｖ電源プレーン１１３と３．３Ｖ電源プレーン
１１４とが設けられている。前述のスルーホール１０６
は５Ｖ電源プレーン１１３に接続され、スルーホール１
０９は３．３Ｖ電源プレーン１１４に接続されている。
【００１４】図１４は、従来の多層プリント配線基板に
おける第４の導体層の構成を示す平面図である。
おける第４の導体層の構成を示す平面図である。
【００１５】第４の導体層は、多層プリント基板の裏面
側に設けられた第２の信号層１１６である。多層プリン
ト配線基板に実装される電子デバイスとして、第２の信
号層１１６の上には、５Ｖの電源電圧で動作する第１の
入力側ＩＣ１１７、および３．３Ｖの電源電圧で動作す
る第２の入力側ＩＣ１１８が実装されている。
側に設けられた第２の信号層１１６である。多層プリン
ト配線基板に実装される電子デバイスとして、第２の信
号層１１６の上には、５Ｖの電源電圧で動作する第１の
入力側ＩＣ１１７、および３．３Ｖの電源電圧で動作す
る第２の入力側ＩＣ１１８が実装されている。
【００１６】第１の入力側ＩＣ１１７の一つの端子は、
５Ｖの振幅でクロック信号が伝送される５Ｖクロック信
号用配線パターン１０４ｂの一方の端部に接続されてい
る。５Ｖ用配線パターン１０４ｂの他方の端部は、前述
のスルーホール１０５に接続されている。第１の入力側
ＩＣ１１７の他の一つの端子は、第１の入力側ＩＣ１１
７に５Ｖの電源を供給するために電源層１１２に層間接
続されたスルーホール１１９に接続されている。
５Ｖの振幅でクロック信号が伝送される５Ｖクロック信
号用配線パターン１０４ｂの一方の端部に接続されてい
る。５Ｖ用配線パターン１０４ｂの他方の端部は、前述
のスルーホール１０５に接続されている。第１の入力側
ＩＣ１１７の他の一つの端子は、第１の入力側ＩＣ１１
７に５Ｖの電源を供給するために電源層１１２に層間接
続されたスルーホール１１９に接続されている。
【００１７】一方、第２の入力側ＩＣ１１８の一つの端
子は、前述のスルーホール１０８に接続されている。第
２の入力側ＩＣ１１８の他の一つの端子は、第２の入力
側ＩＣ１１８に電源を供給するために電源層１１２に層
間接続されたスルーホール１２０に接続されている。
子は、前述のスルーホール１０８に接続されている。第
２の入力側ＩＣ１１８の他の一つの端子は、第２の入力
側ＩＣ１１８に電源を供給するために電源層１１２に層
間接続されたスルーホール１２０に接続されている。
【００１８】上記説明した従来の多層プリント配線基板
では、第１の信号層１０１および第２の信号層１１６
に、各クロック信号用配線パターン１０４ａ，１０４
ｂ，１０７を始めとした各種信号用の配線パターン（不
図示）が設けられており、その中の５Ｖクロック信号用
配線パターン１０４ａ，１０４ｂは、第１の信号層１０
１および第２の信号層１１６の両方に渡って配線されて
いる。
では、第１の信号層１０１および第２の信号層１１６
に、各クロック信号用配線パターン１０４ａ，１０４
ｂ，１０７を始めとした各種信号用の配線パターン（不
図示）が設けられており、その中の５Ｖクロック信号用
配線パターン１０４ａ，１０４ｂは、第１の信号層１０
１および第２の信号層１１６の両方に渡って配線されて
いる。
【００１９】これにより、第１の信号層１０１に設けら
れた３．３Ｖクロック信号用配線パターン１０７とグラ
ウンド層１１０との間にマイクロストリップ構造が構成
されるとともに、第２の信号層１１６に設けられた５Ｖ
クロック信号用配線パターン１０４ｂと電源層１１２と
の間にも、５Ｖクロック信号用配線パターン１０４ｂが
３．３Ｖ電源プレーン１１４の上を横切るようなマイク
ロストリップ構造が構成される。
れた３．３Ｖクロック信号用配線パターン１０７とグラ
ウンド層１１０との間にマイクロストリップ構造が構成
されるとともに、第２の信号層１１６に設けられた５Ｖ
クロック信号用配線パターン１０４ｂと電源層１１２と
の間にも、５Ｖクロック信号用配線パターン１０４ｂが
３．３Ｖ電源プレーン１１４の上を横切るようなマイク
ロストリップ構造が構成される。
【００２０】第１の信号層１０１の３．３Ｖクロック信
号用配線パターン１０７の直下にグラウンド層１１０が
対向配置されている構成では、３．３Ｖクロック信号用
配線パターン１０７とグラウンド層１１０との容量結合
や誘導結合が大きい。そのため、第２の出力側ＩＣ１０
３から３．３Ｖクロック信号用配線パターン１０７およ
びスルーホール１０８を通って第２の入力側ＩＣ１１８
に信号電流が流れると、その信号電流に対するリターン
電流は、３．３Ｖクロック信号用配線パターン１０７の
直下部分に当たるグラウンド層１１０の電流経路１１１
を直線的に流れる。
号用配線パターン１０７の直下にグラウンド層１１０が
対向配置されている構成では、３．３Ｖクロック信号用
配線パターン１０７とグラウンド層１１０との容量結合
や誘導結合が大きい。そのため、第２の出力側ＩＣ１０
３から３．３Ｖクロック信号用配線パターン１０７およ
びスルーホール１０８を通って第２の入力側ＩＣ１１８
に信号電流が流れると、その信号電流に対するリターン
電流は、３．３Ｖクロック信号用配線パターン１０７の
直下部分に当たるグラウンド層１１０の電流経路１１１
を直線的に流れる。
【００２１】一方、第２の信号層１１６の５Ｖクロック
信号用配線パターン１０４ｂの直下に電源層１１２が対
向配置されている構成では、５Ｖクロック信号用配線パ
ターン１０４ｂと電源層１１２との容量結合や誘導結合
が大きい。そのため、第１の出力側ＩＣ１０２からスル
ーホール１０５および５Ｖクロック信号用配線パターン
１０４ｂを通って第１の入力側ＩＣ１１７に信号電流が
流れると、その信号電流に対するリターン電流は電源層
１１２の電流経路１１５を流れる。ただし、５Ｖクロッ
ク信号用配線パターン１０４ｂは３．３Ｖ電源プレーン
１１４の上を横切るように設けられているので、リター
ン電流は５Ｖクロック信号用配線パターン１０４ｂの直
下を直線的に流れず、３．３Ｖ電源プレーン１１４を迂
回するように流れる。
信号用配線パターン１０４ｂの直下に電源層１１２が対
向配置されている構成では、５Ｖクロック信号用配線パ
ターン１０４ｂと電源層１１２との容量結合や誘導結合
が大きい。そのため、第１の出力側ＩＣ１０２からスル
ーホール１０５および５Ｖクロック信号用配線パターン
１０４ｂを通って第１の入力側ＩＣ１１７に信号電流が
流れると、その信号電流に対するリターン電流は電源層
１１２の電流経路１１５を流れる。ただし、５Ｖクロッ
ク信号用配線パターン１０４ｂは３．３Ｖ電源プレーン
１１４の上を横切るように設けられているので、リター
ン電流は５Ｖクロック信号用配線パターン１０４ｂの直
下を直線的に流れず、３．３Ｖ電源プレーン１１４を迂
回するように流れる。
【００２２】次に、従来の多層プリント配線基板の他の
例を図１５から図２０を参照して説明する。
例を図１５から図２０を参照して説明する。
【００２３】図１５は、従来の他の多層プリント配線基
板における第１の導体層の構成を示す平面図である。
板における第１の導体層の構成を示す平面図である。
【００２４】第１の導体層は、多層プリント配線基板の
表面側に設けられた第１の信号層２０１である。多層プ
リント配線基板に実装される電子デバイスとして、第１
の信号層２０１の上には、５Ｖの電源電圧で動作する第
１の出力側ＩＣ２０２、および３．３Ｖの電源電圧で動
作する第２の出力側ＩＣ２０３が実装されている。
表面側に設けられた第１の信号層２０１である。多層プ
リント配線基板に実装される電子デバイスとして、第１
の信号層２０１の上には、５Ｖの電源電圧で動作する第
１の出力側ＩＣ２０２、および３．３Ｖの電源電圧で動
作する第２の出力側ＩＣ２０３が実装されている。
【００２５】第１の出力側ＩＣ２０２の一つの端子は、
５Ｖの振幅でクロック信号が伝送される５Ｖクロック信
号用配線パターン２０４ａの一方の端部に接続されてい
る。５Ｖ用配線パターン２０４ａの他方の端部は、第３
の信号層２１８に設けられた５Ｖクロック信号用配線パ
ターン２０４ｂ（図１９参照）の一方の端部に層間接続
されるスルーホール２０５ａに接続される。第１の出力
側ＩＣ２０２の他の一つの端子は、電源層２１４に層間
接続された第１の出力側ＩＣ２０２に５Ｖの電源を供給
するためにスルーホール２０６に接続されている。
５Ｖの振幅でクロック信号が伝送される５Ｖクロック信
号用配線パターン２０４ａの一方の端部に接続されてい
る。５Ｖ用配線パターン２０４ａの他方の端部は、第３
の信号層２１８に設けられた５Ｖクロック信号用配線パ
ターン２０４ｂ（図１９参照）の一方の端部に層間接続
されるスルーホール２０５ａに接続される。第１の出力
側ＩＣ２０２の他の一つの端子は、電源層２１４に層間
接続された第１の出力側ＩＣ２０２に５Ｖの電源を供給
するためにスルーホール２０６に接続されている。
【００２６】また、第２の出力側ＩＣ２０３の一つの端
子は、第２の信号層２１１に設けられた３．３Ｖクロッ
ク信号用配線パターン２０７（図１６参照）の一方の端
部に層間接続されたスルーホール２０９に接続されてい
る。第２の出力側ＩＣ２０３の他の一つの端子は、第２
の出力側ＩＣ２０３に電源を供給するために電源層２１
４（図１８参照）に層間接続されたスルーホール２１０
に接続されている。
子は、第２の信号層２１１に設けられた３．３Ｖクロッ
ク信号用配線パターン２０７（図１６参照）の一方の端
部に層間接続されたスルーホール２０９に接続されてい
る。第２の出力側ＩＣ２０３の他の一つの端子は、第２
の出力側ＩＣ２０３に電源を供給するために電源層２１
４（図１８参照）に層間接続されたスルーホール２１０
に接続されている。
【００２７】図１６は、前記多層プリント配線基板にお
ける第２の導体層の構成を示す平面図である。
ける第２の導体層の構成を示す平面図である。
【００２８】第２の導体層は、第１の信号層２０１の下
の内層に設けられた第２の信号層２１２である。第２の
信号層２１１には、３．３Ｖの振幅でクロック信号が伝
送される３．３Ｖクロック信号用配線パターン２０７が
設けられている。３．３Ｖクロック信号用配線パターン
２０７の一方の端部は前述のスルーホール２０９に接続
され、その他方の端部は、第４の信号層２１９に実装さ
れた第２の入力側ＩＣ２２１（図２０参照）の入力端子
が接続されるスルーホール２０８に接続されている。
の内層に設けられた第２の信号層２１２である。第２の
信号層２１１には、３．３Ｖの振幅でクロック信号が伝
送される３．３Ｖクロック信号用配線パターン２０７が
設けられている。３．３Ｖクロック信号用配線パターン
２０７の一方の端部は前述のスルーホール２０９に接続
され、その他方の端部は、第４の信号層２１９に実装さ
れた第２の入力側ＩＣ２２１（図２０参照）の入力端子
が接続されるスルーホール２０８に接続されている。
【００２９】図１７は、前記多層プリント配線基板にお
ける第３の導体層の構成を示す平面図である。
ける第３の導体層の構成を示す平面図である。
【００３０】第３の導体層は、第２の信号層２１１の下
の内層に設けられたグラウンド層２１２である。グラウ
ンド層２１２は、単一の平面状に形成されている。
の内層に設けられたグラウンド層２１２である。グラウ
ンド層２１２は、単一の平面状に形成されている。
【００３１】図１８は、前記多層プリント配線基板にお
ける第４の導体層の構成を示す平面図である。
ける第４の導体層の構成を示す平面図である。
【００３２】第４の導体層は、グラウンド層２１２の下
の内層に設けられた電源層２１４である。電源層２１４
には、５Ｖ電源プレーン２１５と３．３Ｖ電源プレーン
２１６とが設けられている。前述のスルーホール２０６
は５Ｖ電源プレーン２１５に接続され、スルーホール２
１０は３．３Ｖ電源プレーン２１６に接続されている。
の内層に設けられた電源層２１４である。電源層２１４
には、５Ｖ電源プレーン２１５と３．３Ｖ電源プレーン
２１６とが設けられている。前述のスルーホール２０６
は５Ｖ電源プレーン２１５に接続され、スルーホール２
１０は３．３Ｖ電源プレーン２１６に接続されている。
【００３３】図１９は、前記多層プリント配線基板にお
ける第５の導体層の構成を示す平面図である。
ける第５の導体層の構成を示す平面図である。
【００３４】第５の導体層は、グラウンド層２１２の下
の内層に設けられた第３の信号層２１８である。第３の
信号層２１８には、５Ｖの振幅でクロック信号が伝送さ
れる５Ｖクロック信号用配線パターン２０４ｂが設けら
れている。５Ｖクロック信号用配線パターン２０４ｂの
一方の端部は前述のスルーホール２０５ａに接続され、
その他方の端部は、第４の信号層２１９に実装された第
１の入力側ＩＣ２２０（図２０参照）の一つの端子に接
続されるスルーホール２０５ｂに接続されている。
の内層に設けられた第３の信号層２１８である。第３の
信号層２１８には、５Ｖの振幅でクロック信号が伝送さ
れる５Ｖクロック信号用配線パターン２０４ｂが設けら
れている。５Ｖクロック信号用配線パターン２０４ｂの
一方の端部は前述のスルーホール２０５ａに接続され、
その他方の端部は、第４の信号層２１９に実装された第
１の入力側ＩＣ２２０（図２０参照）の一つの端子に接
続されるスルーホール２０５ｂに接続されている。
【００３５】図２０は、前記多層プリント配線基板にお
ける第６の導体層の構成を示す平面図である。
ける第６の導体層の構成を示す平面図である。
【００３６】第６の導体層は、多層プリント基板の裏面
側に設けられた第４の信号層２２０である。多層プリン
ト配線基板に実装される電子デバイスとして、第４の信
号層２１９の上には、５Ｖの電源電圧で動作する第１の
入力側ＩＣ２２０、および３．３Ｖの電源電圧で動作す
る第２の入力側ＩＣ２２１が実装されている。
側に設けられた第４の信号層２２０である。多層プリン
ト配線基板に実装される電子デバイスとして、第４の信
号層２１９の上には、５Ｖの電源電圧で動作する第１の
入力側ＩＣ２２０、および３．３Ｖの電源電圧で動作す
る第２の入力側ＩＣ２２１が実装されている。
【００３７】第１の入力側ＩＣ２２０の一つの端子は、
前述の５Ｖクロック信号用配線パターン２０４ｂの一方
の端部に接続されたスルーホール２０５ｂに接続されて
いる。また、第１の入力側ＩＣ２２０の他の一つの端子
は、第１の入力側ＩＣ２２０に５Ｖの電源を供給するた
めに電源層２１４に層間接続されたスルーホール２２２
に接続されている。
前述の５Ｖクロック信号用配線パターン２０４ｂの一方
の端部に接続されたスルーホール２０５ｂに接続されて
いる。また、第１の入力側ＩＣ２２０の他の一つの端子
は、第１の入力側ＩＣ２２０に５Ｖの電源を供給するた
めに電源層２１４に層間接続されたスルーホール２２２
に接続されている。
【００３８】一方、第２の入力側ＩＣ２２１の一つの端
子は、前述のスルーホール２０８に接続されている。第
２の入力側ＩＣ２２１の他の一つの端子は、電源層２１
４に層間接続され第２の入力側ＩＣ２２１に電源を供給
するスルーホール２２３に接続されている。
子は、前述のスルーホール２０８に接続されている。第
２の入力側ＩＣ２２１の他の一つの端子は、電源層２１
４に層間接続され第２の入力側ＩＣ２２１に電源を供給
するスルーホール２２３に接続されている。
【００３９】上記の従来の多層プリント配線基板では、
第２の信号層２１１および第３の信号層２１８に、各ク
ロック信号用配線パターン２０４ｂ，２０７を始めとし
た各種信号用の配線パターン（不図示）が設けられてい
る。
第２の信号層２１１および第３の信号層２１８に、各ク
ロック信号用配線パターン２０４ｂ，２０７を始めとし
た各種信号用の配線パターン（不図示）が設けられてい
る。
【００４０】これにより、第２の信号層２１１に設けら
れた３．３Ｖクロック信号用配線パターン２１０とグラ
ウンド層２１２との間にマイクロストリップ構造が構成
されるとともに、第３の信号層２１８に設けられた５Ｖ
クロック信号用配線パターン２０４ｂと電源層２１４と
の間には、５Ｖクロック信号用配線パターン２０４ｂが
３．３Ｖ電源プレーン２１６の上を横切るようなマイク
ロストリップ構造が構成される。
れた３．３Ｖクロック信号用配線パターン２１０とグラ
ウンド層２１２との間にマイクロストリップ構造が構成
されるとともに、第３の信号層２１８に設けられた５Ｖ
クロック信号用配線パターン２０４ｂと電源層２１４と
の間には、５Ｖクロック信号用配線パターン２０４ｂが
３．３Ｖ電源プレーン２１６の上を横切るようなマイク
ロストリップ構造が構成される。
【００４１】第２の信号層２１１の３．３Ｖクロック信
号用配線パターン２０７の直下にグラウンド層２１２が
対向配置されている構成では、３．３Ｖクロック信号用
配線パターン２０７とグラウンド層２１２との容量結合
や誘導結合が大きい。そのため、第２の出力側ＩＣ２０
３から、スルーホール２０９、３．３Ｖクロック信号用
配線パターン２０７およびスルーホール２０８を通って
第２の入力側ＩＣ２２２に信号電流が流れると、その信
号電流に対するリターン電流は、３．３Ｖクロック信号
用配線パターン２０７の直下部分に当たるグラウンド層
２１２の電流経路２１３を直線的に流れる。
号用配線パターン２０７の直下にグラウンド層２１２が
対向配置されている構成では、３．３Ｖクロック信号用
配線パターン２０７とグラウンド層２１２との容量結合
や誘導結合が大きい。そのため、第２の出力側ＩＣ２０
３から、スルーホール２０９、３．３Ｖクロック信号用
配線パターン２０７およびスルーホール２０８を通って
第２の入力側ＩＣ２２２に信号電流が流れると、その信
号電流に対するリターン電流は、３．３Ｖクロック信号
用配線パターン２０７の直下部分に当たるグラウンド層
２１２の電流経路２１３を直線的に流れる。
【００４２】一方、第３の信号層２１８の５Ｖクロック
信号用配線パターン２０４ｂの直下に電源層２１３が対
向配置されている構成では、第２の信号層２１８と電源
層２１４との容量結合や誘導結合が大きい。そのため、
第１の出力側ＩＣ２０２から、スルーホール２０５ａ、
５Ｖクロック信号用配線パターン２０４ｂ、およびスル
ーホール２０５ｂを通って第１の入力側ＩＣ２２０に信
号電流が流れると、その信号電流に対するリターン電流
は電源層２１４の電流経路２１７を流れる。ただし、５
Ｖクロック信号用配線パターン２０４ｂは３．３Ｖ電源
プレーン２１６の上を横切るように設けられているの
で、リターン電流は５Ｖクロック信号用配線パターン２
０４ｂの直下を直線的に流れず、３．３Ｖ電源プレーン
２１６を迂回するように流れる。
信号用配線パターン２０４ｂの直下に電源層２１３が対
向配置されている構成では、第２の信号層２１８と電源
層２１４との容量結合や誘導結合が大きい。そのため、
第１の出力側ＩＣ２０２から、スルーホール２０５ａ、
５Ｖクロック信号用配線パターン２０４ｂ、およびスル
ーホール２０５ｂを通って第１の入力側ＩＣ２２０に信
号電流が流れると、その信号電流に対するリターン電流
は電源層２１４の電流経路２１７を流れる。ただし、５
Ｖクロック信号用配線パターン２０４ｂは３．３Ｖ電源
プレーン２１６の上を横切るように設けられているの
で、リターン電流は５Ｖクロック信号用配線パターン２
０４ｂの直下を直線的に流れず、３．３Ｖ電源プレーン
２１６を迂回するように流れる。
【００４３】このように、上述した多層プリント配線基
板によれば、信号層と電源層もしくはグラウンド層との
間にマイクロストリップ構造が構成されるため、信号伝
送線路の特性インピーダンスが一定となる。その結果、
伝送波形のクオリティが求められるとともに、プリント
配線基板からの電磁波放射ノイズの最も大きな放射源と
なるクロック信号等の信号が、高い信頼性をもって、か
つ電磁放射ノイズの放射が抑制されて伝送される。
板によれば、信号層と電源層もしくはグラウンド層との
間にマイクロストリップ構造が構成されるため、信号伝
送線路の特性インピーダンスが一定となる。その結果、
伝送波形のクオリティが求められるとともに、プリント
配線基板からの電磁波放射ノイズの最も大きな放射源と
なるクロック信号等の信号が、高い信頼性をもって、か
つ電磁放射ノイズの放射が抑制されて伝送される。
【００４４】
【発明が解決しようとする課題】しかしながら、上述し
たように従来の多層プリント配線基板では、クロック信
号用配線パターンが、そのクロック信号用配線パターン
を伝送される信号の電圧とは異なる電源電圧を有する電
源プレーンの上を横切るように設けられているので、電
源層ではその電源プレーンを迂回するようにリターン電
流が流れる。
たように従来の多層プリント配線基板では、クロック信
号用配線パターンが、そのクロック信号用配線パターン
を伝送される信号の電圧とは異なる電源電圧を有する電
源プレーンの上を横切るように設けられているので、電
源層ではその電源プレーンを迂回するようにリターン電
流が流れる。
【００４５】従って、リターン電流は、最短の直線距離
ではなく大きなループを描いて流れるので、その分だけ
プリント配線基板から放射される電磁放射ノイズが増大
し、ＶＣＣＩ、ＦＣＣ、ＣＩＳＰＲ等の各規制値を満足
できない場合があった。
ではなく大きなループを描いて流れるので、その分だけ
プリント配線基板から放射される電磁放射ノイズが増大
し、ＶＣＣＩ、ＦＣＣ、ＣＩＳＰＲ等の各規制値を満足
できない場合があった。
【００４６】そこで本発明は、電磁波放射ノイズの放射
を低減することができる多層プリント配線基板を提供す
ることを目的とする。
を低減することができる多層プリント配線基板を提供す
ることを目的とする。
【００４７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の多層プリント配線基板は、供給電圧が互い
に異なる複数の電源プレーンが設けられた電源層とグラ
ウンド層とを含む少なくとも二層以上の導体層を有する
多層プリント配線基板において、前記導体層のうち前記
グラウンド層と互いに対向する導体層には、電磁波放射
ノイズ源となる信号を伝送するための配線パターンが形
成されていることを特徴とする。
め、本発明の多層プリント配線基板は、供給電圧が互い
に異なる複数の電源プレーンが設けられた電源層とグラ
ウンド層とを含む少なくとも二層以上の導体層を有する
多層プリント配線基板において、前記導体層のうち前記
グラウンド層と互いに対向する導体層には、電磁波放射
ノイズ源となる信号を伝送するための配線パターンが形
成されていることを特徴とする。
【００４８】これにより、配線パターンとグラウンド層
との間にマイクロストリップ構造が構成され、配線パタ
ーンとグラウンド層との容量結合や誘導結合が大きくな
る。そのため、配線パターンに信号電流が流れると、そ
の信号電流に対するリターン電流は、配線パターンの直
下部分に当たるグラウンド層を直線的に流れる。従っ
て、リターン電流の電流経路が最短直線的となり、多層
プリント配線基板から放射される電磁波放射ノイズが低
減される。
との間にマイクロストリップ構造が構成され、配線パタ
ーンとグラウンド層との容量結合や誘導結合が大きくな
る。そのため、配線パターンに信号電流が流れると、そ
の信号電流に対するリターン電流は、配線パターンの直
下部分に当たるグラウンド層を直線的に流れる。従っ
て、リターン電流の電流経路が最短直線的となり、多層
プリント配線基板から放射される電磁波放射ノイズが低
減される。
【００４９】また、前記電源層は前記グラウンド層と互
いに対向して設けられるとともに、前記電源層に設けら
れた複数の電源プレーンのうち少なくとも一つの電源プ
レーンは分割して形成され、前記電源層の前記分割され
た電源プレーン同士の間に前記配線パターンが形成され
ている構成とすることにより、配線パターンは、その配
線パターンを伝送される信号の電圧とは異なる電源電圧
を有する電源プレーンの上を横切るように設けられない
ので、リターン電流がその電源プレーンを迂回するよう
に大きなループを描いて流れることが防止される。
いに対向して設けられるとともに、前記電源層に設けら
れた複数の電源プレーンのうち少なくとも一つの電源プ
レーンは分割して形成され、前記電源層の前記分割され
た電源プレーン同士の間に前記配線パターンが形成され
ている構成とすることにより、配線パターンは、その配
線パターンを伝送される信号の電圧とは異なる電源電圧
を有する電源プレーンの上を横切るように設けられない
ので、リターン電流がその電源プレーンを迂回するよう
に大きなループを描いて流れることが防止される。
【００５０】さらに、前記配線パターンが形成された信
号層が、前記グラウンド層と互いに対向して設けられて
いる構成としてもよい。
号層が、前記グラウンド層と互いに対向して設けられて
いる構成としてもよい。
【００５１】さらには、前記グラウンド層は単一平面状
に形成されている構成とすることが好ましい。
に形成されている構成とすることが好ましい。
【００５２】また、前記電磁波放射ノイズ源となる信号
は、前記多層プリント配線基板に実装される電子デバイ
スから発信されるクロック信号である構成であってもよ
い。
は、前記多層プリント配線基板に実装される電子デバイ
スから発信されるクロック信号である構成であってもよ
い。
【００５３】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００５４】図１は本発明の多層プリント配線基板の一
実施形態における第１の導体層の構成を示す平面図、図
２は本実施形態の多層プリント配線基板における第２の
導体層の構成を示す平面図、図３は本実施形態の多層プ
リント配線基板における第３の導体層の構成を示す平面
図、図４は本実施形態の多層プリント配線基板における
第４の導体層の構成を示す平面図である。
実施形態における第１の導体層の構成を示す平面図、図
２は本実施形態の多層プリント配線基板における第２の
導体層の構成を示す平面図、図３は本実施形態の多層プ
リント配線基板における第３の導体層の構成を示す平面
図、図４は本実施形態の多層プリント配線基板における
第４の導体層の構成を示す平面図である。
【００５５】ただし、図１から図４に示す多層プリント
配線基板の第１の信号層１、第１の出力側ＩＣ２、第２
の出力側ＩＣ３、５Ｖクロック信号用配線パターン４
ａ、スルーホール６，８，９，２１，２２、３．３Ｖク
ロック信号用配線パターン７、グラウンド層１０、電流
経路１１、電源層１３、５Ｖ電源プレーン１４、第２の
信号層１７、第１の入力側ＩＣ１８および第２の入力側
ＩＣ１９の各構成は、図１１から図１４に示した従来の
多層プリント基板と同様であるので詳しい説明は省略
し、以下には従来と異なる構成について説明する。
配線基板の第１の信号層１、第１の出力側ＩＣ２、第２
の出力側ＩＣ３、５Ｖクロック信号用配線パターン４
ａ、スルーホール６，８，９，２１，２２、３．３Ｖク
ロック信号用配線パターン７、グラウンド層１０、電流
経路１１、電源層１３、５Ｖ電源プレーン１４、第２の
信号層１７、第１の入力側ＩＣ１８および第２の入力側
ＩＣ１９の各構成は、図１１から図１４に示した従来の
多層プリント基板と同様であるので詳しい説明は省略
し、以下には従来と異なる構成について説明する。
【００５６】図３に示すように、本実施形態の多層プリ
ント配線基板では、３．３Ｖ電源プレーン１５ａ，１５
ｂが二つに分割されて電源層１３に設けられている。さ
らに、電源層１３には、分割された各３．３Ｖ電源プレ
ーン１５ａ，１５ｂ同士の間に５Ｖクロック信号用配線
パターン４ｂが設けられている。
ント配線基板では、３．３Ｖ電源プレーン１５ａ，１５
ｂが二つに分割されて電源層１３に設けられている。さ
らに、電源層１３には、分割された各３．３Ｖ電源プレ
ーン１５ａ，１５ｂ同士の間に５Ｖクロック信号用配線
パターン４ｂが設けられている。
【００５７】また、図４に示すように、第２の信号層１
７には３．３Ｖ電源パターン２０が設けられている。
３．３Ｖ電源パターン２０と３．３Ｖ電源プレーン１５
ａとはスルーホール１６ａによって接続され、３．３Ｖ
電源パターン２０と３．３Ｖ電源プレーン１５ｂとはス
ルーホール１６ｂによって接続されている。従って、各
３．３Ｖ電源プレーン１５ａ，１５ｂは、スルーホール
１６ａ，１６ｂおよび３．３Ｖ電源パターン２０を介し
て導通されている。
７には３．３Ｖ電源パターン２０が設けられている。
３．３Ｖ電源パターン２０と３．３Ｖ電源プレーン１５
ａとはスルーホール１６ａによって接続され、３．３Ｖ
電源パターン２０と３．３Ｖ電源プレーン１５ｂとはス
ルーホール１６ｂによって接続されている。従って、各
３．３Ｖ電源プレーン１５ａ，１５ｂは、スルーホール
１６ａ，１６ｂおよび３．３Ｖ電源パターン２０を介し
て導通されている。
【００５８】一方、５Ｖクロック信号用配線パターン４
ｂの一方の端部はスルーホール５ａを介して第１の出力
側ＩＣ２（図１参照）の一つの端子に接続され、５Ｖク
ロック信号用配線パターン４ｂの他方の端部はスルーホ
ール５ｂを介して第１の入力側ＩＣ１８（図４参照）の
一つの端子に接続されている。
ｂの一方の端部はスルーホール５ａを介して第１の出力
側ＩＣ２（図１参照）の一つの端子に接続され、５Ｖク
ロック信号用配線パターン４ｂの他方の端部はスルーホ
ール５ｂを介して第１の入力側ＩＣ１８（図４参照）の
一つの端子に接続されている。
【００５９】上記の本実施形態の構成により、第１の信
号層１に設けられた３．３Ｖクロック信号用配線パター
ン７とグラウンド層１０との間にマイクロストリップ構
造が構成されるとともに、電源層１３に設けられた５Ｖ
クロック信号用配線パターン４ｂとグラウンド層１０と
の間にマイクロストリップ構造が構成される。
号層１に設けられた３．３Ｖクロック信号用配線パター
ン７とグラウンド層１０との間にマイクロストリップ構
造が構成されるとともに、電源層１３に設けられた５Ｖ
クロック信号用配線パターン４ｂとグラウンド層１０と
の間にマイクロストリップ構造が構成される。
【００６０】第１の信号層１の３．３Ｖクロック信号用
配線パターン７にグラウンド層１０が近接して対向配置
されてなるマイクロストリップ構造の場合は、３．３Ｖ
クロック信号用配線パターン７とグラウンド層１０との
容量結合や誘導結合が大きくなる。そのため、第２の出
力側ＩＣ３から３．３Ｖクロック信号用配線パターン７
およびスルーホール８を通って第２の入力側ＩＣ１９に
信号電流が流れると、その信号電流に対するリターン電
流は、３．３Ｖクロック信号用配線パターン７の直下部
分に当たるグラウンド層１０の電流経路１１を直線的に
流れる。
配線パターン７にグラウンド層１０が近接して対向配置
されてなるマイクロストリップ構造の場合は、３．３Ｖ
クロック信号用配線パターン７とグラウンド層１０との
容量結合や誘導結合が大きくなる。そのため、第２の出
力側ＩＣ３から３．３Ｖクロック信号用配線パターン７
およびスルーホール８を通って第２の入力側ＩＣ１９に
信号電流が流れると、その信号電流に対するリターン電
流は、３．３Ｖクロック信号用配線パターン７の直下部
分に当たるグラウンド層１０の電流経路１１を直線的に
流れる。
【００６１】一方、電源層１３の５Ｖクロック信号用配
線パターン４ｂにグラウンド層１０が近接して対向配置
されてなるマイクロストリップ構造の場合にも、５Ｖク
ロック信号用配線パターン４ｂとグラウンド層１０との
容量結合や誘導結合が大きくなる。そのため、第１の出
力側ＩＣ２からスルーホール５ａ、５Ｖクロック信号用
配線パターン４ｂおよびスルーホール５ｂを通って第１
の入力側ＩＣ１８に信号電流が流れると、その信号電流
に対するリターン電流はグラウンド層１０の電流経路１
２を直線的に流れる。
線パターン４ｂにグラウンド層１０が近接して対向配置
されてなるマイクロストリップ構造の場合にも、５Ｖク
ロック信号用配線パターン４ｂとグラウンド層１０との
容量結合や誘導結合が大きくなる。そのため、第１の出
力側ＩＣ２からスルーホール５ａ、５Ｖクロック信号用
配線パターン４ｂおよびスルーホール５ｂを通って第１
の入力側ＩＣ１８に信号電流が流れると、その信号電流
に対するリターン電流はグラウンド層１０の電流経路１
２を直線的に流れる。
【００６２】このように、電磁放射ノイズ源となるクロ
ック信号が伝送される各クロック信号用配線パターン４
ｂ，７を平面状のグラウンド層１０に近接して対向配置
させてマイクロストリップ構造を構成することにより、
各クロック信号用配線パターン４ｂ，７の直下に、各々
のリターン電流の電流経路１１，１２が最短直線的とな
るように構成される。従って、ディファレンシャルモー
ドの電流のループが小さくなると共に、ディファレンシ
ャルモードの電流により併発されるコモンモードの電流
も小さくなるので、プリント配線基板から放射される電
磁波放射ノイズを低減させることができる。
ック信号が伝送される各クロック信号用配線パターン４
ｂ，７を平面状のグラウンド層１０に近接して対向配置
させてマイクロストリップ構造を構成することにより、
各クロック信号用配線パターン４ｂ，７の直下に、各々
のリターン電流の電流経路１１，１２が最短直線的とな
るように構成される。従って、ディファレンシャルモー
ドの電流のループが小さくなると共に、ディファレンシ
ャルモードの電流により併発されるコモンモードの電流
も小さくなるので、プリント配線基板から放射される電
磁波放射ノイズを低減させることができる。
【００６３】なお、本実施形態では５Ｖおよび３．３Ｖ
の２種類の電源電圧を備えた多層プリント配線基板に関
して説明したが、２種類以上の電源電圧が備えられたに
多層プリント配線基板にも、当然に本発明を適用するこ
とが可能である。
の２種類の電源電圧を備えた多層プリント配線基板に関
して説明したが、２種類以上の電源電圧が備えられたに
多層プリント配線基板にも、当然に本発明を適用するこ
とが可能である。
【００６４】次に、図１から図４を参照して説明した多
層プリント配線基板の変形例を、図５から図１０を参照
して説明する。
層プリント配線基板の変形例を、図５から図１０を参照
して説明する。
【００６５】図５は図１から図４を参照して説明した多
層プリント配線基板の変形例の、第１の導体層の構成を
示す平面図、図６は本変形例の多層プリント配線基板に
おける第２の導体層の構成を示す平面図、図７は本変形
例の多層プリント配線基板における第３の導体層の構成
を示す平面図、図８は本変形例の多層プリント配線基板
における第４の導体層の構成を示す平面図、図９は本変
形例の多層プリント配線基板における第５の導体層の構
成を示す平面図、図１０は本変形例の多層プリント配線
基板における第６の導体層の構成を示す平面図である。
層プリント配線基板の変形例の、第１の導体層の構成を
示す平面図、図６は本変形例の多層プリント配線基板に
おける第２の導体層の構成を示す平面図、図７は本変形
例の多層プリント配線基板における第３の導体層の構成
を示す平面図、図８は本変形例の多層プリント配線基板
における第４の導体層の構成を示す平面図、図９は本変
形例の多層プリント配線基板における第５の導体層の構
成を示す平面図、図１０は本変形例の多層プリント配線
基板における第６の導体層の構成を示す平面図である。
【００６６】ただし、図５から図１０に示す多層プリン
ト配線基板の第１の信号層３１、第１の出力側ＩＣ３
２、第２の出力側ＩＣ３３、５Ｖクロック信号用配線パ
ターン３４ａ、スルーホール３６，３８，３９，４０，
５３，５４、３．３Ｖクロック信号用配線パターン３
７、第２の信号層４１、グラウンド層４２、電流経路４
３、電源層４５、５Ｖ電源プレーン４６、第３の信号層
４９、第４の信号層５０、第１の入力側ＩＣ５１、およ
び第２の入力側ＩＣ５２の各構成は、図１５から図２０
に示した従来の多層プリント配線基板と同様であるので
詳しい説明は省略し、以下には従来と異なる構成につい
て説明する。
ト配線基板の第１の信号層３１、第１の出力側ＩＣ３
２、第２の出力側ＩＣ３３、５Ｖクロック信号用配線パ
ターン３４ａ、スルーホール３６，３８，３９，４０，
５３，５４、３．３Ｖクロック信号用配線パターン３
７、第２の信号層４１、グラウンド層４２、電流経路４
３、電源層４５、５Ｖ電源プレーン４６、第３の信号層
４９、第４の信号層５０、第１の入力側ＩＣ５１、およ
び第２の入力側ＩＣ５２の各構成は、図１５から図２０
に示した従来の多層プリント配線基板と同様であるので
詳しい説明は省略し、以下には従来と異なる構成につい
て説明する。
【００６７】図８に示すように、本変形例の多層プリン
ト配線基板においても、３．３Ｖ電源プレーン４７ａ，
４７ｂが二つに分割されて電源層４５に設けられてい
る。さらに、電源層４５には、分割された各３．３Ｖ電
源プレーン４７ａ，４７ｂ同士の間に５Ｖクロック信号
用配線パターン３４ｂが設けられている。
ト配線基板においても、３．３Ｖ電源プレーン４７ａ，
４７ｂが二つに分割されて電源層４５に設けられてい
る。さらに、電源層４５には、分割された各３．３Ｖ電
源プレーン４７ａ，４７ｂ同士の間に５Ｖクロック信号
用配線パターン３４ｂが設けられている。
【００６８】また、図１０に示すように、第４の信号層
５０には３．３Ｖ電源パターン５５が設けられている。
３．３Ｖ電源パターン５５と３．３Ｖ電源プレーン４７
ａとはスルーホール４８ａによって接続され、３．３Ｖ
電源パターン５５と３．３Ｖ電源プレーン４７ｂとはス
ルーホール４８ｂによって接続されている。従って、各
３．３Ｖ電源プレーン４７ａ，４７ｂは、スルーホール
４８ａ，４８ｂおよび３．３Ｖ電源パターン５５を介し
て導通されている。
５０には３．３Ｖ電源パターン５５が設けられている。
３．３Ｖ電源パターン５５と３．３Ｖ電源プレーン４７
ａとはスルーホール４８ａによって接続され、３．３Ｖ
電源パターン５５と３．３Ｖ電源プレーン４７ｂとはス
ルーホール４８ｂによって接続されている。従って、各
３．３Ｖ電源プレーン４７ａ，４７ｂは、スルーホール
４８ａ，４８ｂおよび３．３Ｖ電源パターン５５を介し
て導通されている。
【００６９】一方、５Ｖクロック信号用配線パターン３
４ｂの一方の端部はスルーホール３５ａを介して第１の
出力側ＩＣ３２（図１参照）の一つの端子に接続され、
５Ｖクロック信号用配線パターン３４ｂの他方の端部は
スルーホール３５ｂを介して第１の入力側ＩＣ５１（図
４参照）の一つの端子に接続されている。
４ｂの一方の端部はスルーホール３５ａを介して第１の
出力側ＩＣ３２（図１参照）の一つの端子に接続され、
５Ｖクロック信号用配線パターン３４ｂの他方の端部は
スルーホール３５ｂを介して第１の入力側ＩＣ５１（図
４参照）の一つの端子に接続されている。
【００７０】上記の本実施形態の構成により、第２の信
号層４１に設けられた３．３Ｖクロック信号用配線パタ
ーン３７とグラウンド層４２との間にマイクロストリッ
プ構造が構成されるとともに、電源層４５に設けられた
５Ｖクロック信号用配線パターン３４ｂとグラウンド層
４２との間にマイクロストリップ構造が構成される。第
２の信号層４１の３．３Ｖクロック信号用配線パターン
３７にグラウンド層４２が近接して対向配置されてなる
マイクロストリップ構造の場合は、３．３Ｖクロック信
号用配線パターン３７とグラウンド層４２との容量結合
や誘導結合が大きくなる。そのため、第２の出力側ＩＣ
３３からスルーホール３９、３．３Ｖクロック信号用配
線パターン３７、およびスルーホール３８を通って第２
の入力側ＩＣ５２に信号電流が流れると、その信号電流
に対するリターン電流は、３．３Ｖクロック信号用配線
パターン３７の直下部分に当たるグラウンド層４２の電
流経路４３を直線的に流れる。
号層４１に設けられた３．３Ｖクロック信号用配線パタ
ーン３７とグラウンド層４２との間にマイクロストリッ
プ構造が構成されるとともに、電源層４５に設けられた
５Ｖクロック信号用配線パターン３４ｂとグラウンド層
４２との間にマイクロストリップ構造が構成される。第
２の信号層４１の３．３Ｖクロック信号用配線パターン
３７にグラウンド層４２が近接して対向配置されてなる
マイクロストリップ構造の場合は、３．３Ｖクロック信
号用配線パターン３７とグラウンド層４２との容量結合
や誘導結合が大きくなる。そのため、第２の出力側ＩＣ
３３からスルーホール３９、３．３Ｖクロック信号用配
線パターン３７、およびスルーホール３８を通って第２
の入力側ＩＣ５２に信号電流が流れると、その信号電流
に対するリターン電流は、３．３Ｖクロック信号用配線
パターン３７の直下部分に当たるグラウンド層４２の電
流経路４３を直線的に流れる。
【００７１】一方、電源層４５の５Ｖクロック信号用配
線パターン３４ｂにグラウンド層４２が近接して対向配
置されてなるマイクロストリップ構造の場合にも、５Ｖ
クロック信号用配線パターン３４ｂとグラウンド層４２
との容量結合や誘導結合が大きくなる。そのため、第１
の出力側ＩＣ３２からスルーホール３５ａ、５Ｖクロッ
ク信号用配線パターン３４ｂおよびスルーホール３５ｂ
を通って第１の入力側ＩＣ５１に信号電流が流れると、
その信号電流に対するリターン電流はグラウンド層４２
の電流経路４４を直線的に流れる。
線パターン３４ｂにグラウンド層４２が近接して対向配
置されてなるマイクロストリップ構造の場合にも、５Ｖ
クロック信号用配線パターン３４ｂとグラウンド層４２
との容量結合や誘導結合が大きくなる。そのため、第１
の出力側ＩＣ３２からスルーホール３５ａ、５Ｖクロッ
ク信号用配線パターン３４ｂおよびスルーホール３５ｂ
を通って第１の入力側ＩＣ５１に信号電流が流れると、
その信号電流に対するリターン電流はグラウンド層４２
の電流経路４４を直線的に流れる。
【００７２】本変形例においても、図１から図４に示し
た多層プリント配線基板と同様に、各クロック信号用配
線パターン３４ｂ，３７の直下に各々のリターン電流の
電流経路４３，４４が最短直線的に構成されるため、デ
ィファレンシャルモードの電流のループが小さくなると
共に、ディファレンシャルモードの電流により併発され
るコモンモードの電流も小さくなる。そのため、プリン
ト配線基板から放射される電磁波放射ノイズを低減させ
ることができる。
た多層プリント配線基板と同様に、各クロック信号用配
線パターン３４ｂ，３７の直下に各々のリターン電流の
電流経路４３，４４が最短直線的に構成されるため、デ
ィファレンシャルモードの電流のループが小さくなると
共に、ディファレンシャルモードの電流により併発され
るコモンモードの電流も小さくなる。そのため、プリン
ト配線基板から放射される電磁波放射ノイズを低減させ
ることができる。
【００７３】なお、本発明が適用されるのは４層もしく
は６層の多層プリント配線基板に限られず、平面状に設
けられたグラウンド層と、そのグラウンド層に対向配置
された電源層および信号層とを有する構成であれば、任
意層数の多層プリント配線基板に適用することができ
る。
は６層の多層プリント配線基板に限られず、平面状に設
けられたグラウンド層と、そのグラウンド層に対向配置
された電源層および信号層とを有する構成であれば、任
意層数の多層プリント配線基板に適用することができ
る。
【００７４】
【発明の効果】以上説明したように、本発明の多層プリ
ント基板は、複数の電源プレーンが設けられた電源層と
グラウンド層とを含む少なくとも二層以上の導体層を有
し、グラウンド層と互いに対向する導体層には、電磁波
放射ノイズ源となる信号を伝送するための配線パターン
が形成されているので、グラウンド層を流れるリターン
電流の電流経路が最短直線的となり、多層プリント配線
基板から放射される電磁波放射ノイズを低減させること
ができる。
ント基板は、複数の電源プレーンが設けられた電源層と
グラウンド層とを含む少なくとも二層以上の導体層を有
し、グラウンド層と互いに対向する導体層には、電磁波
放射ノイズ源となる信号を伝送するための配線パターン
が形成されているので、グラウンド層を流れるリターン
電流の電流経路が最短直線的となり、多層プリント配線
基板から放射される電磁波放射ノイズを低減させること
ができる。
【図１】本発明の多層プリント配線基板の一実施形態に
おける第１の導体層の構成を示す平面図である。
おける第１の導体層の構成を示す平面図である。
【図２】本実施形態の多層プリント配線基板における第
２の導体層の構成を示す平面図である。
２の導体層の構成を示す平面図である。
【図３】本実施形態の多層プリント配線基板における第
３の導体層の構成を示す平面図である。
３の導体層の構成を示す平面図である。
【図４】本実施形態の多層プリント配線基板における第
４の導体層の構成を示す平面図である。
４の導体層の構成を示す平面図である。
【図５】図１から図４を参照して説明した多層プリント
配線基板の変形例の、第１の導体層の構成を示す平面図
である。
配線基板の変形例の、第１の導体層の構成を示す平面図
である。
【図６】本変形例の多層プリント配線基板における第２
の導体層の構成を示す平面図である。
の導体層の構成を示す平面図である。
【図７】本変形例の多層プリント配線基板における第３
の導体層の構成を示す平面図である。
の導体層の構成を示す平面図である。
【図８】本変形例の多層プリント配線基板における第４
の導体層の構成を示す平面図である。
の導体層の構成を示す平面図である。
【図９】本変形例の多層プリント配線基板における第５
の導体層の構成を示す平面図である。
の導体層の構成を示す平面図である。
【図１０】本変形例の多層プリント配線基板における第
６の導体層の構成を示す平面図である。
６の導体層の構成を示す平面図である。
【図１１】従来の多層プリント配線基板における第１の
導体層の構成を示す平面図である。
導体層の構成を示す平面図である。
【図１２】従来の多層プリント配線基板における第２の
導体層の構成を示す平面図である。
導体層の構成を示す平面図である。
【図１３】従来の多層プリント配線基板における第３の
導体層の構成を示す平面図である。
導体層の構成を示す平面図である。
【図１４】従来の多層プリント配線基板における第４の
導体層の構成を示す平面図である。
導体層の構成を示す平面図である。
【図１５】従来の他の多層プリント配線基板における第
１の導体層の構成を示す平面図である。
１の導体層の構成を示す平面図である。
【図１６】従来の他の多層プリント配線基板における第
２の導体層の構成を示す平面図である。
２の導体層の構成を示す平面図である。
【図１７】従来の他の多層プリント配線基板における第
３の導体層の構成を示す平面図である。
３の導体層の構成を示す平面図である。
【図１８】従来の他の多層プリント配線基板における第
４の導体層の構成を示す平面図である。
４の導体層の構成を示す平面図である。
【図１９】従来の他の多層プリント配線基板における第
５の導体層の構成を示す平面図である。
５の導体層の構成を示す平面図である。
【図２０】従来の他の多層プリント配線基板における第
６の導体層の構成を示す平面図である。
６の導体層の構成を示す平面図である。
１，３１ 第１の信号層 ２，３２ 第１の出力側ＩＣ ３，３３ 第２の出力側ＩＣ ４ａ，４ｂ，３４ａ，３４ｂ ５Ｖクロック信号用配
線パターン ５ａ，５ｂ，６，８，９，１６ａ，１６ｂ，２１，２
２，３５ａ，３５ｂ，３６，３８，３９，４０，４８
ａ，４８ｂ，５３，５４ スルーホール ７，３７ ３．３Ｖクロック信号用配線パターン １０，４２ グラウンド層 １１，１２，４３，４４ 電流経路 １３，４５ 電源層 １４，４６ ５Ｖ電源プレーン １５ａ，１５ｂ，４７ａ，４７ｂ ３．３Ｖ電源プレ
ーン １７，４１ 第２の信号層 １８，５１ 第１の入力側ＩＣ １９，５２ 第２の入力側ＩＣ ２０，５５ ３．３Ｖ電源パターン ４９ 第３の信号層 ５０ 第４の信号層
線パターン ５ａ，５ｂ，６，８，９，１６ａ，１６ｂ，２１，２
２，３５ａ，３５ｂ，３６，３８，３９，４０，４８
ａ，４８ｂ，５３，５４ スルーホール ７，３７ ３．３Ｖクロック信号用配線パターン １０，４２ グラウンド層 １１，１２，４３，４４ 電流経路 １３，４５ 電源層 １４，４６ ５Ｖ電源プレーン １５ａ，１５ｂ，４７ａ，４７ｂ ３．３Ｖ電源プレ
ーン １７，４１ 第２の信号層 １８，５１ 第１の入力側ＩＣ １９，５２ 第２の入力側ＩＣ ２０，５５ ３．３Ｖ電源パターン ４９ 第３の信号層 ５０ 第４の信号層
Claims (5)
- 【請求項１】 供給電圧が互いに異なる複数の電源プレ
ーンが設けられた電源層とグラウンド層とを含む少なく
とも二層以上の導体層を有する多層プリント配線基板に
おいて、 前記導体層のうち前記グラウンド層と互いに対向する導
体層には、電磁波放射ノイズ源となる信号を伝送するた
めの配線パターンが形成されていることを特徴とする多
層プリント配線基板。 - 【請求項２】 前記電源層は前記グラウンド層と互いに
対向して設けられるとともに、前記電源層に設けられた
複数の電源プレーンのうち少なくとも一つの電源プレー
ンは分割して形成され、前記電源層の前記分割された電
源プレーン同士の間に前記配線パターンが形成されてい
る請求項１に記載の多層プリント配線基板。 - 【請求項３】 前記配線パターンが形成された信号層
が、前記グラウンド層と互いに対向して設けられている
請求項１または２に記載の多層プリント配線基板。 - 【請求項４】 前記グラウンド層は単一平面状に形成さ
れている請求項１から３のいずれか１項に記載の多層プ
リント配線基板。 - 【請求項５】 前記電磁波放射ノイズ源となる信号は、
前記多層プリント配線基板に実装される電子デバイスか
ら発信されるクロック信号である請求項１から４のいず
れか１項に記載の多層プリント配線基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01398198A JP3610221B2 (ja) | 1998-01-27 | 1998-01-27 | 多層プリント配線基板 |
| US09/237,246 US6175506B1 (en) | 1998-01-27 | 1999-01-26 | Multilayer printed circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01398198A JP3610221B2 (ja) | 1998-01-27 | 1998-01-27 | 多層プリント配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214809A true JPH11214809A (ja) | 1999-08-06 |
| JP3610221B2 JP3610221B2 (ja) | 2005-01-12 |
Family
ID=11848411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01398198A Expired - Fee Related JP3610221B2 (ja) | 1998-01-27 | 1998-01-27 | 多層プリント配線基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6175506B1 (ja) |
| JP (1) | JP3610221B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226065A (ja) * | 2007-03-15 | 2008-09-25 | Hitachi Ltd | 電源制御装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4166436B2 (ja) * | 1998-07-20 | 2008-10-15 | サムスン エレクトロニクス カンパニー リミテッド | 電子装置 |
| US6849805B2 (en) * | 2000-12-28 | 2005-02-01 | Canon Kabushiki Kaisha | Printed wiring board and electronic apparatus |
| US6995322B2 (en) * | 2003-01-30 | 2006-02-07 | Endicott Interconnect Technologies, Inc. | High speed circuitized substrate with reduced thru-hole stub, method for fabrication and information handling system utilizing same |
| TWI402007B (zh) * | 2010-11-29 | 2013-07-11 | Hon Hai Prec Ind Co Ltd | 印刷電路板 |
| US10524351B2 (en) * | 2018-01-02 | 2019-12-31 | Qualcomm Incorporated | Printed circuit board (PCB) with stubs coupled to electromagnetic absorbing material |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160292A (ja) * | 1991-06-06 | 1993-06-25 | Toshiba Corp | 多層パッケージ |
| US5768109A (en) * | 1991-06-26 | 1998-06-16 | Hughes Electronics | Multi-layer circuit board and semiconductor flip chip connection |
| US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
| US5315069A (en) * | 1992-10-02 | 1994-05-24 | Compaq Computer Corp. | Electromagnetic radiation reduction technique using grounded conductive traces circumscribing internal planes of printed circuit boards |
| US5408053A (en) * | 1993-11-30 | 1995-04-18 | Hughes Aircraft Company | Layered planar transmission lines |
| JPH07235775A (ja) * | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | 多層プリント配線基板 |
| JPH07326833A (ja) * | 1994-06-02 | 1995-12-12 | Fujitsu Ltd | Ｅｍｉ放射を抑止する配線パターン |
| SE503166C2 (sv) * | 1994-08-22 | 1996-04-15 | Ericsson Telefon Ab L M | Kapacitansuppvisande mönsterkortstillhörigt kopplingsarrangemang |
| JP2638567B2 (ja) * | 1995-06-08 | 1997-08-06 | 日本電気株式会社 | 多層配線基板 |
| JP2867985B2 (ja) * | 1996-12-20 | 1999-03-10 | 日本電気株式会社 | プリント回路基板 |
| US5847936A (en) * | 1997-06-20 | 1998-12-08 | Sun Microsystems, Inc. | Optimized routing scheme for an integrated circuit/printed circuit board |
-
1998
- 1998-01-27 JP JP01398198A patent/JP3610221B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-26 US US09/237,246 patent/US6175506B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226065A (ja) * | 2007-03-15 | 2008-09-25 | Hitachi Ltd | 電源制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6175506B1 (en) | 2001-01-16 |
| JP3610221B2 (ja) | 2005-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3206561B2 (ja) | 多層配線基板 | |
| US6972380B2 (en) | Printed wiring board having impedance-matched differential pair signal traces | |
| KR920005068B1 (ko) | 인쇄배선회로장치 | |
| US7530167B2 (en) | Method of making a printed circuit board with low cross-talk noise | |
| US8575743B2 (en) | Printed board and semiconductor integrated circuit | |
| JPH1140915A (ja) | プリント配線板 | |
| JP3610225B2 (ja) | プリント配線板 | |
| US5761049A (en) | Inductance cancelled condenser implemented apparatus | |
| US6930888B2 (en) | Mechanism to cross high-speed differential pairs | |
| JP3610221B2 (ja) | 多層プリント配線基板 | |
| JP2988421B2 (ja) | Ｅｍｉ抑制多層プリント基板 | |
| US20040070956A1 (en) | Method and apparatus for providing improved loop inductance of decoupling capacitors | |
| JPH11261238A (ja) | 多層プリント配線板と該多層プリント配線板を搭載した電子機器 | |
| KR20030076346A (ko) | Ｄｃ 전력을 공급하며 노이즈 감쇠를 위한 노이즈 필터를구비하는 전자장치 | |
| US6710255B2 (en) | Printed circuit board having buried intersignal capacitance and method of making | |
| JP2001267701A (ja) | プリント基板 | |
| US6778043B2 (en) | Method and apparatus for adding inductance to printed circuits | |
| JPH11145570A (ja) | プリント基板 | |
| JP2005183790A (ja) | プリント配線基板 | |
| US7663894B2 (en) | Multilayer printed wiring board | |
| JPH09312478A (ja) | 多層配線基板 | |
| JP2000156548A (ja) | 電子回路部品の電源パターン接続構造 | |
| JP2006245081A (ja) | プリント基板、デジタルアナログ混成回路およびシールドパターン | |
| JPH06216478A (ja) | プリント配線板 | |
| JP2000091785A (ja) | 電子回路部品の電源パターン接続構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040609 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040804 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041006 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071022 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |