JPH11214934A - レベルシフト機能を持つバッファ用集積回路 - Google Patents
レベルシフト機能を持つバッファ用集積回路Info
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- JPH11214934A JPH11214934A JP10299750A JP29975098A JPH11214934A JP H11214934 A JPH11214934 A JP H11214934A JP 10299750 A JP10299750 A JP 10299750A JP 29975098 A JP29975098 A JP 29975098A JP H11214934 A JPH11214934 A JP H11214934A
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 3
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 シフトダウンされた入力電圧が、バッファを
通った後、実質的に元の電圧値にシフトアップされる。 【解決手段】 シフトダウンされた電圧を受取り、そし
て実質的にシフトダウンされる以前の入力電圧の原電圧
に等しい出力電圧を提供する。電圧レベルのシフトダウ
ンとシフトアップのための２個のＭＯＳＦＥＴを用い
る。第１のＭＯＳＦＥＴのソースはオペ・アンプの第１
の入力に接続され、第２のＭＯＳＦＥＴのソースはオペ
・アンプの第２の入力に接続され、オペ・アンプの出力
は第２のＭＯＳＦＥＴのゲートに接続される。第１のＭ
ＯＳＦＥＴは電圧を受取りシフトダウンしてオペ・アン
プの第１の入力に供給する。第２のＭＯＳＦＥＴによっ
て、そのゲートとオペ・アンプの出力を第１のＭＯＳＦ
ＥＴによって受取られた電圧と実質的に等しくせしめ
る。
通った後、実質的に元の電圧値にシフトアップされる。 【解決手段】 シフトダウンされた電圧を受取り、そし
て実質的にシフトダウンされる以前の入力電圧の原電圧
に等しい出力電圧を提供する。電圧レベルのシフトダウ
ンとシフトアップのための２個のＭＯＳＦＥＴを用い
る。第１のＭＯＳＦＥＴのソースはオペ・アンプの第１
の入力に接続され、第２のＭＯＳＦＥＴのソースはオペ
・アンプの第２の入力に接続され、オペ・アンプの出力
は第２のＭＯＳＦＥＴのゲートに接続される。第１のＭ
ＯＳＦＥＴは電圧を受取りシフトダウンしてオペ・アン
プの第１の入力に供給する。第２のＭＯＳＦＥＴによっ
て、そのゲートとオペ・アンプの出力を第１のＭＯＳＦ
ＥＴによって受取られた電圧と実質的に等しくせしめ
る。
Description
【０００１】
【産業上の利用分野】本発明は、バッファ回路に関し、
より詳細には、バッファされる必要のある電圧をシフト
ダウンして受取り、そのバッファされる必要がある電圧
の原電圧値に等しい電圧を出力するバッファを持つバッ
ファ用集積回路に関する。
より詳細には、バッファされる必要のある電圧をシフト
ダウンして受取り、そのバッファされる必要がある電圧
の原電圧値に等しい電圧を出力するバッファを持つバッ
ファ用集積回路に関する。
【０００２】
【従来の技術】集積回路において、バッファの共通モー
ド電圧要件の範囲外にあるレベルの電圧をバッファする
必要がある場合、一般に、バッファの入力要件にマッチ
するようにレベルがシフトダウンされる。その後、バッ
ファの出力電圧は、実質的に原電圧値に戻されてなおバ
ッファされねばならない。
ド電圧要件の範囲外にあるレベルの電圧をバッファする
必要がある場合、一般に、バッファの入力要件にマッチ
するようにレベルがシフトダウンされる。その後、バッ
ファの出力電圧は、実質的に原電圧値に戻されてなおバ
ッファされねばならない。
【０００３】図１を参照すると、バッファ（オペ・アン
プ）１４の手前で電圧をシフトダウンして、バッファ１
４の後でその電圧を元に戻すようにシフトアップする、
従来技術によるバッファ回路１０が示される。図１にお
いて、ノード１２はバッファされる必要のある電圧Ｖ１
をもっている。バッファ（オペ・アンプ）１４の入力電
圧要件にマッチするように、電圧Ｖ１はシフトダウンさ
れる。電圧Ｖ１をシフトダウンするために、ノード１２
は、金属酸化皮膜半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）Ｔ１のゲートに接続される。トランジスタＴ１
のドレインは、電源ＶDDに接続され、Ｔ１のソースは、
抵抗器Ｒ１を経て接地される。ＮＭＯＳトランジスタで
あるトランジスタＴ１は、そのゲート電圧ＶG1をゲート
／ソース間電圧ＶGS1 によってソース電圧ＶS1までシフ
トダウンする。従ってトランジスタＴ１のソース電圧Ｖ
S1は、ＶS1＝ＶG1−ＶGS1 となり、ノード１２はトラン
ジスタＴ１のゲートに接続されているので、ソース電圧
はＶS1＝Ｖ１−ＶGS1 となる。結果的にトランジスタＴ
１は電圧Ｖ１をＶGS1 によってＶS1までシフトダウンし
た。
プ）１４の手前で電圧をシフトダウンして、バッファ１
４の後でその電圧を元に戻すようにシフトアップする、
従来技術によるバッファ回路１０が示される。図１にお
いて、ノード１２はバッファされる必要のある電圧Ｖ１
をもっている。バッファ（オペ・アンプ）１４の入力電
圧要件にマッチするように、電圧Ｖ１はシフトダウンさ
れる。電圧Ｖ１をシフトダウンするために、ノード１２
は、金属酸化皮膜半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）Ｔ１のゲートに接続される。トランジスタＴ１
のドレインは、電源ＶDDに接続され、Ｔ１のソースは、
抵抗器Ｒ１を経て接地される。ＮＭＯＳトランジスタで
あるトランジスタＴ１は、そのゲート電圧ＶG1をゲート
／ソース間電圧ＶGS1 によってソース電圧ＶS1までシフ
トダウンする。従ってトランジスタＴ１のソース電圧Ｖ
S1は、ＶS1＝ＶG1−ＶGS1 となり、ノード１２はトラン
ジスタＴ１のゲートに接続されているので、ソース電圧
はＶS1＝Ｖ１−ＶGS1 となる。結果的にトランジスタＴ
１は電圧Ｖ１をＶGS1 によってＶS1までシフトダウンし
た。
【０００４】トランジスタのソースはオペ・アンプ１４
の非反転入力に接続されている。オペ・アンプ１４の反
転入力は、その出力に接続され、該出力はトランジスタ
Ｔ２のゲートに接続されている。オペ・アンプ１４は、
その非反転入力を、その出力に送り、更にトランジスタ
Ｔ２のゲートに送る。オペ・アンプ１４の出力電圧を使
用するためには、電圧Ｖ１の原電圧値まで戻す必要があ
る。通常、ＶS1をＶ１に戻すには、ＰＭＯＳトランジス
タＴ２が使用される。
の非反転入力に接続されている。オペ・アンプ１４の反
転入力は、その出力に接続され、該出力はトランジスタ
Ｔ２のゲートに接続されている。オペ・アンプ１４は、
その非反転入力を、その出力に送り、更にトランジスタ
Ｔ２のゲートに送る。オペ・アンプ１４の出力電圧を使
用するためには、電圧Ｖ１の原電圧値まで戻す必要があ
る。通常、ＶS1をＶ１に戻すには、ＰＭＯＳトランジス
タＴ２が使用される。
【０００５】トランジスタＴ２は、ＰＭＯＳトランジス
タであるので、そのソースは抵抗器Ｒ２を経て電源ＶDD
に接続される。トランジスタＴ２は、ゲート／ソース間
電圧ＶGS2 を有する。従って、トランジスタＴ２のソー
ス電圧ＶS2は、ＶS2＝ＶG2−ＶGS2 であり、ここでＶG2
はオペ・アンプ１４の非反転入力の電圧と等しいトラン
ジスタＴ２のゲート電圧である。従って、ＶG2＝Ｖ１−
ＶGS1 であり、結果として、ＶS2＝Ｖ１−ＶGS1 −ＶGS
2 ＝Ｖ１−ＶGS1 ＋｜ＶGS2 ｜となる。ここで｜ＶGS2
｜はＶGS2 の絶対値でありＰＭＯＳトランジスタでは負
の値を有する。
タであるので、そのソースは抵抗器Ｒ２を経て電源ＶDD
に接続される。トランジスタＴ２は、ゲート／ソース間
電圧ＶGS2 を有する。従って、トランジスタＴ２のソー
ス電圧ＶS2は、ＶS2＝ＶG2−ＶGS2 であり、ここでＶG2
はオペ・アンプ１４の非反転入力の電圧と等しいトラン
ジスタＴ２のゲート電圧である。従って、ＶG2＝Ｖ１−
ＶGS1 であり、結果として、ＶS2＝Ｖ１−ＶGS1 −ＶGS
2 ＝Ｖ１−ＶGS1 ＋｜ＶGS2 ｜となる。ここで｜ＶGS2
｜はＶGS2 の絶対値でありＰＭＯＳトランジスタでは負
の値を有する。
【０００６】トランジスタＴ１はＮＭＯＳでありトラン
ジスタＴ２はＰＭＯＳなので、トランジスタＴ１のソー
ス電流ＩS1とトランジスタＴ２のソース電流ＩS2が同一
に保たれたとしてもゲート／ソース間電圧ＶGS1 とＶGS
2 は正確には同一ではない。これはトランジスタＴ１と
Ｔ２が異なるタイプのトランジスタであり、それらが類
似の特性を持たないと言う事実に基づいている。従っ
て、シフトアップされた電圧であるトランジスタＴ２の
ソース電圧は正確にＶ１と等しくならない。
ジスタＴ２はＰＭＯＳなので、トランジスタＴ１のソー
ス電流ＩS1とトランジスタＴ２のソース電流ＩS2が同一
に保たれたとしてもゲート／ソース間電圧ＶGS1 とＶGS
2 は正確には同一ではない。これはトランジスタＴ１と
Ｔ２が異なるタイプのトランジスタであり、それらが類
似の特性を持たないと言う事実に基づいている。従っ
て、シフトアップされた電圧であるトランジスタＴ２の
ソース電圧は正確にＶ１と等しくならない。
【０００７】
【発明が解決しようとする課題】本発明の目的は、シフ
トダウンされた電圧を受取り、そして実質的にシフトダ
ウンされる以前の入力電圧の原電圧値に等しい出力電圧
を提供するバッファを提供することにある。
トダウンされた電圧を受取り、そして実質的にシフトダ
ウンされる以前の入力電圧の原電圧値に等しい出力電圧
を提供するバッファを提供することにある。
【０００８】
【課題を解決するための手段】本発明によると、バッフ
ァとしてのオペ・アンプとそしてレベルのシフトダウン
とシフトアップのための２個のＭＯＳＦＥＴを用いるバ
ッファ用集積回路が開示される。第１のＭＯＳＦＥＴの
ソースは、オペ・アンプの第１の入力に接続され、第２
のＭＯＳＦＥＴのソースは、オペ・アンプの第２の入力
に接続され、オペ・アンプの出力は、第２のＭＯＳＦＥ
Ｔのゲートに接続される。第１のＭＯＳＦＥＴは、電圧
を受取りその電圧をシフトダウンしてオペ・アンプの第
１の入力に供給する。第２のＭＯＳＦＥＴによって、そ
のゲートとオペ・アンプの出力とが、第１のＭＯＳＦＥ
Ｔによって受取った電圧と実質的に等しくさせる。
ァとしてのオペ・アンプとそしてレベルのシフトダウン
とシフトアップのための２個のＭＯＳＦＥＴを用いるバ
ッファ用集積回路が開示される。第１のＭＯＳＦＥＴの
ソースは、オペ・アンプの第１の入力に接続され、第２
のＭＯＳＦＥＴのソースは、オペ・アンプの第２の入力
に接続され、オペ・アンプの出力は、第２のＭＯＳＦＥ
Ｔのゲートに接続される。第１のＭＯＳＦＥＴは、電圧
を受取りその電圧をシフトダウンしてオペ・アンプの第
１の入力に供給する。第２のＭＯＳＦＥＴによって、そ
のゲートとオペ・アンプの出力とが、第１のＭＯＳＦＥ
Ｔによって受取った電圧と実質的に等しくさせる。
【０００９】
【発明の実施の形態】図２を参照すると、本発明のバッ
ファ用集積回路構成図が示されている。図２において、
ノード２２はバッファされる必要のある電圧Ｖ３を有す
る。電圧Ｖ３は、バッファとしてのオペ・アンプ２４の
入力電圧にマッチ（適合）するようにシフトダウンされ
る。電圧Ｖ３をシフトダウンする目的でノード２２はレ
ベルシフタとして使用されるＭＯＳＦＥＴ Ｔ３のゲー
トに接続される。トランジスタＴ３のドレインは、電源
ＶDD1 に接続され、ソースは抵抗器Ｒ３を経て接地され
る。トランジスタＴ３はそのゲート電圧ＶG3をゲート／
ソース間電圧ＶGS3 によってソース電圧ＶS3までシフト
ダウンされる。従ってトランジスタＴ３のソース電圧Ｖ
S3は、ＶS3＝ＶG3−ＶGS3 となる。ノード２２はトラン
ジスタＴ３のゲートに接続されているので、ソース電圧
はＶS3＝Ｖ３−ＶGS3 となる。結果として、トランジス
タＴ３は電圧Ｖ３をＶGS3 によってＶS3にシフトダウン
された事になる。議論のため、ＶS3はＶ3(shiftdown )
とも呼ばれる。
ファ用集積回路構成図が示されている。図２において、
ノード２２はバッファされる必要のある電圧Ｖ３を有す
る。電圧Ｖ３は、バッファとしてのオペ・アンプ２４の
入力電圧にマッチ（適合）するようにシフトダウンされ
る。電圧Ｖ３をシフトダウンする目的でノード２２はレ
ベルシフタとして使用されるＭＯＳＦＥＴ Ｔ３のゲー
トに接続される。トランジスタＴ３のドレインは、電源
ＶDD1 に接続され、ソースは抵抗器Ｒ３を経て接地され
る。トランジスタＴ３はそのゲート電圧ＶG3をゲート／
ソース間電圧ＶGS3 によってソース電圧ＶS3までシフト
ダウンされる。従ってトランジスタＴ３のソース電圧Ｖ
S3は、ＶS3＝ＶG3−ＶGS3 となる。ノード２２はトラン
ジスタＴ３のゲートに接続されているので、ソース電圧
はＶS3＝Ｖ３−ＶGS3 となる。結果として、トランジス
タＴ３は電圧Ｖ３をＶGS3 によってＶS3にシフトダウン
された事になる。議論のため、ＶS3はＶ3(shiftdown )
とも呼ばれる。
【００１０】トランジスタＴ３のソースは、オペ・アン
プ２４の非反転入力に接続される。オペ・アンプ２４の
出力はトランジスタＴ４のゲートに接続される。トラン
ジスタＴ４のドレインは電源ＶDD1 に接続され、トラン
ジスタＴ４のソースは抵抗器Ｒ４を経て接地される。
プ２４の非反転入力に接続される。オペ・アンプ２４の
出力はトランジスタＴ４のゲートに接続される。トラン
ジスタＴ４のドレインは電源ＶDD1 に接続され、トラン
ジスタＴ４のソースは抵抗器Ｒ４を経て接地される。
【００１１】回路２０において抵抗器Ｒ３とＲ４は、ト
ランジスタＴ３のソース電流ＩS3とトランジスタＴ４の
ソース電流ＩS4が等しくなるように選択されることに留
意されたい。
ランジスタＴ３のソース電流ＩS3とトランジスタＴ４の
ソース電流ＩS4が等しくなるように選択されることに留
意されたい。
【００１２】オペ・アンプ２４はその非反転入力を、そ
の出力へ送り、そこからトランジスタＴ４のゲートへ送
る。オペ・アンプ２４の出力電圧を使用するにはその出
力電圧を電圧Ｖ３の原電圧値まで戻す必要がある。本発
明では電圧Ｖ3(shiftdown )を電圧Ｖ３に戻す目的でＮ
ＭＯＳトランジスタＴ４が使用される。
の出力へ送り、そこからトランジスタＴ４のゲートへ送
る。オペ・アンプ２４の出力電圧を使用するにはその出
力電圧を電圧Ｖ３の原電圧値まで戻す必要がある。本発
明では電圧Ｖ3(shiftdown )を電圧Ｖ３に戻す目的でＮ
ＭＯＳトランジスタＴ４が使用される。
【００１３】オペ・アンプ２４の反転入力は、トランジ
スタＴ４のソースに接続され、このトランジスタＴ４に
よって、該トランジスタＴ４のソース電圧Ｓ４がオペ・
アンプ２４の反転入力及び非反転入力に等しくなる。こ
の構成において、オペ・アンプ２４の反転入力と非反転
入力は等しいことに留意されたい。従って、トランジス
タＴ４のソース電圧ＶS4は、トランジスタＴ３のソース
電圧ＶS3に等しくなるようにセットされる。これによっ
て、オペ・アンプ２４の出力電圧であるトランジスタＴ
４のゲート電圧ＶG4が、次式に等しくなる。 ＶG4＝ＶS4＋ＶGS4 ＶGS4 はトランジスタＴ４のゲート／ソース間電圧であ
る。
スタＴ４のソースに接続され、このトランジスタＴ４に
よって、該トランジスタＴ４のソース電圧Ｓ４がオペ・
アンプ２４の反転入力及び非反転入力に等しくなる。こ
の構成において、オペ・アンプ２４の反転入力と非反転
入力は等しいことに留意されたい。従って、トランジス
タＴ４のソース電圧ＶS4は、トランジスタＴ３のソース
電圧ＶS3に等しくなるようにセットされる。これによっ
て、オペ・アンプ２４の出力電圧であるトランジスタＴ
４のゲート電圧ＶG4が、次式に等しくなる。 ＶG4＝ＶS4＋ＶGS4 ＶGS4 はトランジスタＴ４のゲート／ソース間電圧であ
る。
【００１４】本発明において、トランジスタＴ４は、オ
ペ・アンプ２４の出力がシフトアップされるのを案内す
るのに使用される。トランジスタＴ３とＴ３の両者はＮ
ＭＯＳトランジスタであり、両者は同一工程で製造さ
れ、レイアウトにおいてウエファの異なる場所にある処
理の変動を最小限にするために互いに近接して配置され
る。結果的に２個のトランジスタＴ３とＴ４のゲート／
ソース間電圧（スレッシュホールド電圧）ＶGS3 とＶGS
4 は、トランジスタＴ３とＴ４が同一サイズであり且つ
同一電流を有するので、実質的に等しくなる。従って、
ＶS3＝Ｖ3(shiftdown ) ＝Ｖ３−ＶGS3 であり、そし
て、さらに、ＶG4＝ＶS4＋ＶGS4 であり、ＶS3＝ＶS4
（Ｔ４のソース電圧はオペ・アンプ２４によってＴ３の
ソース電圧に等しくなるようにセットされている) であ
り、そして、ＶOUT ＝ＶG4＝ＶS3＋ＶGS4 ＝Ｖ3 −ＶGS
3 ＋ＶGS4 ＝Ｖ3 となる。このように、トランジスタＴ
４のゲート電圧であるオペ・アンプ２４の出力電圧ＶOU
T は、実質的にノード２２の電圧Ｖ３に等しくなり、こ
れが、バッファされた出力となる。
ペ・アンプ２４の出力がシフトアップされるのを案内す
るのに使用される。トランジスタＴ３とＴ３の両者はＮ
ＭＯＳトランジスタであり、両者は同一工程で製造さ
れ、レイアウトにおいてウエファの異なる場所にある処
理の変動を最小限にするために互いに近接して配置され
る。結果的に２個のトランジスタＴ３とＴ４のゲート／
ソース間電圧（スレッシュホールド電圧）ＶGS3 とＶGS
4 は、トランジスタＴ３とＴ４が同一サイズであり且つ
同一電流を有するので、実質的に等しくなる。従って、
ＶS3＝Ｖ3(shiftdown ) ＝Ｖ３−ＶGS3 であり、そし
て、さらに、ＶG4＝ＶS4＋ＶGS4 であり、ＶS3＝ＶS4
（Ｔ４のソース電圧はオペ・アンプ２４によってＴ３の
ソース電圧に等しくなるようにセットされている) であ
り、そして、ＶOUT ＝ＶG4＝ＶS3＋ＶGS4 ＝Ｖ3 −ＶGS
3 ＋ＶGS4 ＝Ｖ3 となる。このように、トランジスタＴ
４のゲート電圧であるオペ・アンプ２４の出力電圧ＶOU
T は、実質的にノード２２の電圧Ｖ３に等しくなり、こ
れが、バッファされた出力となる。
【００１５】さらに、トランジスタＴ４のソースからレ
ベルシフトされた出力電圧を得る通常用いられる方法と
は違って、出力がトランジスタＴ４のゲート（これはオ
ペ・アンプ２４の出力でもある）から得られ、オペ・ア
ンプ２４によってバッファされている。
ベルシフトされた出力電圧を得る通常用いられる方法と
は違って、出力がトランジスタＴ４のゲート（これはオ
ペ・アンプ２４の出力でもある）から得られ、オペ・ア
ンプ２４によってバッファされている。
【００１６】抵抗器Ｒ４に異なる値を選択することによ
って出力電圧ＶOUT が変更できることに留意されたい。
これはノード２２の電圧と等しくないオペ・アンプ２４
の反転又は非反転入力電圧より高い電圧が要求されるよ
うな応用で使用することができる。
って出力電圧ＶOUT が変更できることに留意されたい。
これはノード２２の電圧と等しくないオペ・アンプ２４
の反転又は非反転入力電圧より高い電圧が要求されるよ
うな応用で使用することができる。
【００１７】図３を参照すると、ここでは本発明におけ
る、別の例の回路３０を示し、回路３０は、図２の回路
２０と、受動負荷Ｒ３とＲ４が電流ミラー回路４０に置
換えられている点を除いて、同一である。回路２０の素
子と同一である回路３０の素子は同一の符号によって表
示される。電流ミラー回路４０は、３個のＮＭＯＳトラ
ンジスタＴ５とＴ６とＴ７から成る。トランジスタＴ５
とＴ６とＴ７のソースは全て接地され、Ｔ５とＴ６とＴ
７のゲートは互いに接続される。トランジスタＴ５のド
レインはトランジスタＴ４のソースに接続され、トラン
ジスタＴ６のドレインはトランジスタＴ３のソースに接
続される。トランジスタＴ７のドレインは自己のゲート
に接続され、又抵抗器Ｒ５を経て電源ＶDD1 に接続され
る。
る、別の例の回路３０を示し、回路３０は、図２の回路
２０と、受動負荷Ｒ３とＲ４が電流ミラー回路４０に置
換えられている点を除いて、同一である。回路２０の素
子と同一である回路３０の素子は同一の符号によって表
示される。電流ミラー回路４０は、３個のＮＭＯＳトラ
ンジスタＴ５とＴ６とＴ７から成る。トランジスタＴ５
とＴ６とＴ７のソースは全て接地され、Ｔ５とＴ６とＴ
７のゲートは互いに接続される。トランジスタＴ５のド
レインはトランジスタＴ４のソースに接続され、トラン
ジスタＴ６のドレインはトランジスタＴ３のソースに接
続される。トランジスタＴ７のドレインは自己のゲート
に接続され、又抵抗器Ｒ５を経て電源ＶDD1 に接続され
る。
【００１８】トランジスタＴ７は電流Ｉを生成し、トラ
ンジスタＴ５とＴ６は、電流ＩS33とＩS44 とが電流Ｉ
と同一になるようにせしめる。従って、トランジスタＴ
３のソース電流ＩS33 とトランジスタＴ４のソース電流
ＩS44 は同一になる。
ンジスタＴ５とＴ６は、電流ＩS33とＩS44 とが電流Ｉ
と同一になるようにせしめる。従って、トランジスタＴ
３のソース電流ＩS33 とトランジスタＴ４のソース電流
ＩS44 は同一になる。
【００１９】ここに開示された本発明のこれらの実施例
は、バッファされる必要のある電圧をシフトダウンし、
そして実質的に原電圧値になるようにシフトアップす
る。
は、バッファされる必要のある電圧をシフトダウンし、
そして実質的に原電圧値になるようにシフトアップす
る。
【００２０】上記のバッファ技術は、バッファの共通モ
ード電圧要件より下回るレベルの電圧においても適用で
きる。図４を参照すると、ここではオペ・アンプ４４の
要件にマッチするように電圧をシフトアップし、続いて
シフトアップされた電圧を原電圧値に戻すためにシフト
ダウンする本発明のバッファ用集積回路構成図４０が示
される。図４において、トランジスタＴ８は電圧Ｖ４を
シフトアップし、トランジスタＴ９によって、そのゲー
トとオペ・アンプ４４の出力の電圧ＶOUT が、実質的に
Ｖ４と等しくなるようにする。Ｔ８とＴ９はＰＭＯＳト
ランジスタであることに留意されたい。
ード電圧要件より下回るレベルの電圧においても適用で
きる。図４を参照すると、ここではオペ・アンプ４４の
要件にマッチするように電圧をシフトアップし、続いて
シフトアップされた電圧を原電圧値に戻すためにシフト
ダウンする本発明のバッファ用集積回路構成図４０が示
される。図４において、トランジスタＴ８は電圧Ｖ４を
シフトアップし、トランジスタＴ９によって、そのゲー
トとオペ・アンプ４４の出力の電圧ＶOUT が、実質的に
Ｖ４と等しくなるようにする。Ｔ８とＴ９はＰＭＯＳト
ランジスタであることに留意されたい。
【００２１】抵抗器Ｒ７に異なる値を選択することによ
って出力電圧ＶOUT が変更できることに留意されたい。
これはノード４２の電圧と等しくないオペ・アンプ２４
の反転又は非反転入力電圧より低い電圧が要求されるよ
うな応用で使用することができる。
って出力電圧ＶOUT が変更できることに留意されたい。
これはノード４２の電圧と等しくないオペ・アンプ２４
の反転又は非反転入力電圧より低い電圧が要求されるよ
うな応用で使用することができる。
【００２２】さらに、構成の詳細部の数々の変更及び素
子の組合せや配置は、本書において請求される本発明の
真の精神及び範囲から外れることなしに、行い得ること
に留意されたい。
子の組合せや配置は、本書において請求される本発明の
真の精神及び範囲から外れることなしに、行い得ること
に留意されたい。
【図面の簡単な説明】
【図１】 バッファの手前で電圧がシフトダウンされ、
バッファの後でそれを元に戻す従来技術によるバッファ
回路の構成図である。
バッファの後でそれを元に戻す従来技術によるバッファ
回路の構成図である。
【図２】 本発明によるバッファ回路の構成図である。
【図３】 本発明の別の実施例のバッファ回路の構成図
である。
である。
【図４】 図２の回路と反対極性の機能を有するバッフ
ァ回路の構成図である。
ァ回路の構成図である。
１０ 従来技術によるバッファ回路 １２ ノード １４ バッファ（オペ・アンプ） ２０ バッファ用集積回路 ２２、４２ ノード ２４、４４ バッファ（オペ・アンプ） ３０ 代替のバッファ用回路 ４０ 電流ミラー回路 Ｔ３〜Ｔ７ ＮＭＯＳＦＥＴ Ｔ８，Ｔ９ ＰＭＯＳＦＥＴ
フロントページの続き (72)発明者 モスタファ アール ヤズディー アメリカ合衆国 カリフォルニア州 90066 ロサンゼルス ムーア ストリー ト 3378
Claims (1)
- 【請求項１】 バッファ用集積回路において、 入力と出力を有する第１のレベルシフト手段と、 入力と出力とを有し、前記入力は一定の電圧レベル要件
を有する、バッファ手段とを備え、 前記第１レベルシフト手段の出力が前記バッファ手段の
入力に電気的に接続されており、 入力を有する第２のレベルシフト手段を備え、 前記バッファ手段の出力が前記第２レベルシフト手段の
入力と電気的に接続されており、 前記第１レベルシフト手段は、該第１レベルシフト手段
の入力を経て電圧を受取り、前記バッファ手段の入力の
前記一定の電圧レベル要件にマッチするように前記受取
った電圧をシフトダウンしており、 前記第２レベルシフト手段は、該第２レベルシフト手段
の入力及び前記バッファ手段の出力における電圧が前記
バッファ手段の入力における電圧よりも高くなるように
構成されて配置されていることを特徴とするバッファ用
集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US96070597A | 1997-10-30 | 1997-10-30 | |
| US08/960705 | 1997-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214934A true JPH11214934A (ja) | 1999-08-06 |
Family
ID=25503512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10299750A Withdrawn JPH11214934A (ja) | 1997-10-30 | 1998-10-21 | レベルシフト機能を持つバッファ用集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0913932A2 (ja) |
| JP (1) | JPH11214934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425870B2 (en) | 2005-03-10 | 2008-09-16 | Semiconductor Technology Academic Research Center | Current mirror circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60203898T2 (de) * | 2002-08-05 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd., Kadoma | Pegelschiebender Spannungsgenerator |
| US10613560B2 (en) * | 2016-08-05 | 2020-04-07 | Mediatek Inc. | Buffer stage and control circuit |
-
1998
- 1998-10-20 EP EP19980308565 patent/EP0913932A2/en not_active Withdrawn
- 1998-10-21 JP JP10299750A patent/JPH11214934A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425870B2 (en) | 2005-03-10 | 2008-09-16 | Semiconductor Technology Academic Research Center | Current mirror circuit |
| US7622993B2 (en) | 2005-03-10 | 2009-11-24 | Semiconductor Technology Academic Research Center | Current mirror circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0913932A2 (en) | 1999-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |