JPH0577208B2 - - Google Patents
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- JPH0577208B2 JPH0577208B2 JP60102797A JP10279785A JPH0577208B2 JP H0577208 B2 JPH0577208 B2 JP H0577208B2 JP 60102797 A JP60102797 A JP 60102797A JP 10279785 A JP10279785 A JP 10279785A JP H0577208 B2 JPH0577208 B2 JP H0577208B2
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- JP
- Japan
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- gate
- transistors
- source
- drain
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
１ 本発明の分野
本発明はMOS電流ミラー、より具体的には、
大出力インピーダンスを供しながら、唯一つの基
準電流のみを必要とするMOSカスコード電流ミ
ラー装置に係る。
大出力インピーダンスを供しながら、唯一つの基
準電流のみを必要とするMOSカスコード電流ミ
ラー装置に係る。
２ 従来技術の記述
電流ミラー回路は、当業者には周知であり、各
種の用途が見出されている。一般的に言うと、電
流ミラー回路は、入力基準電流源が、トランジス
タの一つを駆動するよう接続されたトランジスタ
対を含む。トランジスタ対は、基準電流が第２の
トランジスタの出力において、本質的に再生され
るか、ありのままに映されるように、相互接続さ
れる。殆どの場合、電流ミラー回路を設計する際
鍵を握る要因は、基準電流と出力電流間の調和を
最適にすることである。
種の用途が見出されている。一般的に言うと、電
流ミラー回路は、入力基準電流源が、トランジス
タの一つを駆動するよう接続されたトランジスタ
対を含む。トランジスタ対は、基準電流が第２の
トランジスタの出力において、本質的に再生され
るか、ありのままに映されるように、相互接続さ
れる。殆どの場合、電流ミラー回路を設計する際
鍵を握る要因は、基準電流と出力電流間の調和を
最適にすることである。
MOS技術において、短チヤネルデバイスが
増々必要となつている。電流ミラー回路におい
て、チヤネル長を短くすることは、電流ミラーの
出力インピーダンスを減少させることになる。従
つて、出力インピーダンスを増すために、カスコ
ード技術が必要となる。本発明は大きな出力イン
ピーダンスを有し、比較的低パワー消費で動作す
る改善されたMOSカスコード電流ミラー装置を
実現する。
増々必要となつている。電流ミラー回路におい
て、チヤネル長を短くすることは、電流ミラーの
出力インピーダンスを減少させることになる。従
つて、出力インピーダンスを増すために、カスコ
ード技術が必要となる。本発明は大きな出力イン
ピーダンスを有し、比較的低パワー消費で動作す
る改善されたMOSカスコード電流ミラー装置を
実現する。
大きな出力インピーダンスを供し、３個の回路
分枝を含む従来技術の回路に比べ、本発明の回路
は、大きな出力インピーダンスを供しながらも、
二つの回路分枝しかもたず、それにより低くなつ
たパワーレベルで動作する。入力回路分枝は直列
に接続された少くとも４個のMOSトランジスタ
を含み、出力回路分枝は、入力回路分枝の選択さ
れたトランジスタと相互に接続された、少くとも
２個のMOSトランジスタを含む。入力電流の鏡
映は、同一の動作特性VDS，VGSを有する各回路
分枝中のトランジスタにより、実現される。高出
力インピーダンスは、入力回路分枝中の一方のト
ランジスタのチヤネル定数Ｚ／Ｌを、他方のトラ
ンジスタの夫々に付随したチヤネル定数の値の、
３分の１に調整することにより、実現される。
分枝を含む従来技術の回路に比べ、本発明の回路
は、大きな出力インピーダンスを供しながらも、
二つの回路分枝しかもたず、それにより低くなつ
たパワーレベルで動作する。入力回路分枝は直列
に接続された少くとも４個のMOSトランジスタ
を含み、出力回路分枝は、入力回路分枝の選択さ
れたトランジスタと相互に接続された、少くとも
２個のMOSトランジスタを含む。入力電流の鏡
映は、同一の動作特性VDS，VGSを有する各回路
分枝中のトランジスタにより、実現される。高出
力インピーダンスは、入力回路分枝中の一方のト
ランジスタのチヤネル定数Ｚ／Ｌを、他方のトラ
ンジスタの夫々に付随したチヤネル定数の値の、
３分の１に調整することにより、実現される。
詳細な記述
MOSデバイスで形成された通常の従来技術に
よるカスコード電流ミラーが、第１図に描かれて
いる。入力回路分枝は、MOSトランジスタ１２
と直列に接続されたMOSトランジスタ１０を含
み、出力回路分枝は、MOSトランジスタ１６と
直列に接続されたMOSトランジスタ１４を含む。
トランジスタ１０−１６のゲートは、第１図に示
されるように、相互接続される。IREFと示された
基準電流１８が、トランジスタ１０のドレインに
供給され、トランジスタ１４のドレインにおい
て、出力電流IOUTとして再生又は鏡映される。ト
ランジスタ１０−１６の調和がよい、すなわちそ
れら全部が同じ幅対長さチヤネル比Ｚ／Ｌを有
し、全てが同じ基板に接続されると仮定すると、
トランジスタ１０及び１４は同じゲート−ソース
電圧を示し、同様にトランジスタ１２及び１６は
同じゲート−ソース電圧を示すであろう。従つ
て、トランジスタ１４及び１６を貫く電流は、ト
ランジスタ１０及び１２を貫く電流と調和しなけ
ればならないから、IOUTは基準電流IREFに等しい
か、それを鏡映したものになるであろう。しか
し、第１図に示される電流ミラーは、比較的低い
出力インピーダンスを有する。その理由は、トラ
ンジスタ１６はその飽和領域の代わりに、その抵
抗領域で動作し、従つてトランジスタ１４がみる
インピーダンスが下るからである。
よるカスコード電流ミラーが、第１図に描かれて
いる。入力回路分枝は、MOSトランジスタ１２
と直列に接続されたMOSトランジスタ１０を含
み、出力回路分枝は、MOSトランジスタ１６と
直列に接続されたMOSトランジスタ１４を含む。
トランジスタ１０−１６のゲートは、第１図に示
されるように、相互接続される。IREFと示された
基準電流１８が、トランジスタ１０のドレインに
供給され、トランジスタ１４のドレインにおい
て、出力電流IOUTとして再生又は鏡映される。ト
ランジスタ１０−１６の調和がよい、すなわちそ
れら全部が同じ幅対長さチヤネル比Ｚ／Ｌを有
し、全てが同じ基板に接続されると仮定すると、
トランジスタ１０及び１４は同じゲート−ソース
電圧を示し、同様にトランジスタ１２及び１６は
同じゲート−ソース電圧を示すであろう。従つ
て、トランジスタ１４及び１６を貫く電流は、ト
ランジスタ１０及び１２を貫く電流と調和しなけ
ればならないから、IOUTは基準電流IREFに等しい
か、それを鏡映したものになるであろう。しか
し、第１図に示される電流ミラーは、比較的低い
出力インピーダンスを有する。その理由は、トラ
ンジスタ１６はその飽和領域の代わりに、その抵
抗領域で動作し、従つてトランジスタ１４がみる
インピーダンスが下るからである。
比較的大きな出力インピーダンスを示すグレイ
−メイヤ・カスコードとよばれる別の従来技術の
装置が、第２図に示されている。図示されている
ように、この装置には、余分の回路分枝が含まれ
ている。グレイ−メイヤ・カスコードにおいて、
一対のMOSトランジスタ２０及び２２は、入力
回路分枝を形成し、トランジスタ２０のゲートが
トランジスタ２０のドレインに接続され、同様
に、トランジスタ２２のゲートがトランジスタ２
２のドレインに接続されるように、直列に接続さ
れている。隣りの回路分枝は直列に接続された
MOSトランジスタ２４及び２６の対を含み、第
２図に示されるように、トランジスタ２４のゲー
トはトランジスタ２０のゲートに接続され、トラ
ンジスタ２６のゲートはトランジスタ２２のゲー
トに接続されている。残つた回路分枝、出力分枝
は、やはり直列に接続された一対のMOSトラン
ジスタ２８及び３０を含む。トランジスタ２８の
ゲートは、トランジスタ２４のソースに接続さ
れ、トランジスタ３０のゲートは、トランジスタ
２２及び２６のゲートに接続されている。IREFと
示されている基準電流３２が、トランジスタ２０
のドレインに供給され、その結果トランジスタ２
８のドレインで再生されるか、鏡映される。高出
力インピーダンスを得るために、トランジスタ３
０は飽和の端部にバイアスされ、VTと示された
そのドレイン閾値電圧は、VT＋VONと示されたそ
のゲート電圧より、負になるようにする。ここ
で、VONはデバイスのターンオン電圧と定義され
る。このようなバイアスは、トランジスタ２４及
び２６により行なわれ、それらはトランジスタ２
８のゲートにおいて、電圧VT＋2VONを発生する。
トランジスタ２０はトランジスタ２４及び２６を
つけ加えることを補償するために、チヤネル幅対
長さ比が、他のトランジスタの４分の１であるよ
うに、設計される。グレイ−メイヤ・カスコード
は、高出力インピーダンスをもたらすが、電力消
費を大きくするという犠牲を払う。この場合、他
の回路分枝と並列に、回路分枝をつけ加えること
が、電力消費を増す原因となる。更に、電流IREF
は中央の回路分枝中で、正確に再生されることは
ない。なぜならばトランジスタ２２及び２４のド
レイン−ソース電圧は、本来異るからである。
−メイヤ・カスコードとよばれる別の従来技術の
装置が、第２図に示されている。図示されている
ように、この装置には、余分の回路分枝が含まれ
ている。グレイ−メイヤ・カスコードにおいて、
一対のMOSトランジスタ２０及び２２は、入力
回路分枝を形成し、トランジスタ２０のゲートが
トランジスタ２０のドレインに接続され、同様
に、トランジスタ２２のゲートがトランジスタ２
２のドレインに接続されるように、直列に接続さ
れている。隣りの回路分枝は直列に接続された
MOSトランジスタ２４及び２６の対を含み、第
２図に示されるように、トランジスタ２４のゲー
トはトランジスタ２０のゲートに接続され、トラ
ンジスタ２６のゲートはトランジスタ２２のゲー
トに接続されている。残つた回路分枝、出力分枝
は、やはり直列に接続された一対のMOSトラン
ジスタ２８及び３０を含む。トランジスタ２８の
ゲートは、トランジスタ２４のソースに接続さ
れ、トランジスタ３０のゲートは、トランジスタ
２２及び２６のゲートに接続されている。IREFと
示されている基準電流３２が、トランジスタ２０
のドレインに供給され、その結果トランジスタ２
８のドレインで再生されるか、鏡映される。高出
力インピーダンスを得るために、トランジスタ３
０は飽和の端部にバイアスされ、VTと示された
そのドレイン閾値電圧は、VT＋VONと示されたそ
のゲート電圧より、負になるようにする。ここ
で、VONはデバイスのターンオン電圧と定義され
る。このようなバイアスは、トランジスタ２４及
び２６により行なわれ、それらはトランジスタ２
８のゲートにおいて、電圧VT＋2VONを発生する。
トランジスタ２０はトランジスタ２４及び２６を
つけ加えることを補償するために、チヤネル幅対
長さ比が、他のトランジスタの４分の１であるよ
うに、設計される。グレイ−メイヤ・カスコード
は、高出力インピーダンスをもたらすが、電力消
費を大きくするという犠牲を払う。この場合、他
の回路分枝と並列に、回路分枝をつけ加えること
が、電力消費を増す原因となる。更に、電流IREF
は中央の回路分枝中で、正確に再生されることは
ない。なぜならばトランジスタ２２及び２４のド
レイン−ソース電圧は、本来異るからである。
大きな出力インピーダンスを示し、本発明に従
つて形成されたMOSカスコード電流ミラーが、
第３図に示されている。図示された装置は、従来
技術の回路と同様、Ｎ−チヤネルMOSデバイス
を含む。しかし、本発明に従い形成される電流ミ
ラーは、Ｐ−チヤネルデバイスで形成しることが
でき、この例でＮチヤネルデバイスを選択したこ
とは、単に本発明の実施例を示す目的のためだけ
であることを、理解すべきである。
つて形成されたMOSカスコード電流ミラーが、
第３図に示されている。図示された装置は、従来
技術の回路と同様、Ｎ−チヤネルMOSデバイス
を含む。しかし、本発明に従い形成される電流ミ
ラーは、Ｐ−チヤネルデバイスで形成しることが
でき、この例でＮチヤネルデバイスを選択したこ
とは、単に本発明の実施例を示す目的のためだけ
であることを、理解すべきである。
第３図に示されるように、本発明の電流ミラー
は、二つだけの回路分枝を含み、第１の分枝は入
力基準電流に応答し、第２の分枝はこの電流を複
写し、鏡映された出力電流を発生する。第３図の
二分枝回路は、第２図の従来技術の三分枝回路よ
り、電力消費は少い。特に、入力分枝（第３図）
は４個のMOSトランジスタ４０，４２，４４及
び４６の直列接続、IREFと示された入力基準電流
５２を含む。トランジスタ４０のゲートはそのド
レイン及びトランジスタ４２のゲートにも接続さ
れている。トランジスタ４４のゲートはトランジ
スタ４０のソースに接続され、同様にトランジス
タ４６のゲートは、トランジスタ４２のソースに
接続される。本電流ミラーの出力回路分枝は、一
対の直列接続MOSトランジスタ４８及び５０を
含む。トランジスタ４８のゲートはトランジスタ
４０のソース及びトランジスタ４４のゲートに接
続され、この接続は電圧ノードＡと規定され、ト
ランジスタ５０のゲートはトランジスタ４６のゲ
ート及びトランジスタ４２のソースに接続され、
この接続は電圧ノードＢと規定される。
は、二つだけの回路分枝を含み、第１の分枝は入
力基準電流に応答し、第２の分枝はこの電流を複
写し、鏡映された出力電流を発生する。第３図の
二分枝回路は、第２図の従来技術の三分枝回路よ
り、電力消費は少い。特に、入力分枝（第３図）
は４個のMOSトランジスタ４０，４２，４４及
び４６の直列接続、IREFと示された入力基準電流
５２を含む。トランジスタ４０のゲートはそのド
レイン及びトランジスタ４２のゲートにも接続さ
れている。トランジスタ４４のゲートはトランジ
スタ４０のソースに接続され、同様にトランジス
タ４６のゲートは、トランジスタ４２のソースに
接続される。本電流ミラーの出力回路分枝は、一
対の直列接続MOSトランジスタ４８及び５０を
含む。トランジスタ４８のゲートはトランジスタ
４０のソース及びトランジスタ４４のゲートに接
続され、この接続は電圧ノードＡと規定され、ト
ランジスタ５０のゲートはトランジスタ４６のゲ
ート及びトランジスタ４２のソースに接続され、
この接続は電圧ノードＢと規定される。
基準電流５２はトランジスタ４０のドレインに
結合され、その後以下で説明するように、出力分
枝に沿つてIOUTとして再生される。トランジスタ
４２はチヤンネル幅対長さ比Ｚ／Ｌが、他のトラ
ンジスタの３分の１であるように形成されること
に注意すべきである。このように寸法を変える目
的は、本発明を実施する上で重要であり、後に議
論する。
結合され、その後以下で説明するように、出力分
枝に沿つてIOUTとして再生される。トランジスタ
４２はチヤンネル幅対長さ比Ｚ／Ｌが、他のトラ
ンジスタの３分の１であるように形成されること
に注意すべきである。このように寸法を変える目
的は、本発明を実施する上で重要であり、後に議
論する。
第２図に示される回路のように、大きな出力イ
ンピーダンスを有する電流ミラーは、ノードＡに
おいて、VT＋2VONに等しい電圧を発生し、ノー
ドＢにおいて、VT＋VONに等しい電圧を発生する
ことから得られる。これに従い、ノードＣにおけ
る電圧は、トランジスタ５０のドレイン−ソース
電圧と定義され、VONに等しい。なぜならば、VT
＋VONの電圧効果がトランジスタ４４のゲート及
びソース間で起こるからである。トランジスタ４
６及び５０のゲートは共に接続され、VT＋VONの
同じゲート−ソース電圧VGSにより励起されるか
らである。上で述べたように、トランジスタ４６
及び５０は同じVDSを有し、それはVONに等しく、
規定により同じ電流が各デバイス中を流れる。従
つて、IOUTはIREFに等しい。すなわち、出力分枝
は入力分枝を流れる電流の鏡映となる。ノードＡ
における電圧は、VT＋2VONにされるから、出力
回路分枝は大出力インピーダンスを示すことにな
る。
ンピーダンスを有する電流ミラーは、ノードＡに
おいて、VT＋2VONに等しい電圧を発生し、ノー
ドＢにおいて、VT＋VONに等しい電圧を発生する
ことから得られる。これに従い、ノードＣにおけ
る電圧は、トランジスタ５０のドレイン−ソース
電圧と定義され、VONに等しい。なぜならば、VT
＋VONの電圧効果がトランジスタ４４のゲート及
びソース間で起こるからである。トランジスタ４
６及び５０のゲートは共に接続され、VT＋VONの
同じゲート−ソース電圧VGSにより励起されるか
らである。上で述べたように、トランジスタ４６
及び５０は同じVDSを有し、それはVONに等しく、
規定により同じ電流が各デバイス中を流れる。従
つて、IOUTはIREFに等しい。すなわち、出力分枝
は入力分枝を流れる電流の鏡映となる。ノードＡ
における電圧は、VT＋2VONにされるから、出力
回路分枝は大出力インピーダンスを示すことにな
る。
ノードＡ及びＢに必要な電圧を印加すること
は、以下で述べるプロセスを用いて実施される。
もし、第３図に示された全てのトランジスタが、
ソース−基板接続されるならば、夫々の閾値電圧
VTは、定義により、同じとなる。
は、以下で述べるプロセスを用いて実施される。
もし、第３図に示された全てのトランジスタが、
ソース−基板接続されるならば、夫々の閾値電圧
VTは、定義により、同じとなる。
VONに等しいトランジスタのVDSを印加するこ
とは、トランジスタ４２をその抵抗領域で動作さ
せることにより、実行できる。この場合、トラン
ジスタ４０及び４２のゲートを接続すると、トラ
ンジスタ４２をその抵抗領域に追いやる。トラン
ジスタ４２の必要なＺ／Ｌを決めることは、以下
の計算により行なえる。この場合、トランジスタ
４０を流れる電流は、トランジスタ４２を流れる
電流に等しいと仮定され、VONはトランジスタ４
０のターン−オン電圧と定義される。MOSデバ
イスの標準的なＩ−Ｖ関係は、次のようになる。
とは、トランジスタ４２をその抵抗領域で動作さ
せることにより、実行できる。この場合、トラン
ジスタ４０及び４２のゲートを接続すると、トラ
ンジスタ４２をその抵抗領域に追いやる。トラン
ジスタ４２の必要なＺ／Ｌを決めることは、以下
の計算により行なえる。この場合、トランジスタ
４０を流れる電流は、トランジスタ４２を流れる
電流に等しいと仮定され、VONはトランジスタ４
０のターン−オン電圧と定義される。MOSデバ
イスの標準的なＩ−Ｖ関係は、次のようになる。
μ／２CO（Ｚ／Ｌ）1〔２（VGS1−VT）VDS1−V
2 DS1〕＝μ／２CO（Ｚ／Ｌ）2〔VGS2−VT〕2(1) ここで、（Ｚ／Ｌ）1はトランジスタ４２のチヤ
ネル定数、VGS1はトランジスタ４２のゲート−ソ
ース電圧、VDS1はトランジスタ４２のドレイン−
ソース電圧、（Ｚ／Ｌ）2はトランジスタ４０のチ
ヤネル定数、VGS2はトランジスタ４０のゲート−
ソース電圧である。もし、第３図を参照して解る
ように、 VGS1−VT＝2VON (2) 及び VGS2−VT＝VON (3) ならば、 VDS1＝VGS1−VGS2＝VON (4) 第(2)−(4)式を第(1)式に対入し、簡単化すると、 （Ｚ／Ｌ）1〔２（VON）VON−VON
2〕＝（Ｚ／Ｌ）2〔VON〕2(5) 更に簡単化すると、 （Ｚ／Ｌ）1〔3VON 2〕＝（Ｚ／Ｌ）2〔V2 ON〕(6) 又は、 （Ｚ／Ｌ）＝1/3（Ｚ／Ｌ）2 (7) となる。
2 DS1〕＝μ／２CO（Ｚ／Ｌ）2〔VGS2−VT〕2(1) ここで、（Ｚ／Ｌ）1はトランジスタ４２のチヤ
ネル定数、VGS1はトランジスタ４２のゲート−ソ
ース電圧、VDS1はトランジスタ４２のドレイン−
ソース電圧、（Ｚ／Ｌ）2はトランジスタ４０のチ
ヤネル定数、VGS2はトランジスタ４０のゲート−
ソース電圧である。もし、第３図を参照して解る
ように、 VGS1−VT＝2VON (2) 及び VGS2−VT＝VON (3) ならば、 VDS1＝VGS1−VGS2＝VON (4) 第(2)−(4)式を第(1)式に対入し、簡単化すると、 （Ｚ／Ｌ）1〔２（VON）VON−VON
2〕＝（Ｚ／Ｌ）2〔VON〕2(5) 更に簡単化すると、 （Ｚ／Ｌ）1〔3VON 2〕＝（Ｚ／Ｌ）2〔V2 ON〕(6) 又は、 （Ｚ／Ｌ）＝1/3（Ｚ／Ｌ）2 (7) となる。
従つて、第(7)式に従い、もしトランジスタの全
てがソース−基板接続で、トランジスタ４２が他
のトランジスタ４０の３分の１のチヤネル定数
Ｚ／Ｌを有するとなるならば、高出力インピーダ
ンスを実現するために必要な、ノードＡ及びＢに
おける電圧が、発生するであろう。もし、トラン
ジスタ４２のＺ／Ｌがトランジスタ４０のＺ／Ｌ
の３分の１以下に形成されるならば、ノードＡに
おける電圧は増加し、従つてトランジスタ５０は
確実に飽和領域で動作するようになり、尚大きな
出力インピーダンスが得られる。加えて、もし全
てのトランジスタがソース−基板接続ならば、ト
ランジスタ４２のＺ／Ｌは、VONに等しいトラン
ジスタ４２のVDSを発生するのに必要なほど小さ
く作ることができ、更に大きな出力インピーダン
スが得られる。一般に、この装置の出力インピー
ダンスは．量ｇｍ／ｇo2により定義され、ｇｍは
小信号伝達コンダクタンスで、ｇｏは小信号出力
コンダクタンスと定義される。加えて、本発明の
構成の出力電圧は、トランジスタ４６及び５０の
ソースより僅かに2VONだけ上に行くことができ、
約ｇｍ／ｇo2の出力インピーダンスが得られる。
てがソース−基板接続で、トランジスタ４２が他
のトランジスタ４０の３分の１のチヤネル定数
Ｚ／Ｌを有するとなるならば、高出力インピーダ
ンスを実現するために必要な、ノードＡ及びＢに
おける電圧が、発生するであろう。もし、トラン
ジスタ４２のＺ／Ｌがトランジスタ４０のＺ／Ｌ
の３分の１以下に形成されるならば、ノードＡに
おける電圧は増加し、従つてトランジスタ５０は
確実に飽和領域で動作するようになり、尚大きな
出力インピーダンスが得られる。加えて、もし全
てのトランジスタがソース−基板接続ならば、ト
ランジスタ４２のＺ／Ｌは、VONに等しいトラン
ジスタ４２のVDSを発生するのに必要なほど小さ
く作ることができ、更に大きな出力インピーダン
スが得られる。一般に、この装置の出力インピー
ダンスは．量ｇｍ／ｇo2により定義され、ｇｍは
小信号伝達コンダクタンスで、ｇｏは小信号出力
コンダクタンスと定義される。加えて、本発明の
構成の出力電圧は、トランジスタ４６及び５０の
ソースより僅かに2VONだけ上に行くことができ、
約ｇｍ／ｇo2の出力インピーダンスが得られる。
3VONの最小出力電圧におけるｇm2／ｇo3オー
ダーの更に大きな出力インピーダンスが、第４図
に示されるように、本発明の別の回路構成によ
り、得ることができる。先の実施例と同様、第４
図に示された電流ミラーは、入力回路分枝と出力
回路分枝を含む。入力回路分枝は６個のMOSト
ランジスタ６０−６８の直列接続と、IREFと記さ
れる入力基準電流源７６を含む。第４図を参照す
るとわかるように、トランジスタ６０のゲート
は、そのドレイン及びトランジスタ６２及び６４
のゲートに接続される。トランジスタ６６のゲー
トはトランジスタ６２のソースに接続され、同様
に、トランジスタ６８のゲートは、トランジスタ
６４のソースに接続される。第４図に示された電
流ミラーの出力回路分枝は、３個のMOSトラン
ジスタ７０−７４の直列接続を含む。図から解る
ように、トランジスタ７０のゲートは、トランジ
スタ６０のソースの接続され、この接続は電圧ノ
ードＴと定義される。又、トランジスタ７２のゲ
ートは、トランジスタ６２のソースとトランジス
タ６６のゲートの両方に接続される。この接続は
電圧ノードＷと定義される。最後に、電圧ノード
Ｘにおいて、トランジスタ７４のゲートは、トラ
ンジスタ６８のゲートと、トランジスタ６４のソ
ースの両方に接続される。
ダーの更に大きな出力インピーダンスが、第４図
に示されるように、本発明の別の回路構成によ
り、得ることができる。先の実施例と同様、第４
図に示された電流ミラーは、入力回路分枝と出力
回路分枝を含む。入力回路分枝は６個のMOSト
ランジスタ６０−６８の直列接続と、IREFと記さ
れる入力基準電流源７６を含む。第４図を参照す
るとわかるように、トランジスタ６０のゲート
は、そのドレイン及びトランジスタ６２及び６４
のゲートに接続される。トランジスタ６６のゲー
トはトランジスタ６２のソースに接続され、同様
に、トランジスタ６８のゲートは、トランジスタ
６４のソースに接続される。第４図に示された電
流ミラーの出力回路分枝は、３個のMOSトラン
ジスタ７０−７４の直列接続を含む。図から解る
ように、トランジスタ７０のゲートは、トランジ
スタ６０のソースの接続され、この接続は電圧ノ
ードＴと定義される。又、トランジスタ７２のゲ
ートは、トランジスタ６２のソースとトランジス
タ６６のゲートの両方に接続される。この接続は
電圧ノードＷと定義される。最後に、電圧ノード
Ｘにおいて、トランジスタ７４のゲートは、トラ
ンジスタ６８のゲートと、トランジスタ６４のソ
ースの両方に接続される。
本発明の従うと、基準電流７６はトランジスタ
６０のドレインに結合され、その後出力回路分枝
に沿つて、IOUTとして再生される。トランジスタ
６２は1/3Ｚ／Ｌのチヤネル定数をもち、トラン
ジスタ６４は1/5Ｚ／Ｌのチヤネル定数をもつ。
その目的は、約ｇm2／ｇo3の出力インピーダンス
を得るために、ノードTW及びＸにおいて必要な
電圧を印加することである。
６０のドレインに結合され、その後出力回路分枝
に沿つて、IOUTとして再生される。トランジスタ
６２は1/3Ｚ／Ｌのチヤネル定数をもち、トラン
ジスタ６４は1/5Ｚ／Ｌのチヤネル定数をもつ。
その目的は、約ｇm2／ｇo3の出力インピーダンス
を得るために、ノードTW及びＸにおいて必要な
電圧を印加することである。
先と同じ方式に従い、ノードＴにおける電圧
は、VT＋3VONに、ノードＷにおける電圧はVT＋
2VONに、且つノードＸにおける電圧はVT＋2VON
に等しくなければならない。前述のように、高出
力インピーダンスにおける電流鏡映は、もしトラ
ンジスタ６８及び７４が同一の特性をもつなら
ば、実現されるであろう。ここで、トランジスタ
７４のVDSと定義されるノードＹにおける電圧
は、VONに等しくなるであろう。なぜならば、ト
ランジスタ７２のゲート及びソース間で、VT＋
VONの電圧降下が生じるからである。トランジス
タ６８及び７４のゲートは共に結合され、トラン
ジスタ６４のソースに接続され、且つ夫々がVON
に等しい同じVDSをもつから、定義により、トラ
ンジスタ６８及び７４を同じ電流が流れ、従つて
IOUTをIREFに等しくする。
は、VT＋3VONに、ノードＷにおける電圧はVT＋
2VONに、且つノードＸにおける電圧はVT＋2VON
に等しくなければならない。前述のように、高出
力インピーダンスにおける電流鏡映は、もしトラ
ンジスタ６８及び７４が同一の特性をもつなら
ば、実現されるであろう。ここで、トランジスタ
７４のVDSと定義されるノードＹにおける電圧
は、VONに等しくなるであろう。なぜならば、ト
ランジスタ７２のゲート及びソース間で、VT＋
VONの電圧降下が生じるからである。トランジス
タ６８及び７４のゲートは共に結合され、トラン
ジスタ６４のソースに接続され、且つ夫々がVON
に等しい同じVDSをもつから、定義により、トラ
ンジスタ６８及び７４を同じ電流が流れ、従つて
IOUTをIREFに等しくする。
ノードＴ、Ｗ及びＸにおいて必要な電圧を供給
するために、第３図に付随して上で述べたのと、
同じプロセスに従わなければならない。やはり、
本発明を説明するために、全てのデバイスはソー
ス−基板接続され、それによつて夫々が同じ閾値
電圧VTをもつと仮定される。トランジスタ６２
及び６４のVDSを、VONに等しくすることは、ト
ランジスタ６２及び６４のゲートをトランジスタ
６０のゲートに接続する結果、両方のトランジス
タを、それらの抵抗領域で動作させることにより
実現される。トランジスタ６２及び６４に必要な
Ｚ／Ｌを決めるために、夫々I1，I2及びI3と定義
されるトランジスタ６４，６２及び６０を流れる
電流は、相互に等しく設定される。このことは、
以下の関係で表わされる。
するために、第３図に付随して上で述べたのと、
同じプロセスに従わなければならない。やはり、
本発明を説明するために、全てのデバイスはソー
ス−基板接続され、それによつて夫々が同じ閾値
電圧VTをもつと仮定される。トランジスタ６２
及び６４のVDSを、VONに等しくすることは、ト
ランジスタ６２及び６４のゲートをトランジスタ
６０のゲートに接続する結果、両方のトランジス
タを、それらの抵抗領域で動作させることにより
実現される。トランジスタ６２及び６４に必要な
Ｚ／Ｌを決めるために、夫々I1，I2及びI3と定義
されるトランジスタ６４，６２及び６０を流れる
電流は、相互に等しく設定される。このことは、
以下の関係で表わされる。
μCo／２（Ｚ／Ｌ）1〔２（VGS1−VT）VDS1−V2 DS1
〕 ＝μCo／２（Ｚ／Ｌ）2〔２（VGS2−VT）VDS2−V
2 DS2〕＝μCo／２（Ｚ／Ｌ）3〔VGS3−VT〕2(8) もし、 VGS1−VT＝3VON (9) VGS2−VT＝2VON (10) VGS3−VT＝VON (11) とすると、第４図を参照することにより、 VDS1＝VGS1−VGS2＝VON (12) VDS2＝VGS2−VGS3＝VON (13) となる。第(9)−(13)式を第(8)式に代入し、簡単化す
ることにより、 （Ｚ／Ｌ）1〔２（3VON）VON−V2 ON〕＝ （Ｚ／Ｌ）2〔２（2VON）VON−V2 ON〕＝ （Ｚ／Ｌ）3〔VON〕2 (14) となる。更に、簡単化することにより、 （Ｚ／Ｌ）1〔5V2 ON〕＝（Ｚ／Ｌ）
2〔3V2 ON）＝（Ｚ／Ｌ）3〔V2 ON〕(15) 又は、 （Ｚ／Ｌ）1＝1/5〔Ｚ／Ｌ〕3 (16) 及び （Ｚ／Ｌ）2＝1/3〔Ｚ／Ｌ〕3 (17) となる。従つて、本発明に従うと、もしトランジ
スタ６２がトランジスタ６０の３分の１のＺ／Ｌ
を有し、トランジスタ６４がトランジスタ６０の
それの５分の１のＺ／Ｌを有するならば、電圧
VT＋3VON及びVT＋VONをノードＴ、Ｗ及びＸに
夫々発生させることができ、それによりｇm2／ｇ
o3オーダーの出力シンピーダンスをもつMOS電
流ミラーが得られる。
〕 ＝μCo／２（Ｚ／Ｌ）2〔２（VGS2−VT）VDS2−V
2 DS2〕＝μCo／２（Ｚ／Ｌ）3〔VGS3−VT〕2(8) もし、 VGS1−VT＝3VON (9) VGS2−VT＝2VON (10) VGS3−VT＝VON (11) とすると、第４図を参照することにより、 VDS1＝VGS1−VGS2＝VON (12) VDS2＝VGS2−VGS3＝VON (13) となる。第(9)−(13)式を第(8)式に代入し、簡単化す
ることにより、 （Ｚ／Ｌ）1〔２（3VON）VON−V2 ON〕＝ （Ｚ／Ｌ）2〔２（2VON）VON−V2 ON〕＝ （Ｚ／Ｌ）3〔VON〕2 (14) となる。更に、簡単化することにより、 （Ｚ／Ｌ）1〔5V2 ON〕＝（Ｚ／Ｌ）
2〔3V2 ON）＝（Ｚ／Ｌ）3〔V2 ON〕(15) 又は、 （Ｚ／Ｌ）1＝1/5〔Ｚ／Ｌ〕3 (16) 及び （Ｚ／Ｌ）2＝1/3〔Ｚ／Ｌ〕3 (17) となる。従つて、本発明に従うと、もしトランジ
スタ６２がトランジスタ６０の３分の１のＺ／Ｌ
を有し、トランジスタ６４がトランジスタ６０の
それの５分の１のＺ／Ｌを有するならば、電圧
VT＋3VON及びVT＋VONをノードＴ、Ｗ及びＸに
夫々発生させることができ、それによりｇm2／ｇ
o3オーダーの出力シンピーダンスをもつMOS電
流ミラーが得られる。
第１図は基本的な従来技術のMOSカスコード
を示す図、第２図は３個の別々の回路分枝を含む
改善された従来技術のMOSカスコード電流ミラ
ーを示す図、第３図は本発明の従い形成される
MOS電流ミラーを示す図、第４図は本発明に従
い形成される別のMOS電流ミラーを示す図であ
る。 〔主要部の符号の説明〕、基準電流……５２又
は７６、第１のトランジスタ……４０又は６０、
第２のトランジスタ……４２又は６２、第３のト
ランジスタ……４４又は６４、第４のトランジス
タ……４６又は６６、第５のトランジスタ……４
８又は６８、第６のトランジスタ……５０又は７
０、第７のトランジスタ……７２、第８のトラン
ジスタ……７４。
を示す図、第２図は３個の別々の回路分枝を含む
改善された従来技術のMOSカスコード電流ミラ
ーを示す図、第３図は本発明の従い形成される
MOS電流ミラーを示す図、第４図は本発明に従
い形成される別のMOS電流ミラーを示す図であ
る。 〔主要部の符号の説明〕、基準電流……５２又
は７６、第１のトランジスタ……４０又は６０、
第２のトランジスタ……４２又は６２、第３のト
ランジスタ……４４又は６４、第４のトランジス
タ……４６又は６６、第５のトランジスタ……４
８又は６８、第６のトランジスタ……５０又は７
０、第７のトランジスタ……７２、第８のトラン
ジスタ……７４。
Claims (1)
- 【特許請求の範囲】 １ 入力回路分枝及び出力回路分枝を含むMOS
電流ミラーにおいて、 入力回路分枝は基準電流に応答し、出力回路分
枝は、前記基準電流に本質的に等しい出力電流を
生成するために、基準電流を鏡映し、前記入力回
路分枝は直列接続された４個のMOSトランジス
タを含み、夫々はゲート、ソース及びドレイン電
極を有し、第１のトランジスタのドレインは前記
基準電流に応答し、第１のトランジスタのゲート
は第１のトランジスタのドレイン及び第２のトラ
ンジスタのゲートに接続され、第３のトランジス
タのゲートは第１のトランジスタのソース及び第
２のトランジスタのドレインに接続され、第４の
トランジスタのゲートは、第２のトランジスタの
ソース及び第３のトランジスタのドレインに接続
され、 前記出力回路分枝は直列接続された第５及び第
６のMOSトランジスタを含み、夫々がゲート、
ソース、及びドレイン電極を有し、第５のトラン
ジスタのゲートは第１のトランジスタのソースに
接続され、第６のトランジスタのゲートは、第４
のトランジスタのゲートに接続され、 第２のトランジスタのチヤネル定数は、他の５
個のトランジスタのチヤネル定数の値のせいぜい
３分の１で、他の５個のトランジスタの夫々は、
本質的に同一のチヤネル定数を有し、そのような
チヤネル定数はトランジスタチヤネル長で割つた
トランジスタチヤネル幅により、定義されること
を特徴とするMOS電流ミラー。 ２ 入力回路分枝及び出力回路分枝を含むMOS
電流ミラーにおいて、 前記入力回路分枝は基準電流に応答し、出力回
路分枝は、前記基準電流に本質的に等しい出力電
流を生成するために、基準電流を鏡映し、前記入
力回路分枝は、直列接続された５個のMOSトラ
ンジスタを含み、夫々ゲート、ソース及びドレイ
ン電極を有し、第１のトランジスタのドレイン
は、前記基準電流に応答し、第１のトランジスタ
のゲートは第１のトランジスタのドレイン及び第
２及び第３のトランジスタのゲートに接続され、
第４のトランジスタのゲートは、第２のトランジ
スタのソース及び第３のトランジスタのドレイン
に接続され、第５のトランジスタのゲートは第３
のトランジスタのソース及び第４のトランジスタ
のドレインに接続され、 前記出力回路分枝は直列接続された第６、第７
及び第８のMOSトランジスタを含み、夫々はゲ
ート、ソース及びドレイン電極を有し、第６のト
ランジスタのゲートは、第１のトランジスタのソ
ースに接続され、第７のトランジスタのゲート
は、第３のトランジスタのドレインに接続され、
第８のトランジスタのゲートは、第５のトランジ
スタのゲートに接続され、 第２及び第３のトランジスタのチヤネル定数
は、他の６個のトランジスタのチヤネル定数の、
夫々せいぜい３分の１及び５分の１で、他の６個
のトランジスタの夫々は、本質的に同一のチヤネ
ル定数を有し、そのようなチヤネル定数はトラン
ジスタチヤネル長で割つたトランジスタチヤネル
幅により定義されることを特徴とするMOS電流
ミラー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/610,881 US4550284A (en) | 1984-05-16 | 1984-05-16 | MOS Cascode current mirror |
| US610881 | 1984-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254807A JPS60254807A (ja) | 1985-12-16 |
| JPH0577208B2 true JPH0577208B2 (ja) | 1993-10-26 |
Family
ID=24446786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60102797A Granted JPS60254807A (ja) | 1984-05-16 | 1985-05-16 | Ｍｏｓ電流ミラー |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4550284A (ja) |
| JP (1) | JPS60254807A (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618815A (en) * | 1985-02-11 | 1986-10-21 | At&T Bell Laboratories | Mixed threshold current mirror |
| US4677323A (en) * | 1985-07-22 | 1987-06-30 | American Telephone & Telegraph Co., At&T Bell Laboratories | Field-effect transistor current switching circuit |
| JPS63107306A (ja) * | 1986-10-24 | 1988-05-12 | Nec Corp | カレントミラ−回路 |
| EP0308000B1 (en) * | 1987-09-14 | 1991-05-29 | Koninklijke Philips Electronics N.V. | Amplifier arrangement |
| GB2214018A (en) * | 1987-12-23 | 1989-08-23 | Philips Electronic Associated | Current mirror circuit arrangement |
| US4855618A (en) * | 1988-02-16 | 1989-08-08 | Analog Devices, Inc. | MOS current mirror with high output impedance and compliance |
| US5159425A (en) * | 1988-06-08 | 1992-10-27 | Ixys Corporation | Insulated gate device with current mirror having bi-directional capability |
| US4983929A (en) * | 1989-09-27 | 1991-01-08 | Analog Devices, Inc. | Cascode current mirror |
| US5142696A (en) * | 1991-04-16 | 1992-08-25 | Motorola, Inc. | Current mirror having increased output swing |
| FR2678399B1 (fr) * | 1991-06-27 | 1993-09-03 | Thomson Composants Militaires | Miroir de courant fonctionnant sous faible tension. |
| US5495155A (en) * | 1991-06-28 | 1996-02-27 | United Technologies Corporation | Device in a power delivery circuit |
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| US5479135A (en) * | 1994-01-12 | 1995-12-26 | Advanced Micro Devices, Inc. | Method of ultra-high frequency current amplification using MOSFET devices |
| JP3828200B2 (ja) * | 1996-05-17 | 2006-10-04 | 富士通株式会社 | 電流伝達回路及びこれを用いた電流電圧変換回路 |
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| DE19630111C1 (de) * | 1996-07-25 | 1997-08-14 | Siemens Ag | Vorrichtungen zur selbstjustierenden Arbeitspunkteinstellung in Verstärkerschaltungen mit Neuron-MOS-Transistoren |
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| US6867652B1 (en) * | 2003-09-09 | 2005-03-15 | Texas Instruments Incorporated | Fast-response current limiting |
| US6747514B1 (en) | 2003-02-25 | 2004-06-08 | National Semiconductor Corporation | MOSFET amplifier with dynamically biased cascode output |
| JP4291658B2 (ja) * | 2003-09-26 | 2009-07-08 | ローム株式会社 | カレントミラー回路 |
| CN100359808C (zh) * | 2004-04-21 | 2008-01-02 | 厦门优迅高速芯片有限公司 | 高速电流模式逻辑电路 |
| DE102004042354B4 (de) * | 2004-09-01 | 2008-06-19 | Austriamicrosystems Ag | Stromspiegelanordnung |
| JP4569286B2 (ja) * | 2004-12-14 | 2010-10-27 | ソニー株式会社 | バイアス発生回路及び同回路を有するカスコード型差動増幅器及び同差動増幅器を備えたアナログ／ディジタル変換器 |
| KR100622350B1 (ko) * | 2005-02-17 | 2006-09-13 | 삼성전자주식회사 | 저전압 디지털 cmos 공정에서 다른 문턱 전압을 가지는 ｍｏｓｆｅｔ들을 이용한 적층형 ｃｍｏｓ 커런트 미러 |
| US7253678B2 (en) * | 2005-03-07 | 2007-08-07 | Analog Devices, Inc. | Accurate cascode bias networks |
| US7859243B2 (en) * | 2007-05-17 | 2010-12-28 | National Semiconductor Corporation | Enhanced cascode performance by reduced impact ionization |
| WO2009037762A1 (ja) * | 2007-09-20 | 2009-03-26 | Fujitsu Limited | カレントミラー回路 |
| US8067287B2 (en) * | 2008-02-25 | 2011-11-29 | Infineon Technologies Ag | Asymmetric segmented channel transistors |
| US7724077B2 (en) * | 2008-07-28 | 2010-05-25 | Freescale Semiconductor, Inc. | Stacked cascode current source |
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| US11262782B2 (en) | 2020-04-29 | 2022-03-01 | Analog Devices, Inc. | Current mirror arrangements with semi-cascoding |
| US11199445B1 (en) * | 2020-10-09 | 2021-12-14 | Osram Opto Semiconductors Gmbh | Ambient light and noise cancelling device |
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| US11966247B1 (en) * | 2023-01-27 | 2024-04-23 | Psemi Corporation | Wide-swing intrinsic MOSFET cascode current mirror |
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-
1984
- 1984-05-16 US US06/610,881 patent/US4550284A/en not_active Expired - Lifetime
-
1985
- 1985-05-16 JP JP60102797A patent/JPS60254807A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4550284A (en) | 1985-10-29 |
| JPS60254807A (ja) | 1985-12-16 |
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