JPH11214967A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH11214967A JPH11214967A JP10016965A JP1696598A JPH11214967A JP H11214967 A JPH11214967 A JP H11214967A JP 10016965 A JP10016965 A JP 10016965A JP 1696598 A JP1696598 A JP 1696598A JP H11214967 A JPH11214967 A JP H11214967A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 製造後、入力信号の立ち上がり及び立ち下が
りに対する遅延時間の調整が可能な遅延回路の提供。 【解決手段】 並列に接続されたスイッチ可能な複数の
抵抗素子を含み、複数の抵抗素子を介して入力信号を遅
延させて出力信号を得る遅延素子と、前記複数の抵抗素
子にスイッチング制御信号を選択的に送出する遅延時間
制御部とより構成されており、遅延時間制御部よりの制
御信号によって前記抵抗素子のＯＮ／ＯＦＦを制御し抵
抗値を変化させることにより、入力信号の立ち上がり又
はび立ち下がりの遅延時間をそれぞれ制御することを特
徴とする可変遅延回路。
りに対する遅延時間の調整が可能な遅延回路の提供。 【解決手段】 並列に接続されたスイッチ可能な複数の
抵抗素子を含み、複数の抵抗素子を介して入力信号を遅
延させて出力信号を得る遅延素子と、前記複数の抵抗素
子にスイッチング制御信号を選択的に送出する遅延時間
制御部とより構成されており、遅延時間制御部よりの制
御信号によって前記抵抗素子のＯＮ／ＯＦＦを制御し抵
抗値を変化させることにより、入力信号の立ち上がり又
はび立ち下がりの遅延時間をそれぞれ制御することを特
徴とする可変遅延回路。
Description
【０００１】
【発明の属する技術分野】本発明は、可変遅延回路に関
し、特に製造後の、入力信号の立ち上がり及び立ち下が
りに対する遅延時間の調整が可能な遅延回路に関する。
し、特に製造後の、入力信号の立ち上がり及び立ち下が
りに対する遅延時間の調整が可能な遅延回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路で内部信号のスキ
ュー（タイミングや位相のずれ）調整等に用いられてい
る遅延素子では、図７（Ａ）に示すように、インバータ
の出力に容量素子を付加、または容量素子をスイッチン
グすることにより、次段への情報伝達時間を変化させて
遅延を得るもの、また図７（Ｂ）に示すように、ＦＥＴ
の導通状態を制御し、ＦＥＴによる抵抗値により遅延を
得るもの、そして図７（Ｃ）に示すように、ＦＥＴを縦
続接続することにより、インバータのドライブ能力を減
少させるとともに、前段への負荷を重くすることによ
り、次段への情報伝達時間を遅らせて遅延を得るもの等
がある。
ュー（タイミングや位相のずれ）調整等に用いられてい
る遅延素子では、図７（Ａ）に示すように、インバータ
の出力に容量素子を付加、または容量素子をスイッチン
グすることにより、次段への情報伝達時間を変化させて
遅延を得るもの、また図７（Ｂ）に示すように、ＦＥＴ
の導通状態を制御し、ＦＥＴによる抵抗値により遅延を
得るもの、そして図７（Ｃ）に示すように、ＦＥＴを縦
続接続することにより、インバータのドライブ能力を減
少させるとともに、前段への負荷を重くすることによ
り、次段への情報伝達時間を遅らせて遅延を得るもの等
がある。
【０００３】しかし、上記３つの回路はいずれも、遅延
素子の製造ばらつき等により、設計時の遅延値を必ずし
も実現できないばかりでなく、製造後の遅延時間の調整
が困難であり、また同一素子での入力信号の立ち上がり
及び立ち下がりに対する遅延時間の調整についても考慮
されていない。
素子の製造ばらつき等により、設計時の遅延値を必ずし
も実現できないばかりでなく、製造後の遅延時間の調整
が困難であり、また同一素子での入力信号の立ち上がり
及び立ち下がりに対する遅延時間の調整についても考慮
されていない。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
従来技術の問題点に鑑み、製造後の遅延時間の調整、入
力信号の立ち上がり及び立ち下がりに対する遅延時間の
調整が可能な遅延回路を提供するものである。
従来技術の問題点に鑑み、製造後の遅延時間の調整、入
力信号の立ち上がり及び立ち下がりに対する遅延時間の
調整が可能な遅延回路を提供するものである。
【０００５】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、並列に接続されたスイッチ可能な複数
の抵抗素子を含み、複数の抵抗素子を介して入力信号を
遅延させて出力信号を得る遅延素子と、前記複数の抵抗
素子にスイッチング制御信号を選択的に送出する遅延時
間制御部とより構成されており、遅延時間制御部よりの
制御信号によって抵抗素子のＯＮ／ＯＦＦを制御し、抵
抗値を変化させることにより、入力信号の立ち上がり及
び立ち下がりの遅延時間を別々に制御できることを特徴
とする。
解決するために、並列に接続されたスイッチ可能な複数
の抵抗素子を含み、複数の抵抗素子を介して入力信号を
遅延させて出力信号を得る遅延素子と、前記複数の抵抗
素子にスイッチング制御信号を選択的に送出する遅延時
間制御部とより構成されており、遅延時間制御部よりの
制御信号によって抵抗素子のＯＮ／ＯＦＦを制御し、抵
抗値を変化させることにより、入力信号の立ち上がり及
び立ち下がりの遅延時間を別々に制御できることを特徴
とする。
【０００６】遅延時間制御部よりの制御信号により、任
意の抵抗素子がＯＮ又はＯＦＦされる。この状態で入力
信号ＩＮを入力した場合、入力信号ＩＮと出力ＯＵＴ間
の遅延時間として、入力の立ち上がりに関してはスイッ
チ可能な任意の抵抗値を持つ抵抗素子Ｒ1,ｎ＋1、Ｒ1,
ｎ＋2、・・・Ｒ1,2ｎ及びＲ2,1、Ｒ2,2、・・・ Ｒ2,
ｎの内、ＯＮ状態の抵抗素子の抵抗値による遅延が得ら
れ、立ち下がりに関してはＲ1,1、Ｒ1,2・・・Ｒ1,ｎ及
びＲ2,ｎ＋1、Ｒ2,ｎ＋2、・・・ Ｒ2,2ｎの内、ＯＮ状
態の抵抗素子の抵抗値による遅延時間が得られる。
意の抵抗素子がＯＮ又はＯＦＦされる。この状態で入力
信号ＩＮを入力した場合、入力信号ＩＮと出力ＯＵＴ間
の遅延時間として、入力の立ち上がりに関してはスイッ
チ可能な任意の抵抗値を持つ抵抗素子Ｒ1,ｎ＋1、Ｒ1,
ｎ＋2、・・・Ｒ1,2ｎ及びＲ2,1、Ｒ2,2、・・・ Ｒ2,
ｎの内、ＯＮ状態の抵抗素子の抵抗値による遅延が得ら
れ、立ち下がりに関してはＲ1,1、Ｒ1,2・・・Ｒ1,ｎ及
びＲ2,ｎ＋1、Ｒ2,ｎ＋2、・・・ Ｒ2,2ｎの内、ＯＮ状
態の抵抗素子の抵抗値による遅延時間が得られる。
【０００７】したがって、遅延時間制御部によって並列
接続された抵抗素子をＯＮ／ＯＦＦすることにより、並
列接続された抵抗素子の抵抗値を調整し、入力信号の立
ち上がり及び立ち下がりに対し、任意の遅延時間を得る
ことができる。
接続された抵抗素子をＯＮ／ＯＦＦすることにより、並
列接続された抵抗素子の抵抗値を調整し、入力信号の立
ち上がり及び立ち下がりに対し、任意の遅延時間を得る
ことができる。
【０００８】
【発明の実施の形態】本発明の実施形態について図面を
参照して説明する。
参照して説明する。
【０００９】図１は第１実施形態の構成を示す電気回路
図である。本発明の第１実施形態である可変遅延回路
は、図１に示すように、遅延素子Ｌ1,Ｈ1とＬ2,Ｈ2を２
段直列接続した形をしている。
図である。本発明の第１実施形態である可変遅延回路
は、図１に示すように、遅延素子Ｌ1,Ｈ1とＬ2,Ｈ2を２
段直列接続した形をしている。
【００１０】ＰチャンネルＦＥＴ Ｐ1とＮチャンネルＦ
ＥＴ Ｎ1のＣＭＯＳゲートが入力端子ＩＮに接続され、
またＰチャンネルＦＥＴ Ｐ1のソースは正の電源端子
に、ＰチャンネルＦＥＴ Ｐ1のドレインは並列接続され
たスイッチ可能なＰチャンネルＦＥＴよりなる遅延素子
Ｌ1（抵抗素子Ｒ1,1、Ｒ1,2・・・Ｒ1,ｎから成る）の
ソースに接続されている。ＮチャンネルＦＥＴ Ｎ1のソ
ースは負の電源端子に、ＮチャンネルＦＥＴ Ｎ1のドレ
インは並列接続されたスイッチ可能なＮチャンネルＦＥ
Ｔよりなる遅延素子Ｈ1 （抵抗素子Ｒ1,ｎ＋1、Ｒ1,ｎ
＋2、・・・Ｒ1,2ｎから成る）のソースに接続されてい
る。遅延素子Ｌ1およびＨ1のドレインは共にＰチャンネ
ルＦＥＴ Ｐ2とＮチャンネルＦＥＴ Ｎ2のＣＭＯＳゲー
トに接続されている。
ＥＴ Ｎ1のＣＭＯＳゲートが入力端子ＩＮに接続され、
またＰチャンネルＦＥＴ Ｐ1のソースは正の電源端子
に、ＰチャンネルＦＥＴ Ｐ1のドレインは並列接続され
たスイッチ可能なＰチャンネルＦＥＴよりなる遅延素子
Ｌ1（抵抗素子Ｒ1,1、Ｒ1,2・・・Ｒ1,ｎから成る）の
ソースに接続されている。ＮチャンネルＦＥＴ Ｎ1のソ
ースは負の電源端子に、ＮチャンネルＦＥＴ Ｎ1のドレ
インは並列接続されたスイッチ可能なＮチャンネルＦＥ
Ｔよりなる遅延素子Ｈ1 （抵抗素子Ｒ1,ｎ＋1、Ｒ1,ｎ
＋2、・・・Ｒ1,2ｎから成る）のソースに接続されてい
る。遅延素子Ｌ1およびＨ1のドレインは共にＰチャンネ
ルＦＥＴ Ｐ2とＮチャンネルＦＥＴ Ｎ2のＣＭＯＳゲー
トに接続されている。
【００１１】また、ＰチャンネルＦＥＴ Ｐ2のドレイン
は並列接続されたスイッチ可能なＮチャンネルＦＥＴよ
りなる遅延素子Ｈ2（抵抗素子Ｒ2,1、Ｒ2,2、・・・Ｒ
2,ｎから成る）のソースに、ＰチャンネルＦＥＴ Ｐ2の
ソースは正の電源端子に接続されている。そして、Ｎチ
ャンネルＦＥＴ Ｎ2のドレインは並列接続されたスイッ
チ可能なＰチャンネルＦＥＴよりなる遅延素子Ｌ2（抵
抗素子Ｒ2,ｎ＋1、Ｒ2,ｎ＋2、・・・Ｒ2,2ｎから成
る）のソースに、ＮチャンネルＦＥＴ Ｎ2のソースは負
の電源端子に接続されている。遅延素子Ｌ2およびＨ2の
ドレインは出力端子ＯＵＴに接続されている。
は並列接続されたスイッチ可能なＮチャンネルＦＥＴよ
りなる遅延素子Ｈ2（抵抗素子Ｒ2,1、Ｒ2,2、・・・Ｒ
2,ｎから成る）のソースに、ＰチャンネルＦＥＴ Ｐ2の
ソースは正の電源端子に接続されている。そして、Ｎチ
ャンネルＦＥＴ Ｎ2のドレインは並列接続されたスイッ
チ可能なＰチャンネルＦＥＴよりなる遅延素子Ｌ2（抵
抗素子Ｒ2,ｎ＋1、Ｒ2,ｎ＋2、・・・Ｒ2,2ｎから成
る）のソースに、ＮチャンネルＦＥＴ Ｎ2のソースは負
の電源端子に接続されている。遅延素子Ｌ2およびＨ2の
ドレインは出力端子ＯＵＴに接続されている。
【００１２】遅延時間制御部より入力信号ＩＮの立ち上
がり，立ち下がりに対する遅延時間を設定するための制
御信号HDLYiおよびLDLYi（１≦ｉ≦ｎ）が各遅延素子Ｌ
1,Ｈ1、Ｌ2,Ｈ2に出力される。立ち上がり時の制御信号
HDLYiの各々は各抵抗素子Ｒ1,ｎ＋ｉに接続され、信号H
DLYiをインバータ１２で逆相にした制御信号の各々は各
抵抗素子Ｒ2,ｉに接続される。また立ち下がり時の制御
信号LDLYiの各々は抵抗素子Ｒ2,ｎ＋ｉに接続され、信
号LDLYiをインバータ１２で逆相にした制御信号の各々
は各抵抗素子Ｒ1、Ｒｉに接続される。
がり，立ち下がりに対する遅延時間を設定するための制
御信号HDLYiおよびLDLYi（１≦ｉ≦ｎ）が各遅延素子Ｌ
1,Ｈ1、Ｌ2,Ｈ2に出力される。立ち上がり時の制御信号
HDLYiの各々は各抵抗素子Ｒ1,ｎ＋ｉに接続され、信号H
DLYiをインバータ１２で逆相にした制御信号の各々は各
抵抗素子Ｒ2,ｉに接続される。また立ち下がり時の制御
信号LDLYiの各々は抵抗素子Ｒ2,ｎ＋ｉに接続され、信
号LDLYiをインバータ１２で逆相にした制御信号の各々
は各抵抗素子Ｒ1、Ｒｉに接続される。
【００１３】入力信号ＩＮの立ち上がりに対し、Ｎチャ
ンネルＦＥＴ Ｎ1、並列接続されたＮチャンネルＦＥＴ
Ｈ1、ＰチャンネルＦＥＴ Ｐ2及び並列接続されたＰチ
ャンネルＦＥＴ Ｈ2によって入力信号の立ち上がり時の
遅延時間が制御され、入力信号ＩＮの立ち下がりに対し
て、ＰチャンネルＦＥＴ Ｐ1、並列接続されたＰチャン
ネルＦＥＴ Ｌ1、ＮチャンネルＦＥＴ Ｎ2及び並列接続
されたＮチャンネルＦＥＴ Ｌ2によって入力信号の立ち
下がり時の遅延時間が制御される。入力信号ＩＮの立ち
上がり及び立ち下がりに対し、それぞれ最大２n−１通
りの遅延量を設定することが可能である。
ンネルＦＥＴ Ｎ1、並列接続されたＮチャンネルＦＥＴ
Ｈ1、ＰチャンネルＦＥＴ Ｐ2及び並列接続されたＰチ
ャンネルＦＥＴ Ｈ2によって入力信号の立ち上がり時の
遅延時間が制御され、入力信号ＩＮの立ち下がりに対し
て、ＰチャンネルＦＥＴ Ｐ1、並列接続されたＰチャン
ネルＦＥＴ Ｌ1、ＮチャンネルＦＥＴ Ｎ2及び並列接続
されたＮチャンネルＦＥＴ Ｌ2によって入力信号の立ち
下がり時の遅延時間が制御される。入力信号ＩＮの立ち
上がり及び立ち下がりに対し、それぞれ最大２n−１通
りの遅延量を設定することが可能である。
【００１４】次に、第１実施形態における遅延時間制御
について説明する。
について説明する。
【００１５】まず、入力信号ＩＮの立ち上がりに対する
遅延時間を設定する場合は、遅延時間制御部にて立ち上
がりに対する遅延時間を設定することにより、制御信号
HDLY中の任意の選択された信号がHigh／Lowとなり、各
信号に接続されたＦＥＴ Ｈ1及びＨ2中のＦＥＴがＯＮ
／ＯＦＦされ、ＯＮ状態のＦＥＴの持つ抵抗値によりＦ
ＥＴ Ｈ1及びＨ2はそれぞれ最大２n−１通りの抵抗値と
なるので、入力の立ち上がりに対し最大２n−１通りの
遅延量を制御することができる。ここで、最大２n−１
通りとは、ｎ個の抵抗素子それぞれがＯＮ／ＯＦＦの２
通りの状態をとり得ることから２n通りの組合せから、
全素子がＯＦＦである場合の１通りを差し引いた数であ
る。
遅延時間を設定する場合は、遅延時間制御部にて立ち上
がりに対する遅延時間を設定することにより、制御信号
HDLY中の任意の選択された信号がHigh／Lowとなり、各
信号に接続されたＦＥＴ Ｈ1及びＨ2中のＦＥＴがＯＮ
／ＯＦＦされ、ＯＮ状態のＦＥＴの持つ抵抗値によりＦ
ＥＴ Ｈ1及びＨ2はそれぞれ最大２n−１通りの抵抗値と
なるので、入力の立ち上がりに対し最大２n−１通りの
遅延量を制御することができる。ここで、最大２n−１
通りとは、ｎ個の抵抗素子それぞれがＯＮ／ＯＦＦの２
通りの状態をとり得ることから２n通りの組合せから、
全素子がＯＦＦである場合の１通りを差し引いた数であ
る。
【００１６】また、入力信号ＩＮの立ち下がりに対する
遅延時間を設定する場合は、遅延時間制御部にて立ち下
がりに対する遅延時間を設定することにより、制御信号
LDLY中の任意の選択された信号がHigh／Lowとなり、各
信号に接続されたＦＥＴ Ｌ1及びＬ2中のＦＥＴがＯＮ
／ＯＦＦされ、ＯＮ状態のＦＥＴの持つ抵抗値によりＦ
ＥＴ Ｌ1及びＬ2はそれぞれ最大２n−１通りの抵抗値と
なるので、入力の立ち下がりに対し最大２n−１通りの
遅延量を制御することができる。
遅延時間を設定する場合は、遅延時間制御部にて立ち下
がりに対する遅延時間を設定することにより、制御信号
LDLY中の任意の選択された信号がHigh／Lowとなり、各
信号に接続されたＦＥＴ Ｌ1及びＬ2中のＦＥＴがＯＮ
／ＯＦＦされ、ＯＮ状態のＦＥＴの持つ抵抗値によりＦ
ＥＴ Ｌ1及びＬ2はそれぞれ最大２n−１通りの抵抗値と
なるので、入力の立ち下がりに対し最大２n−１通りの
遅延量を制御することができる。
【００１７】また、上記２つを同時に設定することによ
り、入力信号ＩＮの立ち上がり及び立ち下がりに対する
遅延時間の制御を同時に行うことができる。
り、入力信号ＩＮの立ち上がり及び立ち下がりに対する
遅延時間の制御を同時に行うことができる。
【００１８】本発明の第２実施形態について説明する。
【００１９】図２は第２実施形態の構成を示す電気回路
図、図３（Ａ）、（Ｂ）はそれぞれ、第２実施形態の一
部構成の変形例を示す図、図４（Ａ）、（Ｂ）はそれぞ
れ、第２実施形態の一部構成の変形例を示す図である。
図、図３（Ａ）、（Ｂ）はそれぞれ、第２実施形態の一
部構成の変形例を示す図、図４（Ａ）、（Ｂ）はそれぞ
れ、第２実施形態の一部構成の変形例を示す図である。
【００２０】本実施形態は、図１の第１実施形態におけ
る並列接続されたＦＥＴを他のスイッチ可能な抵抗素子
で置き換えたものである。ＰチャネルＦＥＴよりなる抵
抗素子Ｒ1,1〜Ｒ1,ｎ及びＲ2,1〜Ｒ2,ｎ、及びＮチャネ
ルＦＥＴよりなる抵抗素子Ｒ1,ｎ＋1〜Ｒ1,2ｎ及びＲ2,
ｎ＋1〜Ｒ2,2ｎにより構成されており、各抵抗素子はＰ
チャンネルＦＥＴによる例で示せば、図３（Ａ）のよう
にＰチャンネルＦＥＴを複数個直列接続したもの、又は
図３（Ｂ）のように複数個並列接続したものである。Ｎ
チャンネルＦＥＴの場合についても同様である。
る並列接続されたＦＥＴを他のスイッチ可能な抵抗素子
で置き換えたものである。ＰチャネルＦＥＴよりなる抵
抗素子Ｒ1,1〜Ｒ1,ｎ及びＲ2,1〜Ｒ2,ｎ、及びＮチャネ
ルＦＥＴよりなる抵抗素子Ｒ1,ｎ＋1〜Ｒ1,2ｎ及びＲ2,
ｎ＋1〜Ｒ2,2ｎにより構成されており、各抵抗素子はＰ
チャンネルＦＥＴによる例で示せば、図３（Ａ）のよう
にＰチャンネルＦＥＴを複数個直列接続したもの、又は
図３（Ｂ）のように複数個並列接続したものである。Ｎ
チャンネルＦＥＴの場合についても同様である。
【００２１】図１の第１実施形態と同様に、入力信号Ｉ
Ｎの立ち上がり、立ち下がりに対し、それぞれ最大２n
−１通りの遅延量を制御することができる。
Ｎの立ち上がり、立ち下がりに対し、それぞれ最大２n
−１通りの遅延量を制御することができる。
【００２２】また、図４（Ａ）のように、並列接続され
たＦＥＴをＣＭＯＳゲートＰ1又はＮ1を介さずに直接、
正の電源側または負の電源側に接続した構成、又は図４
（Ｂ）のように、ＣＭＯＳゲートを介するのと介さない
のとを組み合せた構成によっても、最大２n−１通りの
遅延を得ることができる。
たＦＥＴをＣＭＯＳゲートＰ1又はＮ1を介さずに直接、
正の電源側または負の電源側に接続した構成、又は図４
（Ｂ）のように、ＣＭＯＳゲートを介するのと介さない
のとを組み合せた構成によっても、最大２n−１通りの
遅延を得ることができる。
【００２３】本発明の第３実施形態について説明する。
【００２４】図５は第３実施形態の構成を示す電気回路
図、図６は第３実施形態の変形例の構成を示す電気回路
図である。
図、図６は第３実施形態の変形例の構成を示す電気回路
図である。
【００２５】第２実施形態でＦＥＴ Ｈ1及びＨ2、及び
ＦＥＴ Ｌ1及びＬ2への制御信号を逆相としていたもの
（図２）を、制御信号数を増やし、逆相の制御信号を用
いることなく同相信号にて各々制御するようにしたもの
であり、ＦＥＴ Ｈ1及びＨ2、ＦＥＴ Ｌ1及びＬ2 中の
抵抗素子をＮチャンネルＦＥＴのみまたはＰチャンネル
ＦＥＴのみによって構成することができる。
ＦＥＴ Ｌ1及びＬ2への制御信号を逆相としていたもの
（図２）を、制御信号数を増やし、逆相の制御信号を用
いることなく同相信号にて各々制御するようにしたもの
であり、ＦＥＴ Ｈ1及びＨ2、ＦＥＴ Ｌ1及びＬ2 中の
抵抗素子をＮチャンネルＦＥＴのみまたはＰチャンネル
ＦＥＴのみによって構成することができる。
【００２６】本実施形態では入力信号ＩＮの立ち上がり
及び立ち下がりに対し、前段で最大２n−１通り、後段
で最大２n−１通りの遅延を制御することができるた
め、本実施形態のように２段組みの場合は、最大（２n
−１）×（２n−１）通りの遅延制御が可能である。
及び立ち下がりに対し、前段で最大２n−１通り、後段
で最大２n−１通りの遅延を制御することができるた
め、本実施形態のように２段組みの場合は、最大（２n
−１）×（２n−１）通りの遅延制御が可能である。
【００２７】図６は、ＦＥＴ Ｈ1、Ｈ2にてスイッチン
グに用いるＦＥＴ、 及びＦＥＴ Ｌ1、Ｌ2 にてスイッ
チングに用いるＦＥＴをそれぞれ同じチャンネルのもの
とすることにより、制御信号数を削除したものである
が、本実施形態においても最大２ n−１通りの遅延制御
が可能である。
グに用いるＦＥＴ、 及びＦＥＴ Ｌ1、Ｌ2 にてスイッ
チングに用いるＦＥＴをそれぞれ同じチャンネルのもの
とすることにより、制御信号数を削除したものである
が、本実施形態においても最大２ n−１通りの遅延制御
が可能である。
【００２８】これまで、遅延素子の２段直列接続した実
施形態について説明してきたが、本発明は２段に限るも
のでなく、１段だけでも、また３段以上であっても充分
に実施できることは当業者ならば容易に考えられること
である。
施形態について説明してきたが、本発明は２段に限るも
のでなく、１段だけでも、また３段以上であっても充分
に実施できることは当業者ならば容易に考えられること
である。
【００２９】
【発明の効果】本発明によれば、入力信号の立ち上がり
時のみの遅延値変更、立ち下がり時のみの遅延値変更、
または入力信号の立ち上がり,立ち下がり時の２つの遅
延値変更を同時に行うことが可能である。
時のみの遅延値変更、立ち下がり時のみの遅延値変更、
または入力信号の立ち上がり,立ち下がり時の２つの遅
延値変更を同時に行うことが可能である。
【図１】第１実施形態の構成を示す電気回路図
【図２】第２実施形態の構成を示す電気回路図
【図３】（Ａ）,（Ｂ）それぞれ、第２実施形態の一部
構成の変形例を示す図
構成の変形例を示す図
【図４】（Ａ）,（Ｂ）それぞれ、第２実施形態の一部
構成の変形例を示す図
構成の変形例を示す図
【図５】第３実施形態の構成を示す電気回路図
【図６】第３実施形態の変形例の構成を示す電気回路図
【図７】（Ａ）,（Ｂ）,（Ｃ）それぞれ、従来技術の構
成を示す電気回路図
成を示す電気回路図
１０,１１ 遅延時間制御部 １２ インバータ Ｈ 入力信号の立ち上がり時の遅延素子 Ｌ 入力信号の立ち下がり時の遅延素子 Ｒ スイッチ可能なＦＥＴ等から成る抵抗素子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、並列に接続されたスイッチ可能な複数
の抵抗素子を含み、これらの抵抗素子を介して入力信号
を遅延させて出力する立ち上がり用遅延素子及び／また
は立ち下がり用遅延素子をそれぞれ複数段直列に接続し
て設け、立ち上がり、立ち下がりに対する遅延時間を設
定するための遅延時間制御部よりの正逆２つのスイッチ
ング制御信号によって前段及び後段の立ち上がり用遅延
素子に含まれる前記複数の抵抗素子及び／または前段及
び後段の立ち下がり用遅延素子に含まれる前記複数の抵
抗素子のそれぞれのＯＮ／ＯＦＦを選択的に制御し抵抗
値を変化させることにより、入力信号の立ち上がり及び
／または立ち下がりの遅延時間をそれぞれ制御すること
を特徴とする可変遅延回路であります。
解決するために、並列に接続されたスイッチ可能な複数
の抵抗素子を含み、これらの抵抗素子を介して入力信号
を遅延させて出力する立ち上がり用遅延素子及び／また
は立ち下がり用遅延素子をそれぞれ複数段直列に接続し
て設け、立ち上がり、立ち下がりに対する遅延時間を設
定するための遅延時間制御部よりの正逆２つのスイッチ
ング制御信号によって前段及び後段の立ち上がり用遅延
素子に含まれる前記複数の抵抗素子及び／または前段及
び後段の立ち下がり用遅延素子に含まれる前記複数の抵
抗素子のそれぞれのＯＮ／ＯＦＦを選択的に制御し抵抗
値を変化させることにより、入力信号の立ち上がり及び
／または立ち下がりの遅延時間をそれぞれ制御すること
を特徴とする可変遅延回路であります。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】
【発明の効果】本発明によれば、複数段の遅延素子を同
一の信号にて制御できるため、遅延時間制御部が一つで
よく、また遅延素子を複数段直列接続し、入力信号の立
ち上がり時のみの遅延値変更、立ち下がり時のみの遅延
値変更、または入力信号の立ち上がり、立ち下がり時の
２つの遅延値変更を同時に行うことが可能である。
一の信号にて制御できるため、遅延時間制御部が一つで
よく、また遅延素子を複数段直列接続し、入力信号の立
ち上がり時のみの遅延値変更、立ち下がり時のみの遅延
値変更、または入力信号の立ち上がり、立ち下がり時の
２つの遅延値変更を同時に行うことが可能である。
Claims (6)
- 【請求項１】 並列に接続されたスイッチ可能な複数の
抵抗素子を含み、複数の抵抗素子を介して入力信号を遅
延させて出力信号を得る遅延素子と、前記複数の抵抗素
子にスイッチング制御信号を選択的に送出する遅延時間
制御部とより構成されており、遅延時間制御部よりの制
御信号によって前記抵抗素子のＯＮ／ＯＦＦを制御し抵
抗値を変化させることにより、入力信号の立ち上がりの
遅延時間を制御することを特徴とする可変遅延回路。 - 【請求項２】 並列に接続されたスイッチ可能な複数の
抵抗素子を含み、複数の抵抗素子を介して入力信号を遅
延させて出力信号を得る遅延素子と、前記複数の抵抗素
子にスイッチング制御信号を選択的に送出する遅延時間
制御部とより構成されており、遅延時間制御部よりの制
御信号によって前記抵抗素子のＯＮ／ＯＦＦを制御し抵
抗値を変化させることにより、入力信号の立ち下がりの
遅延時間を制御することを特徴とする可変遅延回路。 - 【請求項３】 並列に接続されたスイッチ可能な複数の
抵抗素子を含み、複数の抵抗素子を介して入力信号を遅
延させて出力信号を得る遅延素子と、前記複数の抵抗素
子にスイッチング制御信号を選択的に送出する遅延時間
制御部とより構成されており、遅延時間制御部よりの制
御信号によって前記抵抗素子のＯＮ／ＯＦＦを制御し抵
抗値を変化させることにより、入力信号の立ち上がり及
び立ち下がりの遅延時間をそれぞれ制御することを特徴
とする可変遅延回路。 - 【請求項４】 遅延時間制御部よりの制御信号が入力信
号の立ち上がり及び立ち下がりのそれぞれ制御において
逆相であることを特徴とする請求項３記載の可変遅延回
路。 - 【請求項５】 ２段以上の遅延素子を直列接続して設け
ることを特徴とする請求項１乃至４のいずれか１項に記
載の可変遅延回路。 - 【請求項６】 並列に接続されたスイッチ可能な複数の
抵抗素子が電界効果トランジスタから成ることを特徴と
する請求項１、２、３、５のいずれか１項に記載の可変
遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016965A JPH11214967A (ja) | 1998-01-29 | 1998-01-29 | 可変遅延回路 |
| TW088100489A TW496033B (en) | 1998-01-29 | 1999-01-13 | Variable delay circuit |
| KR1019990002360A KR19990068126A (ko) | 1998-01-29 | 1999-01-26 | 가변 지연 회로 |
| CN99101711A CN1233107A (zh) | 1998-01-29 | 1999-01-28 | 可变延时电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016965A JPH11214967A (ja) | 1998-01-29 | 1998-01-29 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214967A true JPH11214967A (ja) | 1999-08-06 |
Family
ID=11930823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10016965A Pending JPH11214967A (ja) | 1998-01-29 | 1998-01-29 | 可変遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH11214967A (ja) |
| KR (1) | KR19990068126A (ja) |
| CN (1) | CN1233107A (ja) |
| TW (1) | TW496033B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878715B2 (en) | 2012-08-24 | 2014-11-04 | Kabushiki Kaisha Toshiba | Time-to-digital converting circuit and digital-to-time converting circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154259B2 (en) * | 2003-10-23 | 2006-12-26 | Formfactor, Inc. | Isolation buffers with controlled equal time delays |
| CN100440732C (zh) * | 2003-11-14 | 2008-12-03 | 钰创科技股份有限公司 | 一种可以独立调整一信号的上升与下降边界时间的电路 |
| CN104348457B (zh) * | 2013-08-05 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | Flash读控制电路 |
-
1998
- 1998-01-29 JP JP10016965A patent/JPH11214967A/ja active Pending
-
1999
- 1999-01-13 TW TW088100489A patent/TW496033B/zh active
- 1999-01-26 KR KR1019990002360A patent/KR19990068126A/ko not_active Ceased
- 1999-01-28 CN CN99101711A patent/CN1233107A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878715B2 (en) | 2012-08-24 | 2014-11-04 | Kabushiki Kaisha Toshiba | Time-to-digital converting circuit and digital-to-time converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1233107A (zh) | 1999-10-27 |
| KR19990068126A (ko) | 1999-08-25 |
| TW496033B (en) | 2002-07-21 |
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