JPH11214973A - リセット回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源供給開始時の急激な電圧の立ち上がりに
よりリセット信号が生成されず、論理回路を初期値化で
きないために生じる誤動作を防止する。 【解決手段】 基準電圧Ｖref を発生するＶref 回路１
と、基準電圧Ｖref が入力されることにより動作を開始
し、論理回路用の電源電圧ＶRCを生成するＶRC回路２
と、基準電圧Ｖref と電源電圧ＶRCを比較してリセット
信号を生成するコンパレータ３で構成する。Ｖref 回路
１による基準電圧Ｖref と、ＶRC回路２による電源電圧
ＶRCはそれぞれ所定の電圧に向けて上昇するが、Ｖref
はＶRCよりも小さく、電圧上昇速度はＶref のほうがＶ
RCよりも早く設定しているため、電圧上昇過程でＶref
はＶRCよりも電圧の高い期間が生じ、これら２つの電圧
を比較しているコンパレータ３からこの期間に「Ｈ」が
出力され、リセット信号とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路を含む電子
回路への電源供給開始時にリセット信号を発生するリセ
ット回路に関する。

【０００２】

【従来の技術】従来のリセット回路の技術について図５
および図６を参照して説明する。図５は従来のリセット
回路の構成を示すブロック図であり、図６はその動作を
説明するためのタイムチャートである。

【０００３】論理回路を含む電子回路において、電子回
路を正常に動作開始させるためには電源の供給開始時
に、論理回路の論理状態を初期値に設定する必要があ
る。このため電源供給開始時にリセット回路でリセット
信号を生成して各論理回路に供給し、論理状態を初期値
に設定している。

【０００４】そのリセット信号を生成する回路例として
図５に示すように、基準電圧Ｖrefを発生するＶref 回
路１と、電源電圧Ｖccを抵抗Ｒ1 および抵抗Ｒ2 で所定
の電圧ＶR2に分圧する回路と、基準電圧Ｖref と電圧Ｖ
R2とを比較するコンパレータ３から構成されたものがあ
る。

【０００５】つぎに、上述した回路によるリセット信号
の発生について説明する。図６（ａ）に示すように、電
子回路に時刻ｔ₀ で電源の供給が開始され、時間ｔ₄ 後
に所定の電源電圧Ｖccに到達するものとする。従って、
電源電圧Ｖccを抵抗Ｒ1 、Ｒ2 で分圧した電圧ＶR2も電
源電圧ＶccとＶR2＝〔（Ｒ2 ／（Ｒ1 ＋Ｒ2 ）〕×Ｖcc
の関係を有して上昇する。一方、Ｖref 回路１は電源が
供給開始された後、時刻ｔ₁ で動作を開始し電圧を上昇
させて基準電圧Ｖref に達する。

【０００６】ここで、Ｖref はＶR2よりも小さく、電圧
上昇速度はＶref のほうがＶR2よりも早く設定され、ま
た、時間ｔ₄ は時刻ｔ₁ よりも十分に長い状態（例え
ば、３００μｓｅｃ）になっている。このような状態に
おいて、Ｖref とＶR2の電圧上昇過程ではＶref がＶR2
よりも電圧の高い期間が生じ、これら２つの電圧を比較
しているコンパレータ３からこの期間に「Ｈ」が出力さ
れ、これがリセット信号として用いられることになる。
図６（ａ）では時刻ｔ₂ と時刻ｔ₃ の間がこれにあた
る。

【０００７】しかしながら、図６（ｂ）に示すように、
電源電圧Ｖccの立ち上がりが極めて早い場合（例えば、
１０μｓｅｃ）、電圧ＶR2が基準電圧Ｖref よりもつね
に高い状態になることがあり、コンパレータ３からは
「Ｌ」のみが出力され、リセット信号が生成されない。
従ってこの場合は論理回路を初期値化することができ
ず、回路が誤動作するという問題があった。また、この
問題に対する対策として立ち上がりを調整するためにＶ
cc入力端子と接地間に所定の容量のコンデンサーを挿入
する方法がとられてきたが、大きなスペースを必要とす
る上、十分な効果が得られていないのが実情であった。

【０００８】

【発明が解決しようとする課題】従って本発明は、集積
回路等による論理回路を含む電子回路において、電源供
給開始時の急激な電圧の立ち上がりによってリセット信
号が生成されず、論理回路を初期値化することができな
いために生じる論理回路の誤動作防止を目的とする。

【０００９】

【課題を解決するための手段】本発明は上記課題に鑑み
なされたものであって、請求項１に記載の発明では、集
積回路を含む電子回路への電源供給開始時にリセット信
号を生成するリセット回路において、少なくとも、電源
供給開始後に作動して基準の電圧を生成する基準電圧生
成手段と、前記基準電圧生成手段に制御されて論理回路
用の電源電圧を生成する電源電圧生成手段と、前記基準
電圧生成手段により生成された電圧と、前記電源電圧生
成手段により生成された電圧とを比較する電圧比較手段
とからなるリセット回路を構成する。

【００１０】また、請求項２に記載の発明では、集積回
路を含む電子回路への電源供給開始時にリセット信号を
生成するリセット回路において、少なくとも、電源供給
開始後に作動して基準の電圧を生成する基準電圧生成手
段と、前記基準電圧生成手段に制御されて論理回路用の
電源電圧を生成する電源電圧生成手段と、前記基準電圧
生成手段により生成された電圧と、前記電源電圧生成手
段により生成された電圧とを比較する電圧比較手段と、
クロックを発生するクロック発生手段と、前記電圧比較
手段からの出力によりリセットされ、その後、前記クロ
ック発生手段からのクロックを、設定された数にしたが
って計数し、出力する計数手段とからなるリセット回路
を構成して上記課題を解決する。

【００１１】請求項１に記載のリセット回路によれば、
電子回路への電源供給開始時における電源電圧の急激な
立ち上がりに対して、電圧比較手段から安定したリセッ
ト信号が生成される。

【００１２】請求項２に記載のリセット回路によれば、
電子回路への電源供給開始時における電源電圧の急激な
立ち上がりに対して、電圧比較手段から安定したリセッ
ト信号が生成されると共に、論理回路および電子回路の
特性に合致したリセット時間を自由に設定できる。

【００１３】

【発明の実施の形態】つぎに、本発明の実施の形態につ
いて図１ないし図４を参照して説明する。ここで図１は
本発明にかかわるリセット回路の第１の実施の形態の構
成を示すブロック図であり、図２はその動作を説明する
ためのタイムチャートである。また、図３は本発明にか
かわるリセット回路の第２の実施の形態の構成を示すブ
ロック図であり、図４はその動作を説明するためのタイ
ムチャートである。

【００１４】＜第１の実施の形態＞まず、第１の実施の
形態の回路構成は図１に示すように、基準電圧Ｖref を
発生するＶref 回路１と、基準電圧Ｖref が入力される
ことにより動作を開始し、論理回路用の電源電圧ＶRCを
生成するＶRC回路２と、基準電圧Ｖref と電源電圧ＶRC
を比較してリセット信号を生成するコンパレータ３で構
成されている。

【００１５】つぎに、上述した回路によるリセット信号
の発生について説明する。図２に示すように、電子回路
に時刻ｔ₀ で電源が供給開始され、時間ｔ₄ 後に所定の
電源電圧Ｖccに到達するものとする。また、Ｖref 回路
１は電源が供給開始された後、時刻ｔ₁ で動作を開始
し、出力電圧を上昇させて基準電圧Ｖref に達する。一
方、ＶRC回路２はＶref 回路１からの出力を受けて動作
を開始し、所定の電源電圧ＶRCに向けて上昇をする。こ
こでＶref はＶRCよりも小さく、電圧上昇速度はＶref
のほうがＶRCよりも早く設定されている。また、Ｖref
回路１の動作開始時刻ｔ₁ において、コンパレータ３の
電源電圧は作動するのに十分な電圧値であるとする。

【００１６】上述した動作状態において、Ｖref とＶRC
の上昇過程でＶref はＶRCよりも電圧の高い期間が生
じ、これら２つの電圧を比較しているコンパレータ３か
らこの期間に「Ｈ」が出力され、これがリセット信号と
して用いられることになる。図２では時刻ｔ₁ と時刻ｔ
₃ の間がこれにあたる。

【００１７】上述した第１の実施の形態の回路構成によ
るリセット回路では、電子回路への電源供給開始後の電
源電圧の上昇が極めて急峻であっても、論理回路へのリ
セット信号を確実に生成することが可能となる。

【００１８】＜第２の実施の形態＞つぎに第２の実施の
形態について説明する。第２の実施の形態の回路構成は
図３に示すように第１の実施の形態で示した回路にクロ
ック発生器４と、クロック発生器４からのクロックを計
数するカウンター５が付加された構成となっている。ク
ロック発生器４とカウンター５はＶRC回路２で生成され
る論理回路用の電源電圧が印加され、また、カウンター
５はコンパレータ３からの「Ｈ」信号によりリセットさ
れる構成である。尚、第１の実施の形態で示した回路と
同一の部位の構成と働きについては＜第１の実施の形態
＞における説明を参照することとし、ここでの説明は省
略する。

【００１９】第２の実施形態例の動作は図４に示すよう
に、ＶRC回路２から出力される電源電圧ＶRCがクロック
発生器４を動作させる電圧になったとき、クロック発生
器４からクロックが出力されカウンター５に入力され
る。カウンター５ではｎ個のクロックが入力されるとカ
ウンター５からの出力状態が変化するように、予めカウ
ント数が設定されている。従って、コンパレータ３から
の「Ｈ」信号によりカウンター５がリセットされるとカ
ウンター５からは「Ｈ」が出力され、ｎ個のクロックの
入力後、「Ｌ」が出力される。この出力をリセット信号
として各論理回路に供給するものである。

【００２０】上述した第２の実施の形態の回路構成によ
るリセット回路によると、電子回路への電源供給開始後
の電源電圧の上昇が極めて急峻であっても、論理回路へ
のリセット信号を確実に生成することが可能となると共
に、カウンター５のカウント数を論理回路、電子回路の
特性に適合させて設定することが可能となり、電子回路
の信頼性の向上、動作の安定化が図れることになる。ま
た、カウンター５のカウント数の設定を自由に変更する
ことを可能にすることで、多くの種類の電子回路に対応
することができると共に、最適なリセット信号を探索し
設定することが可能となる。

【００２１】尚、各実施の形態で説明した回路構成はこ
れに限ることなく、本発明の技術的思想を実現する回路
構成であればどのような構成でもとりえることは当然で
ある。

【００２２】

【発明の効果】以上の説明から明らかなように、請求項
１のリセット回路によれば、集積回路を含む電子回路へ
の電源供給開始時の急激な立ち上がりに対しても、リセ
ット信号を生成することが可能となり、論理回路を初期
値化して誤動作を防止する。

【００２３】また、請求項２のリセット回路によれば、
集積回路を含む電子回路への電源供給開始時の急激な立
ち上がりに対しても、リセット信号を生成することが可
能となり、論理回路を初期値化して誤動作を防止すると
共に、論理回路、電子回路の特性に合致したリセット時
間を自由に設定できるので、電子回路の信頼性の向上、
動作の安定化が図れる。

【図面の簡単な説明】

【図１】 本発明にかかわるリセット回路の第１の実施
の形態の構成を示すブロック図である。

【図２】 本発明にかかわるリセット回路の第１の実施
の形態の動作を説明するためのタイムチャートである。

【図３】 本発明にかかわるリセット回路の第２の実施
の形態の構成を示すブロック図である。

【図４】 本発明にかかわるリセット回路の第２の実施
の形態の動作を説明するためのタイムチャートである。

【図５】 従来のリセット回路の構成を示すブロック図
である。

【図６】 従来のリセット回路の動作を説明するための
タイムチャートである。

【符号の説明】

１…Ｖref 回路、２…ＶRC回路、３…コンパレータ、４
…クロック発生器、５…カウンター

Claims (2)

【特許請求の範囲】
1. 【請求項１】 集積回路を含む電子回路への電源供給開
   始時にリセット信号を生成するリセット回路において、 少なくとも、 電源供給開始後に作動して基準の電圧を生成する基準電
   圧生成手段と、 前記基準電圧生成手段に制御されて論理回路用の電源電
   圧を生成する電源電圧生成手段と、 前記基準電圧生成手段により生成された電圧と、前記電
   源電圧生成手段により生成された電圧とを比較する電圧
   比較手段とからなり、前記電圧比較手段からの出力をリ
   セット信号として用いることを特徴とするリセット回
   路。
2. 【請求項２】 集積回路を含む電子回路への電源供給開
   始時にリセット信号を生成するリセット回路において、 少なくとも、 電源供給開始後に作動して基準の電圧を生成する基準電
   圧生成手段と、 前記基準電圧生成手段に制御されて論理回路用の電源電
   圧を生成する電源電圧生成手段と、 前記基準電圧生成手段により生成された電圧と、前記電
   源電圧生成手段により生成された電圧とを比較する電圧
   比較手段と、 クロックを発生するクロック発生手段と、 前記電圧比較手段からの出力によりリセットされ、その
   後、前記クロック発生手段からのクロックを、設定され
   た数にしたがって計数し、出力する計数手段とからな
   り、前記計数手段からの出力をリセット信号として用い
   ることを特徴とするリセット回路。