JPH11218560A - 検査回路 - Google Patents
検査回路Info
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- JPH11218560A JPH11218560A JP10021184A JP2118498A JPH11218560A JP H11218560 A JPH11218560 A JP H11218560A JP 10021184 A JP10021184 A JP 10021184A JP 2118498 A JP2118498 A JP 2118498A JP H11218560 A JPH11218560 A JP H11218560A
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Abstract
(57)【要約】
【課題】バウンダリスキャン回路が付いていないＩＣ
に、回路基板の大きさやＩＣの大きさを大きくすること
なく回路基板上のアナログ素子および／またはデジタル
素子の検査を可能にするバウンダリスキャンテスト機能
を付加するようにした検査回路を提供することを目的と
する。 【解決手段】回路基板１１上にインタポーザ基板１３を
介してバウンダリスキャン機能を有しないＩＣ１４をマ
ウントするとともに、上記インタポーザ基板１３上にベ
アチップから成るバウンダリスキャンセル１５、１６を
マウントし、これらのバウンダリスキャンセル１５、１
６によって検査機能を付加する。
に、回路基板の大きさやＩＣの大きさを大きくすること
なく回路基板上のアナログ素子および／またはデジタル
素子の検査を可能にするバウンダリスキャンテスト機能
を付加するようにした検査回路を提供することを目的と
する。 【解決手段】回路基板１１上にインタポーザ基板１３を
介してバウンダリスキャン機能を有しないＩＣ１４をマ
ウントするとともに、上記インタポーザ基板１３上にベ
アチップから成るバウンダリスキャンセル１５、１６を
マウントし、これらのバウンダリスキャンセル１５、１
６によって検査機能を付加する。
Description
【０００１】
【発明の属する技術分野】本発明は検査回路に係り、と
くに集積回路の外部入出力端子を順次走査するようにテ
ストデータの入出力を行なうようにした検査回路に関す
る。
くに集積回路の外部入出力端子を順次走査するようにテ
ストデータの入出力を行なうようにした検査回路に関す
る。
【０００２】
【従来の技術】集積回路（ＩＣ）を含む電子回路装置に
おいては、集積回路それ自身の検査や、この集積回路と
外部ロジックとの接続の検査等を行なうために、バウン
ダリスキャンテストの機能を備えるようにしている。バ
ウンダリスキャンテストはＬＳＩ、ＡＳＩＣ等の集積回
路の総ての外部入出力端子を順次走査するようにテスト
データの入出力を行なうものである。
おいては、集積回路それ自身の検査や、この集積回路と
外部ロジックとの接続の検査等を行なうために、バウン
ダリスキャンテストの機能を備えるようにしている。バ
ウンダリスキャンテストはＬＳＩ、ＡＳＩＣ等の集積回
路の総ての外部入出力端子を順次走査するようにテスト
データの入出力を行なうものである。
【０００３】従ってこのような方法によるテストを行な
うことができるようにするためには、回路基板上の必要
とするデバイスがこのテスト手法をサポートする必要が
ある。なおこのようなバウンダリスキャンテストの機能
を採用すると、制御線を含めた数本の専用線を必要とす
ることになる。そしてこのようなテストによって、上述
の如くＩＣのデバイス自身の検証の他に、ＩＣと外部ロ
ジックとの接続検証を行なうことが可能になる。
うことができるようにするためには、回路基板上の必要
とするデバイスがこのテスト手法をサポートする必要が
ある。なおこのようなバウンダリスキャンテストの機能
を採用すると、制御線を含めた数本の専用線を必要とす
ることになる。そしてこのようなテストによって、上述
の如くＩＣのデバイス自身の検証の他に、ＩＣと外部ロ
ジックとの接続検証を行なうことが可能になる。
【０００４】バウンダリスキャンテスト機能を有するバ
ウンダリスキャン対応デバイスは、デバイス本来の機能
を行なうための内部ロジックの他にＴＡＰ（テストアク
セスポート）コントローラによって構成されるテストロ
ジックをも内蔵することになる。そしてこの制御線を外
部のホストコンピュータから制御することにより、バウ
ンダリスキャンテストが実施されることになる。
ウンダリスキャン対応デバイスは、デバイス本来の機能
を行なうための内部ロジックの他にＴＡＰ（テストアク
セスポート）コントローラによって構成されるテストロ
ジックをも内蔵することになる。そしてこの制御線を外
部のホストコンピュータから制御することにより、バウ
ンダリスキャンテストが実施されることになる。
【０００５】図８は回路基板１上にバウンダリスキャン
対応デバイスから成るＩＣ２、３をそれぞれマウントし
た構成を示している。これらのＩＣ２、３はそれぞれ対
応する機能を行なうための内部ロジック４の他に、ＴＡ
Ｐコントローラ５が設けられている。従ってその制御線
を外部のホストコンピュータ７から制御することによ
り、バウンダリスキャンテストが実施されることにな
り、これによってＩＣ２、３の検査や、これらのＩＣ
２、３と外部のロジックとの接続の検査が行なわれるこ
とになる。
対応デバイスから成るＩＣ２、３をそれぞれマウントし
た構成を示している。これらのＩＣ２、３はそれぞれ対
応する機能を行なうための内部ロジック４の他に、ＴＡ
Ｐコントローラ５が設けられている。従ってその制御線
を外部のホストコンピュータ７から制御することによ
り、バウンダリスキャンテストが実施されることにな
り、これによってＩＣ２、３の検査や、これらのＩＣ
２、３と外部のロジックとの接続の検査が行なわれるこ
とになる。
【０００６】
【発明が解決しようとする課題】最近開発された新しい
ＩＣデバイスの多くはＴＡＰコントローラを内蔵してお
り、バウンダリスキャンテストの機能を有するものが多
い。ところが既存のＩＣデバイスにはこのような機能が
付いていないものがある。このようなＩＣデバイスにつ
いては、回路基板上にテストピンと接触するテスト用ラ
ンドを設置してバウンダリスキャンテスト機能をエミュ
レートする方法が採用されている。ところがＩＣのピン
の数が多くなると、これに伴って回路基板上のテストピ
ンと接続されるランドの面積の和が大きくなり、このよ
うなランドによって高密度実装が妨げられるという問題
がある。
ＩＣデバイスの多くはＴＡＰコントローラを内蔵してお
り、バウンダリスキャンテストの機能を有するものが多
い。ところが既存のＩＣデバイスにはこのような機能が
付いていないものがある。このようなＩＣデバイスにつ
いては、回路基板上にテストピンと接触するテスト用ラ
ンドを設置してバウンダリスキャンテスト機能をエミュ
レートする方法が採用されている。ところがＩＣのピン
の数が多くなると、これに伴って回路基板上のテストピ
ンと接続されるランドの面積の和が大きくなり、このよ
うなランドによって高密度実装が妨げられるという問題
がある。
【０００７】回路基板上にテストピン用ランドを設ける
代りに、検査用ＩＣ６を用いてバウンダリスキャンテス
ト機能を付加する方法がある。この方法が図９に示され
ている。すなわち内部ロジック２のみを有し、バウンダ
リスキャンテスト機能を有しないＩＣ２については、こ
のようなＩＣ２に対応するように検査用ＩＣ６を回路基
板１上にマウントするものである。
代りに、検査用ＩＣ６を用いてバウンダリスキャンテス
ト機能を付加する方法がある。この方法が図９に示され
ている。すなわち内部ロジック２のみを有し、バウンダ
リスキャンテスト機能を有しないＩＣ２については、こ
のようなＩＣ２に対応するように検査用ＩＣ６を回路基
板１上にマウントするものである。
【０００８】このようなＩＣ６をマウントすることによ
って、ＩＣ２についてバウンダリスキャン機能を付加す
ることが可能になり、ＩＣ２の検査や、このＩＣ２と外
部のロジックとの接続検査等を自動的に行なうことが可
能になる。なおこの場合における検査の方法は、ホスト
コンピュータ７を用いて制御線によってテストを行なう
ものであって、図８に示す構成の場合と同様である。
って、ＩＣ２についてバウンダリスキャン機能を付加す
ることが可能になり、ＩＣ２の検査や、このＩＣ２と外
部のロジックとの接続検査等を自動的に行なうことが可
能になる。なおこの場合における検査の方法は、ホスト
コンピュータ７を用いて制御線によってテストを行なう
ものであって、図８に示す構成の場合と同様である。
【０００９】図９に示すような構成によると、テストピ
ンと接触するランドを回路基板１上に設けることなくし
かも自動的にバウンダリスキャンテストが行なわれるよ
うな機能を付加できるようになる。ところがこのような
構成は、回路基板１上に内部ロジック４のみを有するＩ
Ｃ２に対応するように一対の検査用ＩＣ６を付加しなけ
ればならず、このようなＩＣ６によって大きなスペース
を要するようになり、高密度実装が妨げられる。またＩ
Ｃの数が増えるために、電子回路のコストが増大する欠
点がある。
ンと接触するランドを回路基板１上に設けることなくし
かも自動的にバウンダリスキャンテストが行なわれるよ
うな機能を付加できるようになる。ところがこのような
構成は、回路基板１上に内部ロジック４のみを有するＩ
Ｃ２に対応するように一対の検査用ＩＣ６を付加しなけ
ればならず、このようなＩＣ６によって大きなスペース
を要するようになり、高密度実装が妨げられる。またＩ
Ｃの数が増えるために、電子回路のコストが増大する欠
点がある。
【００１０】本発明はこのような問題点に鑑みてなされ
たものであって、検査機能を有しない集積回路に対し
て、そのパッケージの大きさ以上のスペースを要するこ
となくしかも検査機能を付加することを可能にした検査
回路を提供することを目的とする。
たものであって、検査機能を有しない集積回路に対し
て、そのパッケージの大きさ以上のスペースを要するこ
となくしかも検査機能を付加することを可能にした検査
回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、集積回路の外
部入出力端子を順次走査するようにテストデータの入出
力を行なう検査回路において、検査機能をそれ自身が有
しない集積回路対してベアチップから成る検査用セルを
付加したことを特徴とする検査回路に関するものであ
る。
部入出力端子を順次走査するようにテストデータの入出
力を行なう検査回路において、検査機能をそれ自身が有
しない集積回路対してベアチップから成る検査用セルを
付加したことを特徴とする検査回路に関するものであ
る。
【００１２】前記集積回路のパッケージとほぼ同じ大き
さの補助中間基板を具備し、該補助中間基板を介して前
記集積回路を前記回路基板にマウントするとともに、前
記補助中間基板上に前記検査用セルをマウントしてよ
い。また前記集積回路と前記補助中間基板との間に前記
検査用セルが位置するように前記補助中間基板上に前記
検査用セルがマウントされてよい。また前記集積回路と
前記回路基板との間に前記検査用セルが位置するように
前記補助中間基板上に前記検査用セルがマウントされて
よい。また前記集積回路の横に配列されるように前記検
査用セルが前記補助中間基板上にマウントされてよい。
さの補助中間基板を具備し、該補助中間基板を介して前
記集積回路を前記回路基板にマウントするとともに、前
記補助中間基板上に前記検査用セルをマウントしてよ
い。また前記集積回路と前記補助中間基板との間に前記
検査用セルが位置するように前記補助中間基板上に前記
検査用セルがマウントされてよい。また前記集積回路と
前記回路基板との間に前記検査用セルが位置するように
前記補助中間基板上に前記検査用セルがマウントされて
よい。また前記集積回路の横に配列されるように前記検
査用セルが前記補助中間基板上にマウントされてよい。
【００１３】前記集積回路のパッケージ上に前記検査用
セルがマウントされてよい。また前記検査用セルによっ
てバウンダリスキャン回路が形成されてよい。
セルがマウントされてよい。また前記検査用セルによっ
てバウンダリスキャン回路が形成されてよい。
【００１４】本発明の好ましい態様によれば、バウンダ
リスキャン回路が付いていないＩＣから成る集積回路に
対して、回路基板の大きさおよびＩＣのサイズを大きく
することなく回路基板上のアナログ素子および／または
デジタル素子の検査をできるようにするものであって、
バウンダリスキャンテストに対応していない集積回路、
例えばＬＳＩの外部にバウンダリスキャンテスト機能専
用のＩＣを同じパッケージサイズに追加配置することに
ある。ここで追加されたＩＣを使用して回路基板の検査
が行なわれる。とくにこの態様においては、追加配置さ
れるＩＣを回路基板上に直接配置することなく、バウン
ダリスキャンテスト機能が付加される被対象のＩＣと同
じ大きさのパッケージに作り直すことで、回路基板のサ
イズを大きくしないことを特徴とする。
リスキャン回路が付いていないＩＣから成る集積回路に
対して、回路基板の大きさおよびＩＣのサイズを大きく
することなく回路基板上のアナログ素子および／または
デジタル素子の検査をできるようにするものであって、
バウンダリスキャンテストに対応していない集積回路、
例えばＬＳＩの外部にバウンダリスキャンテスト機能専
用のＩＣを同じパッケージサイズに追加配置することに
ある。ここで追加されたＩＣを使用して回路基板の検査
が行なわれる。とくにこの態様においては、追加配置さ
れるＩＣを回路基板上に直接配置することなく、バウン
ダリスキャンテスト機能が付加される被対象のＩＣと同
じ大きさのパッケージに作り直すことで、回路基板のサ
イズを大きくしないことを特徴とする。
【００１５】とくに既存のＡＳＩＣ、ＬＳＩ、ロジッ
ク、アナログＩＣ等の既存のＩＣデバイス、またはその
他の能動部品や受動部品、電源部品にバウンダリスキャ
ンテスト機能を付加し、しかもそのときのデバイスおよ
び部品サイズが元のデバイスおよび部品サイズと同じに
することができるようにしたパッケージング技術を含む
ものである。従って回路基板のサイズが大きくならず、
このためにこのような回路基板が搭載される機器の筐体
の設計を変更する必要がなくなる。またこのような回路
を応用して、バウンダリスキャンテスト機能が最初から
付いているＩＣと組合わせて、回路基板を基板単体でか
つ高速にほとんど１００％の検査が可能になる。
ク、アナログＩＣ等の既存のＩＣデバイス、またはその
他の能動部品や受動部品、電源部品にバウンダリスキャ
ンテスト機能を付加し、しかもそのときのデバイスおよ
び部品サイズが元のデバイスおよび部品サイズと同じに
することができるようにしたパッケージング技術を含む
ものである。従って回路基板のサイズが大きくならず、
このためにこのような回路基板が搭載される機器の筐体
の設計を変更する必要がなくなる。またこのような回路
を応用して、バウンダリスキャンテスト機能が最初から
付いているＩＣと組合わせて、回路基板を基板単体でか
つ高速にほとんど１００％の検査が可能になる。
【００１６】また本発明の別の好ましい態様において
は、既存のＩＣのデバイスを変更せずにそのまま利用
し、このＩＣデバイスと同じ大きさのパッケージ上に、
上記ＩＣデバイスのピン数と追加する制御ピンの数の和
に相当する数のバウンダリスキャンセルを搭載するよう
にしたものである。ここでバウンダリスキャンテスト機
能を付加するために、回路基板上には必要に応じて数本
の配線が追加される。
は、既存のＩＣのデバイスを変更せずにそのまま利用
し、このＩＣデバイスと同じ大きさのパッケージ上に、
上記ＩＣデバイスのピン数と追加する制御ピンの数の和
に相当する数のバウンダリスキャンセルを搭載するよう
にしたものである。ここでバウンダリスキャンテスト機
能を付加するために、回路基板上には必要に応じて数本
の配線が追加される。
【００１７】
【発明の実施の形態】図１は本発明の一実施の形態に係
るバウンダリスキャンテスト機能を有する電子回路を示
している。この電子回路は回路基板１１上にマウントさ
れるようになっている。すなわち回路基板１１上にはバ
ウンダリスキャン機能を有するＩＣ１２がマウントされ
るとともに、インタポーザ基板から成る補助中間基板１
３がマウントされている。そしてこの補助中間基板上に
バウンダリスキャンテスト機能を有しないＩＣ１４がマ
ウントされるようになっている。そしてこのＩＣ１４に
対してバウンダリスキャンテスト機能を付加するための
バウンダリスキャンセル１５、１６が補助中間基板１３
上にＩＣ１４とともにマウントされるようになってお
り、これらが互いに所定の配線によって接続されるよう
になっている。なおバウンダリスキャンセル１５、１６
はそれぞれＴＡＰコントローラ１７を備えている。
るバウンダリスキャンテスト機能を有する電子回路を示
している。この電子回路は回路基板１１上にマウントさ
れるようになっている。すなわち回路基板１１上にはバ
ウンダリスキャン機能を有するＩＣ１２がマウントされ
るとともに、インタポーザ基板から成る補助中間基板１
３がマウントされている。そしてこの補助中間基板上に
バウンダリスキャンテスト機能を有しないＩＣ１４がマ
ウントされるようになっている。そしてこのＩＣ１４に
対してバウンダリスキャンテスト機能を付加するための
バウンダリスキャンセル１５、１６が補助中間基板１３
上にＩＣ１４とともにマウントされるようになってお
り、これらが互いに所定の配線によって接続されるよう
になっている。なおバウンダリスキャンセル１５、１６
はそれぞれＴＡＰコントローラ１７を備えている。
【００１８】図２はこのような回路基板１１上における
ＩＣ１４とバウンダリスキャンセル１５、１６とのマウ
ントの状態を示している。すなわち回路基板１１上には
補助中間基板１３を介してＩＣ１４とバウンダリスキャ
ンセル１５，１６とがそれぞれマウントされるようにな
っている。
ＩＣ１４とバウンダリスキャンセル１５、１６とのマウ
ントの状態を示している。すなわち回路基板１１上には
補助中間基板１３を介してＩＣ１４とバウンダリスキャ
ンセル１５，１６とがそれぞれマウントされるようにな
っている。
【００１９】ここでＩＣ１４のリード２３はインタポー
ザ基板１３の配線パターン２４に半田付けされるととも
に、補助中間基板１３の下面に形成されている配線パタ
ーン２５が半田ボール２６を介して回路基板１１上の配
線パターン２７に接続されるようになっている。これに
対してバウンダリスキャンセル１５、１６は半田ボール
２９を介してインタポーザ基板１３の上面の配線パター
ン３０に接続されるようになっている。すなわちここで
はＩＣ１４とインタポーザ基板１３との間に上記バウン
ダリスキャンセル１５、１６が位置するようになってい
る。なおバウンダリスキャンテスト機能を有するＩＣ１
２は例えば図７に示すように、そのリード２３が回路基
板１１上の配線パターン２４に直接半田付けされて接続
されている。
ザ基板１３の配線パターン２４に半田付けされるととも
に、補助中間基板１３の下面に形成されている配線パタ
ーン２５が半田ボール２６を介して回路基板１１上の配
線パターン２７に接続されるようになっている。これに
対してバウンダリスキャンセル１５、１６は半田ボール
２９を介してインタポーザ基板１３の上面の配線パター
ン３０に接続されるようになっている。すなわちここで
はＩＣ１４とインタポーザ基板１３との間に上記バウン
ダリスキャンセル１５、１６が位置するようになってい
る。なおバウンダリスキャンテスト機能を有するＩＣ１
２は例えば図７に示すように、そのリード２３が回路基
板１１上の配線パターン２４に直接半田付けされて接続
されている。
【００２０】このように本実施の形態においては、バウ
ンダリスキャンテスト機能を有するＩＣ１２については
そのままのパッケージで従来と同様にマウントする。ま
たバウンダリスキャン機能を有しないＩＣ１４について
も、パッケージをそのまま使用することになる。またバ
ウンダリスキャンセル１５、１６についてはパッケージ
を有しないベアチップを利用するようにしている。そし
てバウンダリスキャン機能を有しないＩＣ１４とバウン
ダリスキャンセル１５、１６については、ＣＳＰまたは
ＢＧＡのようなインタポーザ基板１３を使用するように
しており、バウンダリスキャンセル１５、１６をインタ
ポーザ基板１３の上面に実装するようにし、これによっ
てバウンダリスキャンセル１５，１６を付加しても回路
基板１１上におけるスペースが元のＩＣ１４の大きさと
同じスペースしか使用しないようにしている。またここ
ではバウンダリスキャンセル１５、１６がＩＣ１４とイ
ンタポーザ基板１３との間に配置されるようにしてい
る。
ンダリスキャンテスト機能を有するＩＣ１２については
そのままのパッケージで従来と同様にマウントする。ま
たバウンダリスキャン機能を有しないＩＣ１４について
も、パッケージをそのまま使用することになる。またバ
ウンダリスキャンセル１５、１６についてはパッケージ
を有しないベアチップを利用するようにしている。そし
てバウンダリスキャン機能を有しないＩＣ１４とバウン
ダリスキャンセル１５、１６については、ＣＳＰまたは
ＢＧＡのようなインタポーザ基板１３を使用するように
しており、バウンダリスキャンセル１５、１６をインタ
ポーザ基板１３の上面に実装するようにし、これによっ
てバウンダリスキャンセル１５，１６を付加しても回路
基板１１上におけるスペースが元のＩＣ１４の大きさと
同じスペースしか使用しないようにしている。またここ
ではバウンダリスキャンセル１５、１６がＩＣ１４とイ
ンタポーザ基板１３との間に配置されるようにしてい
る。
【００２１】図１に示すような構成の電子回路の検査を
行なう場合には、外部のホストコンピュータ１８からバ
ウンダリスキャンセル１５、１６を用いてＩＣ１４の総
ての外部入出力端子を順次走査するようにテストデータ
の入出力を行なう。このようなテストによって、ＩＣ１
４それ自身の検査と、ＩＣ１４と外部ロジックとの接続
テスト等を行なうことが可能になる。すなわち制御線を
外部ホストコンピュータ１８から制御することによりバ
ウンダリスキャンテストが実施されることになる。
行なう場合には、外部のホストコンピュータ１８からバ
ウンダリスキャンセル１５、１６を用いてＩＣ１４の総
ての外部入出力端子を順次走査するようにテストデータ
の入出力を行なう。このようなテストによって、ＩＣ１
４それ自身の検査と、ＩＣ１４と外部ロジックとの接続
テスト等を行なうことが可能になる。すなわち制御線を
外部ホストコンピュータ１８から制御することによりバ
ウンダリスキャンテストが実施されることになる。
【００２２】一般に回路基板１１上の回路の検査は、１
００％の検査ができないと、人手による検査工程を設定
する必要があり、これによって１枚の回路基板の検査時
間が非常に長くなる。また人手による検査工程を挿入す
ると、確実に不良を検出することが必ずしもできず、不
良原因の究明にも時間を多く要する問題がある。
００％の検査ができないと、人手による検査工程を設定
する必要があり、これによって１枚の回路基板の検査時
間が非常に長くなる。また人手による検査工程を挿入す
ると、確実に不良を検出することが必ずしもできず、不
良原因の究明にも時間を多く要する問題がある。
【００２３】従来は回路基板上のデバイスの接続部の検
査を実施するために、インサーキットテストを行なうよ
うにしており、あるいはまた非接触の電気的測定機器を
併用するようにしていた。このような従来の検査方法に
よると、回路基板上に各テストを実施するためのテスト
ランドを増設する必要があり、しかも専用治具が必要に
なる。このためにコストおよび測定時間が大きくなって
しまう問題がある。
査を実施するために、インサーキットテストを行なうよ
うにしており、あるいはまた非接触の電気的測定機器を
併用するようにしていた。このような従来の検査方法に
よると、回路基板上に各テストを実施するためのテスト
ランドを増設する必要があり、しかも専用治具が必要に
なる。このためにコストおよび測定時間が大きくなって
しまう問題がある。
【００２４】また回路基板上に形成されるテストランド
の大きさも、プローブの先端部の直径との関係であまり
小さくすることができず、このことが回路基板の寸法を
小さくするのを妨げていた。一方でコンパクトな機器を
製作するためには、回路基板の寸法を小さくするととも
に、回路基板の検査時間の短縮によるコストダウンが要
求されており、とくに回路基板を１００％検査可能にす
ることによって、信頼性の向上を図ることが要請され
る。
の大きさも、プローブの先端部の直径との関係であまり
小さくすることができず、このことが回路基板の寸法を
小さくするのを妨げていた。一方でコンパクトな機器を
製作するためには、回路基板の寸法を小さくするととも
に、回路基板の検査時間の短縮によるコストダウンが要
求されており、とくに回路基板を１００％検査可能にす
ることによって、信頼性の向上を図ることが要請され
る。
【００２５】上記実施の形態は、バウンダリスキャンテ
スト機能がないＩＣデバイス１４に、そのデバイスサイ
ズの大きさを大きくすることなく、ベアチップＩＣから
成るバウンダリスキャンセル１５、１６を増設すること
によって、上記３つの要因を解決して小型でしかも信頼
性の高い電子回路を提供することを可能にしたものであ
る。またバウンダリスキャンセル１５、１６を付加して
も、もともとのＩＣデバイス１４のパッケージと同じス
ペースしか回路基板１１上で面積をとらないために、回
路基板１１の大きさが大きくならず、このためにこの回
路基板１１を収納する電子機器の筐体の寸法を変更する
必要がなくなる。
スト機能がないＩＣデバイス１４に、そのデバイスサイ
ズの大きさを大きくすることなく、ベアチップＩＣから
成るバウンダリスキャンセル１５、１６を増設すること
によって、上記３つの要因を解決して小型でしかも信頼
性の高い電子回路を提供することを可能にしたものであ
る。またバウンダリスキャンセル１５、１６を付加して
も、もともとのＩＣデバイス１４のパッケージと同じス
ペースしか回路基板１１上で面積をとらないために、回
路基板１１の大きさが大きくならず、このためにこの回
路基板１１を収納する電子機器の筐体の寸法を変更する
必要がなくなる。
【００２６】次に別の実施の形態を図３によって説明す
る。この実施の形態は、ＩＣデバイス１４に対してバウ
ンダリスキャンテスト機能を付加するためのバウンダリ
スキャンセル１５、１６をインタポーザ基板１３の上面
ではなく下面に配するようにしたものである。すなわち
バウンダリスキャンセル１５、１６がインタポーザ基板
から成る補助中間基板１３の下面にマウントされてお
り、このためにバウンダリスキャンセル１５、１６はこ
の補助中間基板１３と回路基板１１との間に位置するこ
とになる。なおこのような構成によっても、回路構成は
図１と同様であって、図１と同様のバウンダリスキャン
テスト機能が付加される。
る。この実施の形態は、ＩＣデバイス１４に対してバウ
ンダリスキャンテスト機能を付加するためのバウンダリ
スキャンセル１５、１６をインタポーザ基板１３の上面
ではなく下面に配するようにしたものである。すなわち
バウンダリスキャンセル１５、１６がインタポーザ基板
から成る補助中間基板１３の下面にマウントされてお
り、このためにバウンダリスキャンセル１５、１６はこ
の補助中間基板１３と回路基板１１との間に位置するこ
とになる。なおこのような構成によっても、回路構成は
図１と同様であって、図１と同様のバウンダリスキャン
テスト機能が付加される。
【００２７】図４はさらに別の実施の形態を示してい
る。この実施の形態は、バウンダリスキャンテスト機能
を付加するためのバウンダリスキャンセル１５、１６を
補助中間基板１３の上面であって回路基板１１の横にリ
ード２３と交錯しないようにマウントするようにしたも
のである。このような構成においても、回路が図１と同
じくなり、冒頭の実施の形態と同様の機能を発揮するこ
とが可能になる。
る。この実施の形態は、バウンダリスキャンテスト機能
を付加するためのバウンダリスキャンセル１５、１６を
補助中間基板１３の上面であって回路基板１１の横にリ
ード２３と交錯しないようにマウントするようにしたも
のである。このような構成においても、回路が図１と同
じくなり、冒頭の実施の形態と同様の機能を発揮するこ
とが可能になる。
【００２８】図５はさらに別の実施の形態を示してい
る。この実施の形態は、補助中間基板１３上にマウント
されたＩＣ１４であって、バウンダリスキャン機能を有
しないＩＣ１４のパッケージの上面にベアチップから成
るバウンダリスキャンセル１５、１６をそれぞれマウン
トするようにしたものである。従ってこの場合には、バ
ウンダリスキャンセル１５、１６を補助中間基板１３上
にマウントする必要がなくなり、後からベアチップＩＣ
１５、１６やバウンダリスキャンテスト機能を付加する
ためのＩＣデバイス１４のパッケージ上にマウントすれ
ばよい。
る。この実施の形態は、補助中間基板１３上にマウント
されたＩＣ１４であって、バウンダリスキャン機能を有
しないＩＣ１４のパッケージの上面にベアチップから成
るバウンダリスキャンセル１５、１６をそれぞれマウン
トするようにしたものである。従ってこの場合には、バ
ウンダリスキャンセル１５、１６を補助中間基板１３上
にマウントする必要がなくなり、後からベアチップＩＣ
１５、１６やバウンダリスキャンテスト機能を付加する
ためのＩＣデバイス１４のパッケージ上にマウントすれ
ばよい。
【００２９】図６はさらに別の実施の形態を示してい
る。この実施の形態においては、インタポーザ基板から
成る補助中間基板１３を省略するようにしたものであ
る。すなわち回路基板１１上にＩＣ１２と同様にＩＣ１
４を直接マウントするようにしており、そのリード２３
を回路基板１１上の配線パターン２４に直接半田付けす
るようにしている。そしてＩＣ１４のパッケージ上にバ
ウンダリスキャンセル１５、１６をマウントするように
している。ここでバウンダリスキャンセル１５、１６の
電極が半田ボール２９を介してＩＣ１４のパッケージ上
の配線パターン３０に接続されるようになっている。従
ってこのような構成においても、ベアチップ１５、１６
によってＩＣ１４にバウンダリスキャンテスト機能が付
加され、回路基板１１をホストコンピュータ１８によっ
て１００％検査することが可能になる。
る。この実施の形態においては、インタポーザ基板から
成る補助中間基板１３を省略するようにしたものであ
る。すなわち回路基板１１上にＩＣ１２と同様にＩＣ１
４を直接マウントするようにしており、そのリード２３
を回路基板１１上の配線パターン２４に直接半田付けす
るようにしている。そしてＩＣ１４のパッケージ上にバ
ウンダリスキャンセル１５、１６をマウントするように
している。ここでバウンダリスキャンセル１５、１６の
電極が半田ボール２９を介してＩＣ１４のパッケージ上
の配線パターン３０に接続されるようになっている。従
ってこのような構成においても、ベアチップ１５、１６
によってＩＣ１４にバウンダリスキャンテスト機能が付
加され、回路基板１１をホストコンピュータ１８によっ
て１００％検査することが可能になる。
【００３０】
【発明の効果】以上のように本発明は、集積回路の外部
入出力端子を順次走査するようにテストデータの入出力
を行なう検査回路において、検査機能をそれ自身が有し
ない集積回路対してベアチップから成る検査用セルを付
加したものである。
入出力端子を順次走査するようにテストデータの入出力
を行なう検査回路において、検査機能をそれ自身が有し
ない集積回路対してベアチップから成る検査用セルを付
加したものである。
【００３１】従って本発明によれば、ベアチップから成
る検査用セルの付加によって、集積回路の外部入出力端
子を順次走査するようにテストデータの入出力を行なっ
て検査を行なうことが可能になる。しかもベアチップか
ら成る検査用セルを付加しただけであるから、そのスペ
ースがほとんど増加することがない。
る検査用セルの付加によって、集積回路の外部入出力端
子を順次走査するようにテストデータの入出力を行なっ
て検査を行なうことが可能になる。しかもベアチップか
ら成る検査用セルを付加しただけであるから、そのスペ
ースがほとんど増加することがない。
【００３２】集積回路のパッケージとほぼ同じ大きさの
補助中間基板を具備し、この補助中間基板を介して集積
回路を回路基板にマウントするとともに、補助中間基板
上に検査用セルをマウントした構成によれば、補助中間
基板上の検査用セルによって検査機能が付加されること
になり、しかも回路基板上におけるスペースが増大する
ことがない。
補助中間基板を具備し、この補助中間基板を介して集積
回路を回路基板にマウントするとともに、補助中間基板
上に検査用セルをマウントした構成によれば、補助中間
基板上の検査用セルによって検査機能が付加されること
になり、しかも回路基板上におけるスペースが増大する
ことがない。
【００３３】集積回路と補助中間基板との間に検査用セ
ルが位置するように補助中間基板上に検査用セルがマウ
ントされるようにした構成によれば、この検査用セルに
よって検査機能が付加される。
ルが位置するように補助中間基板上に検査用セルがマウ
ントされるようにした構成によれば、この検査用セルに
よって検査機能が付加される。
【００３４】集積回路と回路基板との間に検査用セルが
位置するように補助中間基板上に検査用セルがマウント
されるようにした構成によれば、この検査用セルによっ
て検査機能が付加される。
位置するように補助中間基板上に検査用セルがマウント
されるようにした構成によれば、この検査用セルによっ
て検査機能が付加される。
【００３５】集積回路の横に配列されるように検査用セ
ルが補助中間基板上にマウントされるようにした構成に
よれば、この検査用セルによって検査機能が付加され
る。
ルが補助中間基板上にマウントされるようにした構成に
よれば、この検査用セルによって検査機能が付加され
る。
【００３６】集積回路のパッケージ上に検査用セルがマ
ウントされるようにした構成によれば、この検査用セル
によって検査機能が付加されるとともに、回路基板上に
おけるスペースの増大が防止される。
ウントされるようにした構成によれば、この検査用セル
によって検査機能が付加されるとともに、回路基板上に
おけるスペースの増大が防止される。
【００３７】検査用セルによってバウンダリスキャン回
路が形成されるようにした構成によれば、このバウンダ
リスキャン回路によってバウンダリスキャンテストが可
能になる。
路が形成されるようにした構成によれば、このバウンダ
リスキャン回路によってバウンダリスキャンテストが可
能になる。
【図１】検査回路の回路構成を示すブロック図である。
【図２】ＩＣとバウンダリスキャンセルのマウントを示
す縦断面図である。
す縦断面図である。
【図３】ＩＣとバウンダリスキャンセルのマウントを示
す別の形態の縦断面図である。
す別の形態の縦断面図である。
【図４】ＩＣとバウンダリスキャンセルのマウントを示
すさらに別の形態の縦断面図である。
すさらに別の形態の縦断面図である。
【図５】ＩＣとバウンダリスキャンセルのマウントを示
すさらに別の形態の縦断面図である。
すさらに別の形態の縦断面図である。
【図６】ＩＣとバウンダリスキャンセルのマウントを示
すさらに別の形態の縦断面図である。
すさらに別の形態の縦断面図である。
【図７】バウンダリスキャンテスト機能を有するＩＣの
マウントを示す縦断面図である。
マウントを示す縦断面図である。
【図８】バウンダリスキャン機能を有するＩＣをマウン
トした回路基板のブロック図である。
トした回路基板のブロック図である。
【図９】バウンダリスキャン機能を有するＩＣとバウン
ダリスキャン機能を有しないＩＣとをマウントした回路
基板のブロック図である。
ダリスキャン機能を有しないＩＣとをマウントした回路
基板のブロック図である。
１‥‥回路基板、２、３‥‥ＩＣ、４‥‥内部ロジッ
ク、５‥‥ＴＡＰコントローラ、６‥‥検査用ＩＣ、７
‥‥ホストコンピュータ、１１‥‥回路基板、１２‥‥
ＩＣ、１３‥‥補助中間基板（インタポーザ基板）、１
４‥‥ＩＣ、１５、１６‥‥バウンダリスキャンセル、
１７‥‥ＴＡＰコントローラ、１８‥‥ホストコンピュ
ータ、２３‥‥リード、２４、２５‥‥配線パターン、
２６‥‥半田ボール、２７‥‥配線パターン、２９‥‥
半田ボール、３０‥‥配線パターン
ク、５‥‥ＴＡＰコントローラ、６‥‥検査用ＩＣ、７
‥‥ホストコンピュータ、１１‥‥回路基板、１２‥‥
ＩＣ、１３‥‥補助中間基板（インタポーザ基板）、１
４‥‥ＩＣ、１５、１６‥‥バウンダリスキャンセル、
１７‥‥ＴＡＰコントローラ、１８‥‥ホストコンピュ
ータ、２３‥‥リード、２４、２５‥‥配線パターン、
２６‥‥半田ボール、２７‥‥配線パターン、２９‥‥
半田ボール、３０‥‥配線パターン
Claims (7)
- 【請求項１】集積回路の外部入出力端子を順次走査する
ようにテストデータの入出力を行なう検査回路におい
て、 検査機能をそれ自身が有しない集積回路対してベアチッ
プから成る検査用セルを付加したことを特徴とする検査
回路。 - 【請求項２】前記集積回路のパッケージとほぼ同じ大き
さの補助中間基板を具備し、該補助中間基板を介して前
記集積回路を前記回路基板にマウントするとともに、前
記補助中間基板上に前記検査用セルをマウントしたこと
を特徴とする請求項１に記載の検査回路。 - 【請求項３】前記集積回路と前記補助中間基板との間に
前記検査用セルが位置するように前記補助中間基板上に
前記検査用セルがマウントされることを特徴とする請求
項２に記載の検査回路。 - 【請求項４】前記集積回路と前記回路基板との間に前記
検査用セルが位置するように前記補助中間基板上に前記
検査用セルがマウントされることを特徴とする請求項２
に記載の検査回路。 - 【請求項５】前記集積回路の横に配列されるように前記
検査用セルが前記補助中間基板上にマウントされること
を特徴とする請求項２に記載の検査回路。 - 【請求項６】前記集積回路のパッケージ上に前記検査用
セルがマウントされることを特徴とする請求項１に記載
の検査回路。 - 【請求項７】前記検査用セルによってバウンダリスキャ
ン回路が形成されることを特徴とする請求項１に記載の
検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02118498A JP4022698B2 (ja) | 1998-02-02 | 1998-02-02 | 検査回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02118498A JP4022698B2 (ja) | 1998-02-02 | 1998-02-02 | 検査回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11218560A true JPH11218560A (ja) | 1999-08-10 |
| JP4022698B2 JP4022698B2 (ja) | 2007-12-19 |
Family
ID=12047868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02118498A Expired - Fee Related JP4022698B2 (ja) | 1998-02-02 | 1998-02-02 | 検査回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4022698B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009229296A (ja) * | 2008-03-24 | 2009-10-08 | Alps Electric Co Ltd | 磁気センサパッケージ |
| US7613968B2 (en) | 2005-02-09 | 2009-11-03 | Fujitsu Microelectronics Limited | Device and method for JTAG test |
| JP2014062925A (ja) * | 2009-12-18 | 2014-04-10 | Tektronix Inc | 信号測定装置 |
-
1998
- 1998-02-02 JP JP02118498A patent/JP4022698B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7613968B2 (en) | 2005-02-09 | 2009-11-03 | Fujitsu Microelectronics Limited | Device and method for JTAG test |
| JP2009229296A (ja) * | 2008-03-24 | 2009-10-08 | Alps Electric Co Ltd | 磁気センサパッケージ |
| JP2014062925A (ja) * | 2009-12-18 | 2014-04-10 | Tektronix Inc | 信号測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4022698B2 (ja) | 2007-12-19 |
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