JPH11218565A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH11218565A JPH11218565A JP10021842A JP2184298A JPH11218565A JP H11218565 A JPH11218565 A JP H11218565A JP 10021842 A JP10021842 A JP 10021842A JP 2184298 A JP2184298 A JP 2184298A JP H11218565 A JPH11218565 A JP H11218565A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
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- 238000010586 diagram Methods 0.000 description 5
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- 230000000694 effects Effects 0.000 description 4
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- 230000002093 peripheral effect Effects 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
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Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ＤＵＴのデジタル入出力信号のグ
ラフィック表示機能を使用して、ＤＵＴの動作に対応し
て電源電圧ＶＤＤや電源電流ＩＤＤの波形を観測できる
半導体試験装置を提供する。 【解決手段】 ＤＵＴのデジタル入出力信号のグラフィ
ック表示機能を有する半導体試験装置において、被ＤＵ
Ｔに供給する電源に直列に挿入した抵抗と、該抵抗の両
端をショート／オープンするリレーと、該抵抗の両端の
電圧波形信号のいずれかを選択出力するための切り換え
リレーと、該切り換えリレーの出力のインピーダンスを
変換するバッファー手段と、を具備しＤＵＴの動作に対
応して電源電圧と電源電流との波形観測ができる解決手
段。
ラフィック表示機能を使用して、ＤＵＴの動作に対応し
て電源電圧ＶＤＤや電源電流ＩＤＤの波形を観測できる
半導体試験装置を提供する。 【解決手段】 ＤＵＴのデジタル入出力信号のグラフィ
ック表示機能を有する半導体試験装置において、被ＤＵ
Ｔに供給する電源に直列に挿入した抵抗と、該抵抗の両
端をショート／オープンするリレーと、該抵抗の両端の
電圧波形信号のいずれかを選択出力するための切り換え
リレーと、該切り換えリレーの出力のインピーダンスを
変換するバッファー手段と、を具備しＤＵＴの動作に対
応して電源電圧と電源電流との波形観測ができる解決手
段。
Description
【０００１】
【発明の属する技術分野】本発明は、被試験デバイスの
電源電圧と電源電流の波形観測ができる半導体試験装置
に関する。
電源電圧と電源電流の波形観測ができる半導体試験装置
に関する。
【０００２】
【従来の技術】従来技術の例について、図３〜図５を参
照して説明する。最初に、半導体試験装置の概要につい
て説明する。図３に示すように、半導体試験装置の構成
は、ワークステーション１０と、半導体試験装置本体１
１と、テストヘッド１２とで構成される。
照して説明する。最初に、半導体試験装置の概要につい
て説明する。図３に示すように、半導体試験装置の構成
は、ワークステーション１０と、半導体試験装置本体１
１と、テストヘッド１２とで構成される。
【０００３】ワークステーション１０は、例えば表示手
段であるディスプレイと入力手段であるキィボードを有
し、オペレータとのインタフェースとなるエンジニアリ
ングワークステーションである。
段であるディスプレイと入力手段であるキィボードを有
し、オペレータとのインタフェースとなるエンジニアリ
ングワークステーションである。
【０００４】半導体試験装置本体１１は、周辺装置を含
むシステム全体を制御するテスタプロセッサと、試験信
号の発生と試験をおこなう各種ユニットと、各種電圧を
供給する電源とで構成している。
むシステム全体を制御するテスタプロセッサと、試験信
号の発生と試験をおこなう各種ユニットと、各種電圧を
供給する電源とで構成している。
【０００５】また、テストヘッド１２には、試験ピン毎
の電子回路であるピンエレクトロニクスのピンカードが
内蔵されて被試験デバイス（以下、ＤＵＴと記す）との
インタフェースとなる。
の電子回路であるピンエレクトロニクスのピンカードが
内蔵されて被試験デバイス（以下、ＤＵＴと記す）との
インタフェースとなる。
【０００６】さらに、ピンエレクトロニクスの信号と被
試験デバイスや周辺回路用に供給する電源とは、多数の
ポゴピンまたはコネクタにより、テストヘッド１２に搭
載されるパフォーマンスボード１３に電気接続される。
試験デバイスや周辺回路用に供給する電源とは、多数の
ポゴピンまたはコネクタにより、テストヘッド１２に搭
載されるパフォーマンスボード１３に電気接続される。
【０００７】ここに、ピンエレクトロニクスとは、ＤＵ
Ｔの各ピンと接続されたそのピン専用の計測用回路でド
ライバやコンパレータ等がある。また、ポゴピンとは、
ピンカードの上部についている伸縮自在の金属のピンで
パフォーマンスボード１３のパッドに接触して信号を伝
達するものである。
Ｔの各ピンと接続されたそのピン専用の計測用回路でド
ライバやコンパレータ等がある。また、ポゴピンとは、
ピンカードの上部についている伸縮自在の金属のピンで
パフォーマンスボード１３のパッドに接触して信号を伝
達するものである。
【０００８】そして、半導体試験装置は、パフォーマン
スボード１３に搭載されたＩＣソケット１４に、ＤＵＴ
２０を装着して試験をおこなっている。
スボード１３に搭載されたＩＣソケット１４に、ＤＵＴ
２０を装着して試験をおこなっている。
【０００９】次に、ＤＵＴ２０の電源電圧ＶＤＤと電源
電流ＩＤＤとの波形観測について説明する。半導体試験
装置の中には、ＤＵＴの各信号ピンにおけるデジタル信
号の入出力波形をコンパレータでサンプリングして、ワ
ークステーション１０のディスプレイにグラフィック表
示できる機能を有しているものもある。
電流ＩＤＤとの波形観測について説明する。半導体試験
装置の中には、ＤＵＴの各信号ピンにおけるデジタル信
号の入出力波形をコンパレータでサンプリングして、ワ
ークステーション１０のディスプレイにグラフィック表
示できる機能を有しているものもある。
【００１０】しかし、ＤＵＴ２０の電源ピンにおける電
源電圧ＶＤＤや電源電流ＩＤＤのデジタル値は測定でき
るが、それらの波形を観測することができない。そこ
で、図４に示すように、オシロスコープ３０を使用し
て、ＤＵＴ２０の電源電圧ＶＤＤは電圧プローブによ
り、電源電流ＩＤＤは電流プローブにより波形観測して
いる。
源電圧ＶＤＤや電源電流ＩＤＤのデジタル値は測定でき
るが、それらの波形を観測することができない。そこ
で、図４に示すように、オシロスコープ３０を使用し
て、ＤＵＴ２０の電源電圧ＶＤＤは電圧プローブによ
り、電源電流ＩＤＤは電流プローブにより波形観測して
いる。
【００１１】ところが、ＤＵＴ２０の多様化とピン数の
増大により標準のパフォーマンスボード１３では対応で
きなくなりカスタム仕様で製作される場合もある。その
ため、電源電圧ＶＤＤや電源電流ＩＤＤを測定するため
にプローブを接続することが困難となっている。
増大により標準のパフォーマンスボード１３では対応で
きなくなりカスタム仕様で製作される場合もある。その
ため、電源電圧ＶＤＤや電源電流ＩＤＤを測定するため
にプローブを接続することが困難となっている。
【００１２】また、パフォーマンスボード１３のテスト
ヘッド側には、エリアがないので直接プローブを当てら
れない。そのため、図５に示すように、ＤＵＴ２０とし
てＰＧＡデバイスの電源電圧ＶＤＤや電源電流ＩＤＤの
測定をする場合、例えばＰＧＡデバイスの足に細いリー
ド線２２を巻き付けて引出しているが容易ではない。こ
こに、ＰＧＡ（Pin Grid Array）デバイスとは、ピンが
パッケージ底面に平面配列されているデバイスである。
ヘッド側には、エリアがないので直接プローブを当てら
れない。そのため、図５に示すように、ＤＵＴ２０とし
てＰＧＡデバイスの電源電圧ＶＤＤや電源電流ＩＤＤの
測定をする場合、例えばＰＧＡデバイスの足に細いリー
ド線２２を巻き付けて引出しているが容易ではない。こ
こに、ＰＧＡ（Pin Grid Array）デバイスとは、ピンが
パッケージ底面に平面配列されているデバイスである。
【００１３】さらに、デバイスの多ピン化により、電源
も複数ピンにより供給され、電源電流ＩＤＤの測定が不
可能となっている。
も複数ピンにより供給され、電源電流ＩＤＤの測定が不
可能となっている。
【００１４】
【発明が解決しようとする課題】上記説明のように、Ｄ
ＵＴの電源電圧ＶＤＤや電源電流ＩＤＤの波形を解析す
るためには外部のオシロスコープが必要であり、ＤＵＴ
の多ピン化と多様化により信号の引出しが困難な場合が
多く実用上の不便があった。また、ＤＵＴの電源を複数
ピンで供給する場合、電源電流ＩＤＤ測定ができない等
の問題があった。そこで、本発明は、こうした問題に鑑
みなされたもので、その目的は、ＤＵＴのデジタル入出
力信号のグラフィック表示機能を使用して、ＤＵＴの動
作に対応して電源電圧ＶＤＤや電源電流ＩＤＤの波形を
観測できる半導体試験装置を提供することにある。
ＵＴの電源電圧ＶＤＤや電源電流ＩＤＤの波形を解析す
るためには外部のオシロスコープが必要であり、ＤＵＴ
の多ピン化と多様化により信号の引出しが困難な場合が
多く実用上の不便があった。また、ＤＵＴの電源を複数
ピンで供給する場合、電源電流ＩＤＤ測定ができない等
の問題があった。そこで、本発明は、こうした問題に鑑
みなされたもので、その目的は、ＤＵＴのデジタル入出
力信号のグラフィック表示機能を使用して、ＤＵＴの動
作に対応して電源電圧ＶＤＤや電源電流ＩＤＤの波形を
観測できる半導体試験装置を提供することにある。
【００１５】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、被試験デバイスのデ
ジタル入出力信号のグラフィック表示機能を有する半導
体試験装置において、被試験デバイスに供給する電源に
直列に挿入した抵抗と、該抵抗の両端をショート／オー
プンするリレーと、該抵抗の両端の電圧波形信号のいず
れかを選択出力するための切り換えリレーと、該切り換
えリレーの出力のインピーダンスを変換するバッファー
手段と、を具備し被試験デバイスの動作に対応して電源
電圧と電源電流との波形観測ができることを特徴とした
半導体試験装置を要旨としている。
るためになされた本発明の第１は、被試験デバイスのデ
ジタル入出力信号のグラフィック表示機能を有する半導
体試験装置において、被試験デバイスに供給する電源に
直列に挿入した抵抗と、該抵抗の両端をショート／オー
プンするリレーと、該抵抗の両端の電圧波形信号のいず
れかを選択出力するための切り換えリレーと、該切り換
えリレーの出力のインピーダンスを変換するバッファー
手段と、を具備し被試験デバイスの動作に対応して電源
電圧と電源電流との波形観測ができることを特徴とした
半導体試験装置を要旨としている。
【００１６】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１７】
【実施例】本発明の実施例について、図１〜図３を参照
して説明する。図３に示すように、半導体試験装置とし
ては、ワークステーション１０と、半導体試験装置本体
１１と、パフォーマンスボード１３を搭載したテストヘ
ッド１２とで構成され、ＤＵＴのデジタル入出力信号の
グラフィック表示機能を有する半導体試験装置を使用す
る。また、本発明の半導体試験装置においては、図１に
示す検出回路を設ける。そして、ＤＵＴ２０の試験に対
応して、電源電圧ＶＤＤと電源電流ＩＤＤとの波形観測
をおこなっている。
して説明する。図３に示すように、半導体試験装置とし
ては、ワークステーション１０と、半導体試験装置本体
１１と、パフォーマンスボード１３を搭載したテストヘ
ッド１２とで構成され、ＤＵＴのデジタル入出力信号の
グラフィック表示機能を有する半導体試験装置を使用す
る。また、本発明の半導体試験装置においては、図１に
示す検出回路を設ける。そして、ＤＵＴ２０の試験に対
応して、電源電圧ＶＤＤと電源電流ＩＤＤとの波形観測
をおこなっている。
【００１８】最初に、図１に示す回路について説明す
る。デバイス電源からＤＵＴ２０に印加される電源ライ
ン（Force ）に抵抗Ｒを挿入し、その抵抗Ｒの両端をシ
ョート／オープンするリレーＲＬ１と、抵抗Ｒの両端の
電圧を切り換えて選択出力するリレーＲＬ２と、バッフ
ァモジュール４０とを設けている。
る。デバイス電源からＤＵＴ２０に印加される電源ライ
ン（Force ）に抵抗Ｒを挿入し、その抵抗Ｒの両端をシ
ョート／オープンするリレーＲＬ１と、抵抗Ｒの両端の
電圧を切り換えて選択出力するリレーＲＬ２と、バッフ
ァモジュール４０とを設けている。
【００１９】抵抗Ｒは、ＤＵＴ２０に流れる電源電流Ｉ
ＤＤによる電圧差分を求めるために、例えば０．５Ωの
高精度の低抵抗を使用する。ただし、抵抗Ｒの抵抗値
は、電源電流ＩＤＤのピーク電流に対する電位差がコン
パレータ５２の電圧範囲となるような値とする。
ＤＤによる電圧差分を求めるために、例えば０．５Ωの
高精度の低抵抗を使用する。ただし、抵抗Ｒの抵抗値
は、電源電流ＩＤＤのピーク電流に対する電位差がコン
パレータ５２の電圧範囲となるような値とする。
【００２０】リレーＲＬ１とリレーＲＬ２とは、例えば
リードリレーを使用し、パフォーマンスボード１３に供
給されるリレー制御信号で制御する。
リードリレーを使用し、パフォーマンスボード１３に供
給されるリレー制御信号で制御する。
【００２１】バッファモジュール４０は、バッファ手段
であり、例えば測定系へのリーク電流を防止するため検
出電圧をハイインピーダンスで受けて、５０Ωの測定系
出力インピーダンスに変換するゲイン０のバッファであ
る。なお。バッファモジュール４０として、アクティブ
プローブ等を使用してもよい。
であり、例えば測定系へのリーク電流を防止するため検
出電圧をハイインピーダンスで受けて、５０Ωの測定系
出力インピーダンスに変換するゲイン０のバッファであ
る。なお。バッファモジュール４０として、アクティブ
プローブ等を使用してもよい。
【００２２】そして、バッファモジュール４０の出力信
号は、試験していない空きのピンエレクトロニクス５０
を使用してコンパレータ５２で受けている。
号は、試験していない空きのピンエレクトロニクス５０
を使用してコンパレータ５２で受けている。
【００２３】一方、グラフィック表示機能を有する半導
体試験装置は、ピンエレクトロニクス５０のコンパレー
タ５２において、ストローブ値（時間）と比較電圧値と
を変化させながらパス／フェイルの境界線を求めてサン
プリング波形としてワークステーション１０のディスプ
レイで観測できる。
体試験装置は、ピンエレクトロニクス５０のコンパレー
タ５２において、ストローブ値（時間）と比較電圧値と
を変化させながらパス／フェイルの境界線を求めてサン
プリング波形としてワークステーション１０のディスプ
レイで観測できる。
【００２４】ここに、ストローブとは、ある時間の信号
をよみとることであり、ストローブ値を微小時間単位で
連続的に変化させることにより信号のサンプリングと同
様にして信号を抽出できる。例えば、テストレート８ｎ
ｓとして、ストローブを３２ｐｓで変化させてサンプリ
ングする。
をよみとることであり、ストローブ値を微小時間単位で
連続的に変化させることにより信号のサンプリングと同
様にして信号を抽出できる。例えば、テストレート８ｎ
ｓとして、ストローブを３２ｐｓで変化させてサンプリ
ングする。
【００２５】次に、電源電圧ＶＤＤと電源電流ＩＤＤの
波形観測方法について説明する。電源電圧ＶＤＤの波形
観測は、リレーＲＬ１をオープン、リレーＲＬ２をａ側
とし、そのときの電圧波形をサンプリング表示させれば
よい。
波形観測方法について説明する。電源電圧ＶＤＤの波形
観測は、リレーＲＬ１をオープン、リレーＲＬ２をａ側
とし、そのときの電圧波形をサンプリング表示させれば
よい。
【００２６】また、電源電流ＩＤＤの波形観測をおこな
う場合は、リレーＲＬ１をオープンとし、リレーＲＬ２
をａ側としたときの電圧Ｖａと、リレーＲＬ２をｂ側と
したときの電圧Ｖｂとを、それぞれ図２の（ａ）、
（ｂ）に示すようにそのときの電圧波形をサンプリング
表示させる。
う場合は、リレーＲＬ１をオープンとし、リレーＲＬ２
をａ側としたときの電圧Ｖａと、リレーＲＬ２をｂ側と
したときの電圧Ｖｂとを、それぞれ図２の（ａ）、
（ｂ）に示すようにそのときの電圧波形をサンプリング
表示させる。
【００２７】次に、図２の（ａ）、（ｂ）のサンプリン
グデータを下記式（１）の演算によりＩＤＤを求める。 ＩＤＤ＝（Ｖｂ−Ｖａ）／Ｒ ・・・・・（１） そして、演算した結果を図２の（ｃ）に示すように、電
源電流ＩＤＤとしてワークステーション１０のディスプ
レイで表示して波形観測する。
グデータを下記式（１）の演算によりＩＤＤを求める。 ＩＤＤ＝（Ｖｂ−Ｖａ）／Ｒ ・・・・・（１） そして、演算した結果を図２の（ｃ）に示すように、電
源電流ＩＤＤとしてワークステーション１０のディスプ
レイで表示して波形観測する。
【００２８】ここで、１つのコンパレータ５２で差分の
電圧を求めているのは、コンパレータを２つ使用してＶ
ａとＶｂとを同時にサンプリングすると、一括データ取
得ができるが、コンパレータ間の周波数特性のばらつき
が波形の誤差となるためである。また、ＤＵＴ２０の電
源電圧ＶＤＤと電源電流ＩＤＤとを測定しないときは、
リレーＲＬ１をショートして抵抗Ｒの影響が試験結果に
でないようにする。
電圧を求めているのは、コンパレータを２つ使用してＶ
ａとＶｂとを同時にサンプリングすると、一括データ取
得ができるが、コンパレータ間の周波数特性のばらつき
が波形の誤差となるためである。また、ＤＵＴ２０の電
源電圧ＶＤＤと電源電流ＩＤＤとを測定しないときは、
リレーＲＬ１をショートして抵抗Ｒの影響が試験結果に
でないようにする。
【００２９】ところで、ＤＵＴ２０が２５６ピン程度と
なると、電源端子が１６〜３２ピンある場合も一般的で
ある。これらのＤＵＴ２０に供給するデバイス用電源も
複数使用して供給することになる。その場合は、複数の
検出回路と複数のコンパレータを使用することで同様に
実現できる。
なると、電源端子が１６〜３２ピンある場合も一般的で
ある。これらのＤＵＴ２０に供給するデバイス用電源も
複数使用して供給することになる。その場合は、複数の
検出回路と複数のコンパレータを使用することで同様に
実現できる。
【００３０】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
電源電圧ＶＤＤと電源電流ＩＤＤの波形観測が、従来の
デジタル信号解析機能を使用し、ＤＵＴの入出力信号解
析と平行して実施できるので、ＤＵＴの動作に対応して
観測できる効果がある。また、デジタル信号解析機能は
半導体試験装置のピンエレクトロニクスを使用するた
め、電源電圧ＶＤＤと電源電流ＩＤＤの波形が、高速で
リアルタイムに過渡状態の観測ができる効果もある。
施され、以下に記載されるような効果を奏する。即ち、
電源電圧ＶＤＤと電源電流ＩＤＤの波形観測が、従来の
デジタル信号解析機能を使用し、ＤＵＴの入出力信号解
析と平行して実施できるので、ＤＵＴの動作に対応して
観測できる効果がある。また、デジタル信号解析機能は
半導体試験装置のピンエレクトロニクスを使用するた
め、電源電圧ＶＤＤと電源電流ＩＤＤの波形が、高速で
リアルタイムに過渡状態の観測ができる効果もある。
【図１】本発明の半導体試験装置の要部回路図である。
【図２】本発明の半導体試験装置の波形観測図である。
【図３】半導体試験装置の構成図である。
【図４】従来の半導体試験装置による波形観測図であ
る。
る。
【図５】ＤＵＴとしてＰＧＡデバイスとしたときの信号
引出し図である。
引出し図である。
１０ ワークステーション １１ 半導体試験装置本体 １２ テストヘッド １３ パフォーマンスボード １４ ＩＣソケット ２０ ＤＵＴ ３０ オシロスコープ ３１ 電圧プローブ ３２ 電流プローブ ４０ バッファモジュール ５０ ピンエレクトロニクス ５１ ドライバ ５２ コンパレータ
Claims (1)
- 【請求項１】 被試験デバイスのデジタル入出力信号の
グラフィック表示機能を有する半導体試験装置におい
て、 被試験デバイスに供給する電源に直列に挿入した抵抗
と、 該抵抗の両端をショート／オープンするリレーと、 該抵抗の両端の電圧波形信号のいずれかを選択出力する
ための切り換えリレーと、 該切り換えリレーの出力のインピーダンスを変換するバ
ッファー手段と、 を具備し被試験デバイスの動作に対応して電源電圧と電
源電流との波形観測ができることを特徴とした半導体試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021842A JPH11218565A (ja) | 1998-02-03 | 1998-02-03 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021842A JPH11218565A (ja) | 1998-02-03 | 1998-02-03 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11218565A true JPH11218565A (ja) | 1999-08-10 |
Family
ID=12066350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021842A Withdrawn JPH11218565A (ja) | 1998-02-03 | 1998-02-03 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11218565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010043993A (ja) * | 2008-08-15 | 2010-02-25 | Yokogawa Electric Corp | 半導体テスト装置 |
-
1998
- 1998-02-03 JP JP10021842A patent/JPH11218565A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010043993A (ja) * | 2008-08-15 | 2010-02-25 | Yokogawa Electric Corp | 半導体テスト装置 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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